JPS5914824B2

JPS5914824B2 - アドレス選択方式

Info

Publication number: JPS5914824B2
Application number: JP51121131A
Authority: JP
Inventors: 成人幸田; 英夫菊池; 宣夫天野; 豊撰梅
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1976-10-07
Filing date: 1976-10-07
Publication date: 1984-04-06
Also published as: JPS5345938A

Description

【発明の詳細な説明】本発明は、選択用シフト・レジスタと多数の記憶ループ
から構成される大容量の記憶装置において、連続した情
報の書き込み、読み出しを能率よ３５く行なうことを可
能ならしめるため、多数の記憶ループを複数個の記憶ル
ープ群に分割して、記憶ループ群毎に情報の書き込み、
読み出しを行なうアドレス選択方式に関する。

ここで、記憶ルーブは情報を書き込み、読み出すための
入出力ゲートと情報をシフトし、循環再生して記憶を行
なう記憶用シフト・レジスタから構成される。記憶ルー
プ選択用シフト・レジスタおよび記憶用シフト・レジス
タは、例えばＭＯＳトランジスタ、電荷結合素子（チヤ
ージ・カツプルド・デバイス）バケツト・ブリゲード素
子等の半導体素子を用いて構成される。従来、複数個の
記憶ループを集合して構成した半導体記憶装置において
は、複数個の記憶ループの中から所望の１個を選択する
ために、複数個の論理ゲートからなるデコーダ回路が用
いられている。

しかし、半導体集積回路技術を用いて、多数の記憶ルー
プを同一半導体チツプ上に集積化する場合、デコーダ展
開数が増大し、デコーダ回路、アドレス・バツフア回路
および配線、パツドの占有する面積が増大し、またＩＣ
ケースのピン数も増大する。例えば、Ｍ個の記憶ループ
を選択するためには、通常デコーダ回路、アドレス・バ
ツフア回路、パツドが１０ｇ２Ｍ個、配線が２×１０ｇ
２Ｍ本必要となる。このため、高集積化がもたらすべき
装置小型化の利点が著しく損なわれる。これらの問題を
解決するために、記憶ループ数に等しいビツト数を有す
る選択用シフト・レジスタを設け、該選択用シフト・レ
ジスタ内で単一の選択情報をシフトさせ、該選択情報が
指定した記憶ループを選択することによつて任意の記憶
ループ内の情報を出力し、あるいは任意の記憶ループ内
に情報を入力することができるようにしたアドレス選択
方式が考案された。この方式では、記憶ルーブ数が増大
してもその増分数だけ選択用シフト・レジスタのビツト
数を増せばよく、占有面積やピン数の増加は従来のデコ
ーダによるアドレス選択方式に比べて著しく少なく、高
集積化の利点を活かすことができた。しかしこの方式で
は、記憶用シフト・レジスタの１タロツク周期間で、選
択用シフト・レジスタ内の単一の選択情報が全ての記憶
ループの入出力ゲートを走査することにより、各記憶ル
ーブを１回ずつ選択しなければならない。しかし記憶用
シフトレジスタには通常一定時間以内に再生を必要とす
るダイナミツク型の素子が用いられるため、記憶用シフ
トレジスタのクロツク周期を一定値以上長くすることが
でさない。また選択用シフトレジスタのクロツク周期も
余り短くできないので、記憶用シフトレジスタの１クロ
ツク周期間で選択できる記憶ループに制限が生じ、記憶
ルーブ数を増し大容量化をはかること、多数の記憶ルー
プにまたがつて連続的に情報の入出力を行うことはでき
なかつた。この制限を回避するため、選択用シフト・レ
ジスタを複数個用いる方法も提案されたが、該選択用シ
フト・レジスタ中から指定した１個を選択するために、
新たなテコーダ回路と選択情報が必要になり、選択用シ
フト・レジスタを用いたことによるアドレス選択方式の
効果が半減した。本発明はこれらの欠点を除去するため
、前記選択用シフト・レジスタを用いた記憶装置におい
て多数の記憶ループを複数個の群に分割して１個の選択
用シフト・レジスタ内で選択情報を順次シフトならびに
再循環させながら記憶用シフト・レジスタの１クロツク
周期間に対応する記憶ループ群の各記憶ルーブを順次選
択したのち次段の記憶ループ群内の記憶ループに対して
も上記と同様な選択を順次行ない、全アドレスを連続的
に選択できるようにアドレス付けをすることを特徴とし
、その目的は１個の選択用シフト・レジスタで選択でき
る記憶ループの個数制限を取り除くことにより、選択ル
ープ数を任意に増大して１個の選択用シフト・レジスタ
で処理できる記憶容量の大容量化を図ることにある。

以下実施例について図面により詳細に説明する。第１図
は、本発明を実施した記憶装置の基本構成の一例を示す
。

第１図において、１は記憶用シフトレジスタで、連続し
た記憶セル１，，１２，・・・・・・，１ｎで構成され
る。２はＡＮＤ回路、０Ｒ回路、反転回路等論理回路で
構成された入出力ゲートであり、記憶用シフト・レジス
タ１内への情報の書き込み、再書き込み、記憶用シフト
・レジスタ１からの情報の読み出しを行なうゲート２１
と、記憶用シフト・レジスタ１と入出力ゲート２により
構成された記憶ループが選択されているか否かを判定す
るゲート２２で構成される。

３は書き込み情報の通る情報線、４は読み出し情報の通
る情報線、５は読み書きを制御するための制御信号線で
ある。

７は選択用シフト・レジスタで、連続した１ビツト領域
７，，７２，−・・・・・，７Ｍと選択情報を入力する
入力端子８により構成される。

９は選択情報の通る選択情報線で、選択用シフト・レジ
スタの各ビツトの出力と各記憶ループに含まれる選択判
定ゲート２２を接続する。

１０は記憶用シフト・レジスタ１のクロツク線で通常多
数の記憶用シフト・レジスタ１に共通に用いる。

１１は選択用シフト・レジスタ７のクロツク線、１２は
記憶用シフト・レジスタ１内の情報転送の方向、１３は
選択用シフト・レジスタ７内の選択情報の転送方向を示
す。

第１図に示す例では、記憶用シフト・レジスタ１個の記
憶容量はｎビツト、記憶ループ数はＭ個であり、選択用
シフト・レジスタ７はＭビツトである。次に動作を説明
する。

第１図において、読み書き要求されない待機時には、選
択用シフト・レジスタ７内に選択情報はなく、全ての選
択信号線９ば０゛状態となつており、いずれの記憶ルー
プも選択されない。従つて、情報線３，４および制御信
号線５の状態の如何にかかわらず、記憶用シフト・レジ
スタ１から出力された情報はゲート２１を通して再入力
され、情報は記憶用シフト・レジスタ１内を循環しなが
ら保持される。任意に指定した記憶ループ内の任意に指
定したアドレスにおける情報の読み出し、書き込みは、
次の手順ｌこよる。

いま、ｉ番目の記憶ルーブのｊ番目の記憶セルにおいて
、情報の読み書き要求があつた場合、人力端子８ｊこ選
択情報を入力し、クロツク１１によつて１３の方向に選
択情報をシフトし、ｉ番目のビツト位置で停止させ、こ
のビツ四？ラト位置に結線された選択情報線９を１
状態にする。

同時に、記憶用シフト・レジスタ１のクロツク１０を１
駆動させ、ｊ番目の記憶セルが１１の位置にくるように
する。情報の書き込みは、情報線３に書き込み情報を入
力し、制御信号線５を翳ラヲ１状態にすることにより
、記憶用シフト・レジスタ１の情報帰還回路が断たれ、
書き込み情報がゲ゛一ト２１から記憶用シフト・レジス
タ１内に入力され達成される。

情報の読み出しは、制御信号線５を“Ｏ”状態とするこ
とにより、読み出し情報線４に情報を読み出すことがで
きる。第２図は、第１図に示す記憶装置（こおいて、特
許請求範囲第１項記載の基本的なアドレス選択方式を説
明する概略図である。

２１１，２１２，・・・・・・２１ＭはＭ個の記憶ルー
プ、２２は選択用シフトレジスタであり、全部でＭビツ
トあり、各ビツトフ２２１，２２２，・・・・・・，２
２Ｍの出力が各記憶ループ２１１，２１２，・・・・・
・，２１Ｍと選択情報線２３１，２３２，・・・・・・
，２３Ｍによつて接続されている。

記憶ループはα個ずつｍ個の群２４１，２４，，・・・
・・・２４ｍに分割され、それぞれの記憶ループ群を第
１群、第２群・・・・・・第ｍ群とする。ここで、記憶
用シフト・レジスタの１クロツク周期間の最大時間をＴ
Ｓｌ選択用シフトレジスタのクロツク周期をＴｒとする
と、αは記憶用シフト・レジスタの１クロツク周期間で
選択できる記憶ループ数で、α〈Ｔｓ／Ｔｒである。次
に第２図に示すアドレス選択方式の動作を説明する。

情報の読み書きのため適当な方法で指定された記憶ルー
プの指定されたアドレスをアクセスした後、該アドレス
から連続的に複数ビツトを読み書きしたい場合を考える
。

記憶ループ数Ｍ≦Ｔｓ／Ｔｒであれば従来通り常に記憶
用シフト・レジスタの１周期間で全記憶ループを１度ず
つ選択でき、次の周期間で再び第１番目の記憶ループか
ら別のアドレス位置を選択できる。しかし、Ｍ＞Ｔｓ／
Ｔｒの場合は１クロツタ周期間にＭ個の記憶ループの一
部しか選択できない。従つて第２図に示すようにα≦Ｔ
ｓ／Ｔｒとなるα個の記憶ループからなるｍ個の群に分
割し、記憶用シフト・レジスタの１クロツク周期間で各
記憶ループ群毎にα個ずつ記憶ループの選択をくり返す
。第ｍ群のα番目の記憶ループ２１Ｍを選択した後には
、記憶用シフト・レジスタのクロツクを１周期進めると
ともに、選択用シフト・レジスタの第１ビツト２２１に
再び選択情報を入力することにより、第１群の１番目の
記憶ループ２１，の別のアドレスを選択できる。このよ
うに選択用シフト・レジスタ内で選択情報を循環させる
ことによつて全記憶ループに蓄積された情報を重複やと
び越しなく連続的に選択できる。アドレス選択後は前述
した方法で情報を読み書きし、情報の読みが終了した場
合には、選択用シフト・レジスタ内の選択情報をりセツ
トし待機の状態にもどす。第３図は第２図の動作を表わ
すタイムチヤートの一例で、横軸に時間を表わす。

２５は記憶用シフト・レジスタのクロツク・パルスのタ
イミングで、１パルス毎に１ビツトシフトする。

２６は選択用シフト・レジスタへの選択情報の入カタイ
ミング、２７は選択用シフト・レジスタのクロツク・パ
ルスのタイミングで１パルス毎に１ビツトシフトする。

Ｔｓは読み書き時の記憶用シフト・レジスタの１クロツ
ク周期、ＴＳＡは記憶用シフト・レジスタのアクセス時
のクロツク周期、Ｔｒは選択用シフト・レジスタのクロ
ツク周期である。２８は読み出し、書き込み制御信号の
タイミング、２９は情報が読み書きされる有効期間、３
０は選択用シフト・レジスタのりセツト・タイミングで
ある。

時刻Ｔ。で、第２図の第１群のｈ番目の記憶ループの入
出力端子からｊ番目の位置の記憶セルから連続してＷビ
ツトの連続した書き込み要求があつた場合を述べる。時
刻Ｔ。から選択用シフト・レジスタはただちに周期Ｔｒ
で作動し、時刻ｔ１でα×（１−１）ビツトシフトし停
止する。記憶用シフト・レジスタも時刻Ｔ。から周期Ｔ
ＳＡで作動し時刻Ｔ２で要求されたアドレスが入出力す
るための記憶ループ内のビツト位置にくる。ここで時刻
ｔ１とＴ２の順序は図示した順と逆でもよい。時刻Ｔ２
で選択用シフト・レジスタを再び作動させ、選択用シフ
ト・レジスタのクロツク周期をＴｒとする。選択用シフ
ト・レジスタが時刻Ｔ３で第１群のｈ番目の記憶ループ
を選択すると、指定したアドレスを選択したことになる
。この状態は外部カウンタで確認され、制御信号線に書
き込みを指示する信号が送られると同時に情報線に書き
込み情報が送られ前記した動作によつて記憶用シフト・
レジスタ内に情報が書き込まれる。次にこのアドレスか
ら連続してＷビツトの情報の書込みを行う場合を考える
。まず記憶用シフトレジスタのクロツクはそのままの状
態で、選択用シフトレジスタ内で選択情報をα−ｈ回シ
フトし、第ｉ群の残りのα−ｈ個の記憶ループを選択し
、情報を書込む。第１群のアドレス選択が終了した時刻
Ｔ４では、記憶用シフト・レジスタのクロツク・タイミ
ング２５が入り、１ビツト・シフトするとともに、選択
用シフト・レジスタの選択情報は第１＋１群のｊ＋１査
目の位置を選択して引きつづき情報の書き込みを行ない
、以後Ｗビツトの情報書き込みが終了するまでこの動作
をくり返す。時刻Ｔ５において、選択用シフト・レジス
タがＭビツトシフトし、２６に示すタイミングで選択情
報は再び２２１の位置に入力され第１番目の記憶ループ
２１１が選択される。時刻Ｔ。でＷビツトの書き込みが
終了すると、書き込み制御信号２８および書き込み情報
２９が４０″状態になるとともに、選択用シフト・レジ
スタ２２内の選択情報は時刻Ｔ７でりセツト信号３０に
よりりセツトされる。記憶用シフト・レンスタを初期の
待機時の周期Ｔｓで同期一致させる必要があれば、同期
一致する時刻Ｔ８まで再び周期ＴＳＡで動かす。その結
果初期の待機状態にもどり、書き込みサイクルが完了す
る。読み出しの場合も同様であるが、このときは制御信
号線ば０”状態でよい。以上は本発明の基礎となる記憶
装置の構成と、基本的な動作であるが、この種の記憶装
置においては、任意の記憶ループの任意のアドレスから
入出力を開始しても、記憶装置の全アドレスに対し重復
や飛び越し、逆転がなく、連続的にアドレスを選択でき
るようにする必要がある。

第４図は、特許請求範囲第１項記載のアドレス選択方式
の実施例を示す。

第４図ａは、一般化された概略図であり、第４図ｂは具
体的な場合のアドレス配列の一例である。４０は選択用
シフト・レジスタであり、記憶用シフト・レジスタの１
周期間に選択できる記憶ループ数α（≦Ｔｓ／Ｔｒ）ビ
ツト毎にｍ個に分割し、それぞれ４０１，４０２，・・
・・・・，４０ｍとする。

４１１，４１２，・・・・・・，４１ｍはα個の記憶ル
ープの記憶容量ｎは、ｍと互いに素の関係にあることを
特徴とする。

４２１，Ｊ（ただしｉ＝１〜Ｍ，ｊ＝１〜ｎ）は第１群
に含まれる全ての記憶ループのｊ番目のビツト位置にあ
るα個の連続したアドレス集合からなるアドレス群を示
し、４３は入出力ゲート、４４はアドレスの順序方向を
示す矢印である。

第４図ｂでは、一例としてｍ＝４，ｎ＝７の場合を示す
が、ｍとｎが互いに公約数をもたない関係にあれば、常
に本発明の条件、動作は満たされる。

第４図ｂにおいて、アドレス群４２１，ｊ（ただしｉ＝
１〜４，ｊ＝１〜７）に付けた番号ｋ（ただしｋ＝１〜
２８）はｋ＝１の領域からα個ずつのアドレスの選択を
連続して行なつた場合の選択順位がｋ番目であることを
示す。従つて、第１群の１番目の記憶ループの最初の１
ビツトを０番地とすると、ｋ番目に選択するアドレス群
のｈ番目（ただしｈ＝１〜α）の記憶ループから選択さ
れるアドレスは（ｋ−１）α＋（ｈ−１）となる。第４
図ｂの各アドレス群内の小文字は記憶ループ内の各ビツ
トのアドレスを示す。次に第４図Ａ，ｂの動作を説明す
る。

第４図ｂにおいて、Ｏ番地から連続してアドレス選択を
行なう場合、記憶用シフト・レジスタの第１周期間では
選択用シフト・レジスタの４０１の領域内で選択情報を
シフトさせ、選択順位（１）のアドレス群４２，１に含
まれるα個のアドレスを順番に選択）する。

次に記憶用シフト・レジスタを１ビツトシフトさせると
ともに４０２の領域へ選択情報をシフトさせ、選択順位
（２）のアドレス群４２２，２のα個のアドレスを順番
に選択する。以後同様に選択順位（３Ｘ４）でアドレス
群４２３３，４２４４を選択する。アドレス群４２４，
４選択後は再び選択情報を４０１に再入力して選択順位
（５Ｘ６Ｘ７）でアドレス群４２１，５，４２２，６，
４２３，７を選択する。選択順位（７）で、アドレス群
４２３，７の選択が終了した時点は記憶用シフト・レジ
スタが初期の状態から１巡したことを示し、選択順位（
８）以後は記憶用シフト・レジスタが２巡目あるいはそ
れ以上循環したところで選択される。第４図ｂに示す全
ビツト（２８×αビツト）に上記したようなアドレス付
けを行ない、前記に示した動作をくり返し行なうことに
より、０番地からでなく、任意のアドレスをアクセスし
た後も連続したアドレス選択に対して、第４図ＢＯｋに
示す順位に従つて装置の最終番地まで連続して選択する
ことができる。第５図は、特許請求範囲第２項記載のア
ドレス選択方式の実施例である。第５図ａは一般化され
た概略図であり、第５図ｂは具体的な場合の一例である
。５０は選択用シフト・レジスタであり、記憶用シフト
・レジスタ１周期間に選択できる記憶ループ数α（≦Ｔ
ｓ／Ｔｒ）ビツト毎にｍ個に分割し、それぞれ５０１，
５０２，・・・・・・，５０ｍとする。

５１１，５１２，・・・・・・，５１ｍはα個の記憶ル
ープからなる記憶ループ群である。

各記憶ループの記憶容量ｎは、ｍと最大公約数ａをもつ
ことを特徴とする。５２１，ｊ（ただしｉ＝１〜Ｍ，ｊ
＝１〜ｎ）は第１群に含まれる全ての記憶ループのｊ番
目のビツト位置にあるα個の連続したアドレス群を示し
、５３は入出力ゲート、５４はアドレスの順序方向を示
す矢印である。

第５図ｂでは、一例としてｍ＝４，ｎ＝８，ａ＝４の場
合を示すが、ｍとｎが任意の最大公約数ａをもつ関係に
あれ（ず、常ｌこ本発明の条件、動作は満たされる。第
５図ｂにおいて、アドレス群５２１，ｊ（ただし１＝１
〜４，ｊ＝１〜８）に付した番号ｋ（ただしｋ＝１〜３
２）はｋ＝１の領域からα個ずつアドレスの選択を連続
して行なつた場合の選択順位がｋ番目であることを示す
。従つて、第１群の１番目の記憶ループの最初の１ビツ
トをＯ番地とすると、ｋ番目に選択するアドレス群のｈ
番目（ただしｈ＝１〜α）の記憶ループから選択される
アドレスは、（ｋ−１）α＋（ｈ−１）となる。第５図
ｂの各アドレス群内の小文字は、記憶ループ内の各ビツ
トのアドレスを示す。次に第５図Ａ，ｂの動作を説明す
る。

第６図は、第５図ｂに示した実施例の動作を説明するた
めのタイム・チヤートである。５５は記憶用シフト・レ
ジスタのクロツク・タイミング、５６は選択用シフト・
レジスタへ選択情報を入力するタイミング、５７は選択
用シフト・レジスタのクロツク・タイミング、５８は情
報が入出力される有効期間である。

時刻Ｔ。でＯ番地をアクセスし、そこから連続的に選択
を行なう場合、記憶用シフト・レジスタの第１周期間で
は選択用シフト・レジスタの５０１の領域内で選択情報
をシフトさせ、選択順位（１）のアドレス群５２１，１
に含まれるα個のアドレスを順番に選択する。次に時刻
ｔ１で記憶用シフト・レジスタを１ビツトシフトさせる
とともに、５０２の領域へ選択情報をシフトさせ、選択
順位（２）のアドレス群５２２２のα個のアドレスをν
順番に選択し、以後同様にして時刻Ｔ２までに選択順位
（３Ｘ４）でアドレス群５２３，３，５２４，４を選択
する。

時刻Ｔ２では再び選択情報の５０１に再入力して時刻Ｔ
３までに選択順位（５Ｘ６×７Ｘ８）に従つてアドレス
群５２１，５，５２２，６，５２３，７，５２４，８を
選択する。時刻Ｔ４で再び連続して選択情報を５０、に
再入力して、同時に記憶用シフト・レジスタを１ビツト
シフトして選択順位（９）で第１群の記憶ループを選択
すると、このアドレス群５２１，１は既に選択順位（１
）で選択されている。このように再入力したときに選択
しようとするアドレス群が既に選択されたアドレス群で
ある場合には、記憶用シフト・レジスタをさらに１ビツ
トシフトさせた後に選択情報を選択用シフト・レジスタ
に入力する。このような制御を行なうことにより、選択
順位（９）で新しいアドレス群５２１，２が選択される
。第６図においては、時刻Ｔ４で入力する選択情報を選
択用シフト・レジスタの１クロツク周期遅らした時刻Ｔ
５で入力する。以後、前記した場合と同様の動作をくり
返し行なう。選択順位（１７）（２５）のアドレス群を
選択始める前にも、選択情報の選択用シフト・レジスタ
への再入力を、記憶用シフト・レジスタの１クロツク周
期間休止させ、その後選択情報をシフトさせて選択を行
なうことにより、全てのアドレスを連続的に選択するこ
とができる〇選択用シフト・レジスタへの再入力時の休
止は、装置の全記憶容量αＭｎビツトを連続して読み書
きする場合、川旦ループ群選択毎、すなわち、吟凹Ａａ
ビツト選択毎に１回起る。

従つて記憶用シフト・レジスタ１ビツト・シフトの期間
、情報の入出力ができなくなる。しかし、この休止期間
は第６図に示すように、記憶用シフト・レジスタの周期
を高速のＴＳＡにすることにより最小限ｊこ短くするこ
とができる。以上２つの基本的な実施例について説明し
たが、本発明の実施例をさらに変形したり、他の方式と
組合せることも可能である。

例えば、複数の記憶ループの入出力をそれぞれ異なる位
相とし、１個の入出力回路で時分割的に入出力を行なう
多重化方式との組合せがある。この場合、１個の記憶ル
ープ群に含まれる入出力回路の数をα（ただし実施例と
同様α≦Ｔ５−）とし、各入出力回路はｐ個Ｔｒ（ｐは
２以上の整数）の記憶ループの情報を時分割的に入出力
するものとする。

ｐ個の記憶ループの記憶容量をそれぞれＮｌ，ｎ２，・
・・・・・，Ｎ，とすると、記憶ループ群の数ｍと、Ｎ
ｌ，ｎ２，・・・・・・。，およびそれらの任意の組合
せの和ｎ１＋Ｎ２，ｎｌ＋Ｎ３，ｎｌ＋Ｎ２＋Ｎ３，・
・・・・・の数相互の関係により、前記特許請求範囲第
１項又は第２項記載の実施例の動作と同様に、全てのア
ドレスを連続して選択することができる。他の多重化方
式との組合せの例として、１個の記憶ループに複数個の
入出力回路を設け、１個の記憶ループから多数の情報を
時分割的に入出力する方式がある。

この場合１個の記憶ループ群に含まれる記憶ループ数は
α（ただし実施例と同様α≦軒）とし、１個の記憶ルー
プに属する入出力回路の数をｐとする。ここで各入出力
回路間の記憶用シフト・レジスタの記憶容量をそれぞれ
Ｎｌ，ｎ２，・・・・・・，Ｎ，とすると、記憶ループ
群の数ｍと、Ｎｌ，ｎ２，・・・・・・，ＮＰおよびそ
れらの任意の組合せの和）ｎ１＋Ｎ２，ｎｌ＋Ｎ３９ｎ
ｌ＋Ｎ２＋Ｎ３Ｐ・・・・・・の数相互の関係により、
前記特許請求範囲第１項又は第２項記載の実施例の動作
と同様に全てのアドレスを連続して選択することができ
る。これら多重化方式の場合には、たとえｍとｎΣＮｐ
の間に大きな公約数があつても、ｎを適当ｐな数に分割
することにより前記第２項に示した実施例における入出
力のできない期間の生じる回数を減らすことができる。

例えばｍ＝４，ｎ＝８の場合ｎ１＝３，ｎ２＝５（ｎ＝
ｎ１＋Ｎ２）に分割し２重の多重化方式を行なうことに
より、入出力の休止回数を前記第２項の具体例で述べた
４回から２回にまで減らすことができる。以上説明した
ように、記憶用シフト・レジスタと入出力ゲートにより
構成されたＭ個の記憶ループの中から任意の１個を選び
、該選択された記憶ループ内のアドレスを選ぶ方法とし
て、本発明によれば、従来の論理ゲートを用いたデコー
ダ方式に比べ次の点で有利である。

すなわち、本発明では、デコーダ方式で必要としたアド
レス選択用信号に関するパツド、アドレス・バツフア回
路、ＡＮＤゲート各々１０ｇ２Ｍ個、デコーダ用配線２
×１０ｇ２Ｍ本の代わりにＭビツトの選択用シフト・レ
ジスタ１個と駆動用クロツク２本のみが必要である。従
つて、半導体集積回路技術を用いて大容量記憶素子を製
作する場合蟇こ、本発明を適用すれば、トランジスタ数
、チツプ内周辺回路占有面積、配線面積、パツド数すな
わちパツケージのピン数および消費電力等の削減に効果
があり、その結果として記憶装置の小型化、低廉化に寄
与できる利点がある。また、本発明で示したように、記
憶ループを複数個ずつ複数個の群に分割し、記憶ループ
群ごとにアドレセ選択する方式は、従来の分割しないア
ドレス選択方式に比べて周期的な情報の再生を必要とす
るダイナミツクな素子を用いて記憶ループを構成した場
合でも、記憶ループ数に制限が生じない利点がある。

従つて、記憶ループ数を任意に増大して１個の選択用シ
フト・レジスタで処理できる記憶容量の大容量化を図る
ことができる。特許請求範囲第１項記載のアドレス選択
方式では、全アドレスを連続して選択する場合、入出力
のタイミングが常に選択用シフトレジスタのクロツク・
タイミングと同期できる。従つて、選択情報の入力制御
が容易であり、入出力情報のタイミングに連続性が保て
る利点があり、記憶装置の記憶容量を任意数に設定でき
る場合に適する。特許請求範囲第２項記載のアドレス選
択方式では、記憶ループ群の個数ｍと１個の記憶ループ
の記憶容量ｎとの間に公約数をもつ場合でも、周期的に
記憶用シフト・レジスタの１クロツク周期間情報の入出
力を休止するのみで、全アドレスを連続して選択できる
。従つて、ｍおよびｎをそれぞれ通常のデイジタル記憶
装置として構成しやすい′２１，２１ビツト（ただし１
，ビは任意の整数）の記憶容量に設定した場合にも適用
できる利点がある。

また、この休止に関して（ま、記憶用シフト・レジスタ
を高速１駆動したり、記憶ループを多重化すること等に
より、時間を短くし休止回数を減少させることもできる
。本発明に用いた記憶用シフト・レジスタは、バイポー
ラ・トランジスタ、ＭＯＳトランジスタ、電荷結合素子
、バケツト・ブリゲード素子等を用いて構成できる。

さらに、選択用シフト・レジスタはアドレスを指定する
選択情報が、外部あるいは内部発生のタイミングに同期
してシフトすることができるような機能を有すれば、任
意の遅延素子の集合により構成されてもよい。また、こ
れらの素子は同一基板上に集積化されていてもよいし、
個別の部品の組合せからなつていてもよい。

【図面の簡単な説明】

第１図は本発明のアドレス選択方式を実施できる記憶装
置θ℃一例を示すプロツク図、第２図は本発明のアドレ
ス選択方式を説明するための概略図、第３図は第２図の
動作を説明するためのタイム・チヤート、第４図は特許
請求範囲第１項記載のアドレス選択方式を説明するため
の図でａは一般的な概略図であり、ｂは具体的なアドレ
スの配列を示す図、第５図は特許請求範囲第２項記載の
アドレス選択方式を説明するための図でａは一般的な概
略図であり、ｂは具体的なアドレスの配列を示す図、第
６図は第５図ｂの実施例の動作を説明するためのタイム
・チヤートである。１・・・・・・記憶用シフト・レジスタ、２，４３，５
３・・・・・・入出力ゲ゛一ト、７，２２，４０，５０
・・・・・・記憶ループ選択用シフト・レジスタ、２４
１，４１１５１１・・・・・・α個の記憶ループからな
る記憶ループ群、２５，５５・・・・・・記憶用シフト
・レジスタのクロツク・タイミング、２６，５６・・・
・・・選択用シフト・レジスタの選択情報入力タイミン
グ、２７，５７・・・・・・選択用シフト・レジスタの
クロツク・タイミング、４２１，ｊ，５２１，ｊ・・・
・・・同一の記憶ループ群内の各記憶ループの同一ビツ
ト位置にあるα個のアドレス群。

Claims

【特許請求の範囲】１情報を書込み、読み出すための入出力ゲートと、情
報をシフトし循環再生することにより記憶を行う記憶用
シフトレジスタとから構成された記憶ループＭ個（Ｍ≧
３の整数）と、選択情報を入力、シフトさせ所望の記憶
ループの入出力ゲートを制御することにより、記憶ルー
プを選択するＭビットの選択用シフトレジスタとを具備
し、前記Ｍ個の記憶ループを、１個の記憶ループの記憶
容量ｎと互いに素の関係にあるｍ個（ｍ≧２の整数）の
記憶ループ群に分割することと、記憶用シフトレジスタ
の各クロック周期間では、それぞれ各記憶ループ群に含
まれるα個づつの記憶ループを、（但しＴｓを記憶用シ
フトレジスタの１クロック周期間の最大時間、Ｔｒを選
択用シフトレジスタのクロック周期とするときα≦Ｔｓ
／Ｔｒ、）前記選択用シフトレジスタにより順次繰り返
し選択することとを特徴とするアドレス選択方式。２情報を書込み、読み出すための入出力ゲートと、情
報をシフトし循環再生することにより記憶を行う記憶用
シフトレジスタとから構成された記憶ループＭ個（Ｍ≧
３の整数）と、選択情報を入力、シフトさせ所望の記憶
ループの入出力ゲートを制御することにより、記憶ルー
プを選択するＭビットの選択用シフトレジスタとを具備
し、前記Ｍ個の記憶ループを、１個の記憶ループの記憶
容量ｎと最大公約数ａをもつｍ個の記憶ループ群に分割
することと、記憶用シフトレジスタの各クロックの周期
間では、それぞれ各記憶ループ群に含まれるα個づつの
記憶ループを、（但しＴｓを記憶用シフトレジスタの１
クロック周期間の最大時間、Ｔｒを選択用シフトレジス
タのクロック周期とするときα≦Ｔｓ／Ｔｒ、）前記選
択用シフトレジスタにより順次繰り返し選択することと
、前記選択用シフトレジスタへの選択情報の入力をｍ×
ｎ／ａ個記憶ループ群の選択毎に、前記記憶用シフトレ
ジスタのクロックの１周期間休止させることとを特徴と
するアドレス選択方式。