JPS59139456A - 実時間タイマ割込み制御方式 - Google Patents
実時間タイマ割込み制御方式Info
- Publication number
- JPS59139456A JPS59139456A JP1336483A JP1336483A JPS59139456A JP S59139456 A JPS59139456 A JP S59139456A JP 1336483 A JP1336483 A JP 1336483A JP 1336483 A JP1336483 A JP 1336483A JP S59139456 A JPS59139456 A JP S59139456A
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- JP
- Japan
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- timer
- register
- real
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- real time
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
- G06F9/4825—Interrupt from clock, e.g. time of day
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、実時間タイマを有する複数の情報処牝立１；
脚装置をＨブ接続してｇ成した情報処理システムにおい
て、一つの情報処理装置が他の情報処理装置から送られ
てきた実時間タイマ１直を設定することにより各情報処
理装置の実部間タイマ値の一致処理を行なう実時間タイ
マ割込制御方式に関するものである。
て、一つの情報処理装置が他の情報処理装置から送られ
てきた実時間タイマ１直を設定することにより各情報処
理装置の実部間タイマ値の一致処理を行なう実時間タイ
マ割込制御方式に関するものである。
技術の背景
従来のこの種の制御方式は、一定時刻毎に他の情報処理
装置から送られてくる割込み信号をもとに、情報処理装
置間でソフトウェアによシ同−姐をタイマに格納すると
いう方式であった。（たとえば、Ｎ： ＧＡ ２２−７
０００−５ 、 ＩＢＭシステム１５７０解説書、 １
９７７年５月） 従来技術と問題点 従来の制御方式では、実時間タイマ割込みをソフトウェ
アで擬似する必要があシ、ソフトオーバーヘッドが大で
あるという欠点があった。
装置から送られてくる割込み信号をもとに、情報処理装
置間でソフトウェアによシ同−姐をタイマに格納すると
いう方式であった。（たとえば、Ｎ： ＧＡ ２２−７
０００−５ 、 ＩＢＭシステム１５７０解説書、 １
９７７年５月） 従来技術と問題点 従来の制御方式では、実時間タイマ割込みをソフトウェ
アで擬似する必要があシ、ソフトオーバーヘッドが大で
あるという欠点があった。
発明の目的
本発明は従来の欠点を解決するため、他の情報処理装置
より送られてきたタイマ１直と自タイマ値の間に夾時間
割込みレジスタの値が設定されているか否かを判断する
回路を設け、その条件を満足した場合、あたかも実時間
が一致したかの割込み信号を中央処理装置に送出した後
タイマ値を補正することを特徴としたもので、その目的
はタイマ一致処理に安するソフト、オーバヘッドの削減
、情報処理装置台数の増設等に柔軟に対処できる実時間
タイマ割込制御方式を提供することにある。
より送られてきたタイマ１直と自タイマ値の間に夾時間
割込みレジスタの値が設定されているか否かを判断する
回路を設け、その条件を満足した場合、あたかも実時間
が一致したかの割込み信号を中央処理装置に送出した後
タイマ値を補正することを特徴としたもので、その目的
はタイマ一致処理に安するソフト、オーバヘッドの削減
、情報処理装置台数の増設等に柔軟に対処できる実時間
タイマ割込制御方式を提供することにある。
以下、図面について詳細に説明する。
発明の実施例
第１図は、本発明を大規模システムに適用した場合のシ
ステム構成例である。第１図において、１０．２０，３
０．４０は情報処理装置、１，２，５．４はサービスプ
ロセッサ（以下ＳＶＰと略記する。）であり、各々実時
間タイマ１１，２１，３１．４１を内蔵している。
ステム構成例である。第１図において、１０．２０，３
０．４０は情報処理装置、１，２，５．４はサービスプ
ロセッサ（以下ＳＶＰと略記する。）であり、各々実時
間タイマ１１，２１，３１．４１を内蔵している。
１２．１３，２２，２３，３２，３５，４２．４３は、
ＳＶＰ １，２，５．４により各々制御される中央処理
装置（以下ＣＰＵと略記する。）である。１００は、Ｓ
ＶＰ １，２．！１．４を接結するループ回線である。
ＳＶＰ １，２，５．４により各々制御される中央処理
装置（以下ＣＰＵと略記する。）である。１００は、Ｓ
ＶＰ １，２．！１．４を接結するループ回線である。
本ループ回線の栴成、グロトコールは本願発明の賛旨に
直接関連するものではないので説明は省略する。
直接関連するものではないので説明は省略する。
実時間タイマの初期埴設定及び更新開始は以下のように
行なう。
行なう。
５ＶＰ１の実時間タイマ１１が人手等により初期設定さ
れ、ＣＰＵがサービスを開始すると、ＣＰＵ１２又は１
６は、実時間タイマ１１のｆｌｉｔ（７’ｏ）を耽み出
し、ｒａよシα進んだ１直（ＴＩｍＴｏ＋α）を５ＶＰ
２，５゜４に対しループ回線１００を使用し回報通信で
送信する。ＳＶＰ ２ ＋ ３ ＋ ４はＴ、 を各
実時間タイマ２１，３１゜４１に設定する。ＣＰＵ１２
又は１６は、実時間タイマ１１の値がＴｌ になると、
ループ回線１００を介する回報通信で５ＦＰ２ ｔ ３
＋ ４に対し実時間タイマ２１゜３１．４１の更新開
始を指示する。なお、ＳＶＰ １，２．３９４の実時間
タイマ１１，１２，１３．１４は各５ｒｔｐ １，２，
３．４内のクロックにより更新される。
れ、ＣＰＵがサービスを開始すると、ＣＰＵ１２又は１
６は、実時間タイマ１１のｆｌｉｔ（７’ｏ）を耽み出
し、ｒａよシα進んだ１直（ＴＩｍＴｏ＋α）を５ＶＰ
２，５゜４に対しループ回線１００を使用し回報通信で
送信する。ＳＶＰ ２ ＋ ３ ＋ ４はＴ、 を各
実時間タイマ２１，３１゜４１に設定する。ＣＰＵ１２
又は１６は、実時間タイマ１１の値がＴｌ になると、
ループ回線１００を介する回報通信で５ＦＰ２ ｔ ３
＋ ４に対し実時間タイマ２１゜３１．４１の更新開
始を指示する。なお、ＳＶＰ １，２．３９４の実時間
タイマ１１，１２，１３．１４は各５ｒｔｐ １，２，
３．４内のクロックにより更新される。
実時間タイマ１１．１２，１．５．１４が各々独立のク
ロックで更新されるため、実時間タイマの祠度により誤
差が生じてくる。このため、５ｒＰ１は更新開始指示を
行なった後、一定時刻毎に実時間タイマ１１の１区をル
ープ回線１００の回報通信を用いて送信する。
ロックで更新されるため、実時間タイマの祠度により誤
差が生じてくる。このため、５ｒＰ１は更新開始指示を
行なった後、一定時刻毎に実時間タイマ１１の１区をル
ープ回線１００の回報通信を用いて送信する。
第２図は、５ＶＰ２の実時間タイマ制御部の一実施例の
ブロック図であり、２１は実時間タイマ、２０１は更新
制御（ロ）路、２ｏ２は絖出しレジスタ、２０３゜２０
４はＣＰＵ ２２ 、２３用の割込み時刻レジスタ、２
０５゜２０６は一致検出回路、２ｏ７はループを介して
送信されたｙｐｌ のタイマ値を格納するレジスタ、２
０８は減算回路、２０９は設定回路、２１ｏは減算回路
２０８の減算結果を格納するレジスタ、２１１はレジス
タ２１０の減算回路、２１２はレジスタ２１０のオール
□検出回路、２１３，２１４はタイマ２１．レジスタ２
ｏ７゜２０３又は２０４の比較回路、２１５は許容誤差
保持レジスタ、２１６は比較（ロ）路、２１７はレジス
タ２１０の制御回路である。
ブロック図であり、２１は実時間タイマ、２０１は更新
制御（ロ）路、２ｏ２は絖出しレジスタ、２０３゜２０
４はＣＰＵ ２２ 、２３用の割込み時刻レジスタ、２
０５゜２０６は一致検出回路、２ｏ７はループを介して
送信されたｙｐｌ のタイマ値を格納するレジスタ、２
０８は減算回路、２０９は設定回路、２１ｏは減算回路
２０８の減算結果を格納するレジスタ、２１１はレジス
タ２１０の減算回路、２１２はレジスタ２１０のオール
□検出回路、２１３，２１４はタイマ２１．レジスタ２
ｏ７゜２０３又は２０４の比較回路、２１５は許容誤差
保持レジスタ、２１６は比較（ロ）路、２１７はレジス
タ２１０の制御回路である。
以下第２図に従い、５ＶＰ２の実時間タイマ値を５ｖｐ
１から送られてきた実時間タイマ値に変更する方法につ
いて詳細に説明する。
１から送られてきた実時間タイマ値に変更する方法につ
いて詳細に説明する。
ＳＶＰ １からループｌ凹線を介して５ＶＰ１の実時間
タイマ１１ｉ！ （以下タイマ値という。）（Ｔ２とす
る）が送られてくると、５ＶＰ２はタイマ値Ｔ２をレジ
スタ２０７に格納する。次に実時間タイマ２１のタイマ
１直（Ｔ３とする）を読出し減算回路２０８でＴ、−７
２の減算を行ない、その結果が当該情報処理システムで
許容されている誤差以内か否かを判定するため許容誤差
保持レジスタ２１５の値と７３−７２の結果とを比較回
路２１６で比較する。比較結果が許容誤差以内であれば
処理を停止する。許容誤差をこえている場合は、以下に
ょシ処理を続行する。
タイマ１１ｉ！ （以下タイマ値という。）（Ｔ２とす
る）が送られてくると、５ＶＰ２はタイマ値Ｔ２をレジ
スタ２０７に格納する。次に実時間タイマ２１のタイマ
１直（Ｔ３とする）を読出し減算回路２０８でＴ、−７
２の減算を行ない、その結果が当該情報処理システムで
許容されている誤差以内か否かを判定するため許容誤差
保持レジスタ２１５の値と７３−７２の結果とを比較回
路２１６で比較する。比較結果が許容誤差以内であれば
処理を停止する。許容誤差をこえている場合は、以下に
ょシ処理を続行する。
（１） Ｔｓ−７２＞Ｏの場合
実時間タイマ２１のタイマ４１（Ｔｓ）が５ＶＰ１より
送られてきたタイマ値（Ｔ２）よシ大きい、すなわち５
ＶＰ２の実時間が５ＶＰ１の実時間よシ進んでいる場合
は、比較回路２１６がら信号線３００を介して更新制御
回路２０１に対し実時間タイマ２１０巣新県止指示を出
すとともに、信１号線６０１を介して制御回路２１７に
減算回路２０８の減算結果格納を指示し、レジスタ２１
０に減算結果（７’５−ｒｚ）を格納する。レジスタ２
１０にＴ、−７２が格納されると、減算回路２１１でレ
ジスタ２１０の値をタイマ更新クロンクと同期して１ず
つ減算していく。
送られてきたタイマ値（Ｔ２）よシ大きい、すなわち５
ＶＰ２の実時間が５ＶＰ１の実時間よシ進んでいる場合
は、比較回路２１６がら信号線３００を介して更新制御
回路２０１に対し実時間タイマ２１０巣新県止指示を出
すとともに、信１号線６０１を介して制御回路２１７に
減算回路２０８の減算結果格納を指示し、レジスタ２１
０に減算結果（７’５−ｒｚ）を格納する。レジスタ２
１０にＴ、−７２が格納されると、減算回路２１１でレ
ジスタ２１０の値をタイマ更新クロンクと同期して１ず
つ減算していく。
レジスタ２１０の１区がＯになるとオールＯ検出回路２
１２から信号線６０２を介して実時間タイマ２１の更新
開始指示を更新制御回路２０１に対して指示するととも
に、レジスタ２１０の更新を停止する。
１２から信号線６０２を介して実時間タイマ２１の更新
開始指示を更新制御回路２０１に対して指示するととも
に、レジスタ２１０の更新を停止する。
（２） Ｔｓ＜Ｔｚの場合
Ｔｓが１２ よυ小さい、すなわち５ＶＰ２の実時間が
５ＶＰ１の実時間より遅れている場合は、信号線３０４
，３０５，５０６，５０７を介して比較レジスタ２１６
及び２１４にレジスタ２０７．実時間タイマ２１．レジ
スタ２０３，２０４の値を送信し、レジスタ２０３およ
び２０４のレジスタ値（Ｔ４ 、 Ｔｌｓとする）が、
Ｔｓ＜Ｔ４＜Ｔ２およびＴｓ＜Ｔｓ＜Ｔｓであるか否か
を比較する。
５ＶＰ１の実時間より遅れている場合は、信号線３０４
，３０５，５０６，５０７を介して比較レジスタ２１６
及び２１４にレジスタ２０７．実時間タイマ２１．レジ
スタ２０３，２０４の値を送信し、レジスタ２０３およ
び２０４のレジスタ値（Ｔ４ 、 Ｔｌｓとする）が、
Ｔｓ＜Ｔ４＜Ｔ２およびＴｓ＜Ｔｓ＜Ｔｓであるか否か
を比較する。
Ｔ４の値が上記条件を満足している場合はレジスタ２０
６に対応するＣＰＵ２２に、Ｔ５の値が上記条件を満足
している場合はレジスタ２０４に対応するＣＰＵ２６に
実時間一致割込み信号を信号線３０８．３０９を介して
送出する。
６に対応するＣＰＵ２２に、Ｔ５の値が上記条件を満足
している場合はレジスタ２０４に対応するＣＰＵ２６に
実時間一致割込み信号を信号線３０８．３０９を介して
送出する。
なお、Ｔ４”Ｔ２＋ ＴＳ＝Ｔ２の場合は、一致検出回
路２０５．２０６によシタイマ２１ と割込みレジスタ
２０６゜２０４の一致が検出される。これは、本願発明
の侵旨に直接関連するものでなく、公知でありたとえば
前掲ＩＢＭ５７Ｑシリーズ等においても実施されている
。まだ、ここではＳＶＰにより制御されるＣＰＵ台数が
２台の場合について説明したが、倒台であっても同様で
ある。
路２０５．２０６によシタイマ２１ と割込みレジスタ
２０６゜２０４の一致が検出される。これは、本願発明
の侵旨に直接関連するものでなく、公知でありたとえば
前掲ＩＢＭ５７Ｑシリーズ等においても実施されている
。まだ、ここではＳＶＰにより制御されるＣＰＵ台数が
２台の場合について説明したが、倒台であっても同様で
ある。
次に、前記ｃｐｖ割込み信号送出と併行して、比較回路
２１６は信号線６１０を介して設定回路２０９を制御し
、レジスタ２０７の１１ （Ｔｓ）を実時間タイマ２１
に格納する。ここで、Ｔ４ ＝Ｔ３ ＋ ＴＳ ＝Ｔ８
の場合は、Ｔ４＝Ｔ２． Ｔ４＝Ｔ、の場合と同様の処
理を行なう。
２１６は信号線６１０を介して設定回路２０９を制御し
、レジスタ２０７の１１ （Ｔｓ）を実時間タイマ２１
に格納する。ここで、Ｔ４ ＝Ｔ３ ＋ ＴＳ ＝Ｔ８
の場合は、Ｔ４＝Ｔ２． Ｔ４＝Ｔ、の場合と同様の処
理を行なう。
発明の詳細
な説明したように、５ＶＰ１から５ＶＰ２，５，４のタ
イマ値一致処理のだめの標準時刻をループ回線を介して
送信し、各ＳＶＰで当該情報処理システムに許容された
誤差以内であるか否かを判定し、許容誤差以上で各ＳＶ
Ｐのタイマ値が進んでいる場合はタイマの更新を進んで
いる時間抑止し、また遅れている場合は標準時刻を自タ
イマに設定する際に、割込みレジスタに設定されている
時刻を飛びこす時は実時■１割込み信号を送信すること
により、各ＳＶＰ間のタイーマ櫃の誤差を該情報処理シ
ステムで許容された範囲内にすることができるので、タ
イマ一致処理に要するソフトオーバヘッドの削減。
イマ値一致処理のだめの標準時刻をループ回線を介して
送信し、各ＳＶＰで当該情報処理システムに許容された
誤差以内であるか否かを判定し、許容誤差以上で各ＳＶ
Ｐのタイマ値が進んでいる場合はタイマの更新を進んで
いる時間抑止し、また遅れている場合は標準時刻を自タ
イマに設定する際に、割込みレジスタに設定されている
時刻を飛びこす時は実時■１割込み信号を送信すること
により、各ＳＶＰ間のタイーマ櫃の誤差を該情報処理シ
ステムで許容された範囲内にすることができるので、タ
イマ一致処理に要するソフトオーバヘッドの削減。
情報処理装置台数の増設等に柔軟に対処可能であるとい
う利点がある。従って、本発明は粗結合マルチプロセッ
サ（Ｌｃｈｔｐ ）構成等を採用する大規模センタで、
各情報処理装置間の実時間を一致させて処理を行なう場
合などに適用してその効果顕著である。
う利点がある。従って、本発明は粗結合マルチプロセッ
サ（Ｌｃｈｔｐ ）構成等を採用する大規模センタで、
各情報処理装置間の実時間を一致させて処理を行なう場
合などに適用してその効果顕著である。
第１図は本発明を大規模システムに適用した場合のシス
テム構成例であり、第２図はサービスプロセッサ５ＶＰ
２内の実時間タイマ制御部の構成例である。 １０．２０，３０．４０・・・情報処理装置、１，２，
３．４・・・ＳＶＰ 。 １１．２１，５１．４１・・・実時間タイマ、１２，１
５，２２，２３，３２゜５５．４２．４５・・・ＣＰＵ
、 １００・・・ループ回線、２０１・・・更新制御
回路、２０２・・・読出しレジスタ、２０６・・・ＣＰ
Ｕ２２用割込み時刻レジスタ、２０４・・・ＣＰＵ２５
用割込み時刻レジスタ、２０５・・・ＣＰＵ２２用一致
検出回路、２０６・・・ＣＰＵ２３用一致検出回路、２
０７・・・標準時刻格納レジスタ、２０８・・・減算回
路、２０９・・・設定回路、２１０・・・減算結果格納
レジスタ、２１１・・・減算回路、２１２・・・オール
Ｏ検出回路、２１６・・・ＣＰＵ２２用比較回路、２１
４・・・ＣＰＵ２５用比較面路、２１５・・・許容誤差
保持レジスタ、２１６・・・比較回路、２１７・・・減
算結果格納レジスタ２１０の制御回路、６００・・・更
新禁止指示信号線、６０１・・・データ線、６０２・・
・更新開始指示信号線、３０４，３０５，３０６，３０
７・・・データ線、６０８・・・ＣＰＵ２２用割込み信
号線、６０９・・・ＣＰＵ２５用割込み信号線、６１０
・・・タイマ値格納指示信号線特許出願人日本電信寛話
公社
テム構成例であり、第２図はサービスプロセッサ５ＶＰ
２内の実時間タイマ制御部の構成例である。 １０．２０，３０．４０・・・情報処理装置、１，２，
３．４・・・ＳＶＰ 。 １１．２１，５１．４１・・・実時間タイマ、１２，１
５，２２，２３，３２゜５５．４２．４５・・・ＣＰＵ
、 １００・・・ループ回線、２０１・・・更新制御
回路、２０２・・・読出しレジスタ、２０６・・・ＣＰ
Ｕ２２用割込み時刻レジスタ、２０４・・・ＣＰＵ２５
用割込み時刻レジスタ、２０５・・・ＣＰＵ２２用一致
検出回路、２０６・・・ＣＰＵ２３用一致検出回路、２
０７・・・標準時刻格納レジスタ、２０８・・・減算回
路、２０９・・・設定回路、２１０・・・減算結果格納
レジスタ、２１１・・・減算回路、２１２・・・オール
Ｏ検出回路、２１６・・・ＣＰＵ２２用比較回路、２１
４・・・ＣＰＵ２５用比較面路、２１５・・・許容誤差
保持レジスタ、２１６・・・比較回路、２１７・・・減
算結果格納レジスタ２１０の制御回路、６００・・・更
新禁止指示信号線、６０１・・・データ線、６０２・・
・更新開始指示信号線、３０４，３０５，３０６，３０
７・・・データ線、６０８・・・ＣＰＵ２２用割込み信
号線、６０９・・・ＣＰＵ２５用割込み信号線、６１０
・・・タイマ値格納指示信号線特許出願人日本電信寛話
公社
Claims (1)
- 【特許請求の範囲】 中央処理装置と実時間タイマを内蔵するサービスプロセ
ッサを有する複数の情報処理装置を相互に接続してなる
情報処理システムのうち、−情報処理装置の実時間タイ
マに他の情報処理装置から送、信されたタイマ値を設定
することにより該１＃報処理装置相互の実時間タイマを
一致させる骸情報処理システムの実時間タイマ一致処理
方式において、 前記−情報処理装置の自タイマ１１１がｍ１記他の情報
処理装置のタイマ値より遅れている場合、該−１に報処
理装置は実時間タイマ割込みレジスタに設定したタイマ
値が誼自タイマ値と骸他の情報処理装置から送られてき
たタイマ値との間にあるか否かを検出し７、該実時間タ
イマ割込みレジスタに設定したタイマ値が該自タイマ値
と該他の情報処理装置から送られてきたタイマ値との間
にあるとき、実り間タイマ割込信号を中央処理装置に対
し発生し、該他の情報処理装置からの実時間タイマ値を
自タイマに設定することを特徴とする実時間タイマ割込
み制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1336483A JPS59139456A (ja) | 1983-01-29 | 1983-01-29 | 実時間タイマ割込み制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1336483A JPS59139456A (ja) | 1983-01-29 | 1983-01-29 | 実時間タイマ割込み制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59139456A true JPS59139456A (ja) | 1984-08-10 |
Family
ID=11831037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1336483A Pending JPS59139456A (ja) | 1983-01-29 | 1983-01-29 | 実時間タイマ割込み制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59139456A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003104198A (ja) * | 2001-09-28 | 2003-04-09 | Kobe Steel Ltd | 軌道車両の案内装置 |
| US9061690B2 (en) | 2010-12-20 | 2015-06-23 | Mitsubishi Heavy Industries, Ltd. | Guide rail type vehicle |
-
1983
- 1983-01-29 JP JP1336483A patent/JPS59139456A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003104198A (ja) * | 2001-09-28 | 2003-04-09 | Kobe Steel Ltd | 軌道車両の案内装置 |
| US9061690B2 (en) | 2010-12-20 | 2015-06-23 | Mitsubishi Heavy Industries, Ltd. | Guide rail type vehicle |
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