JPS59134947A - 自動デ−タ受信制御方式 - Google Patents
自動デ−タ受信制御方式Info
- Publication number
- JPS59134947A JPS59134947A JP58008815A JP881583A JPS59134947A JP S59134947 A JPS59134947 A JP S59134947A JP 58008815 A JP58008815 A JP 58008815A JP 881583 A JP881583 A JP 881583A JP S59134947 A JPS59134947 A JP S59134947A
- Authority
- JP
- Japan
- Prior art keywords
- data
- bit
- circuit
- timing pulse
- speed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L13/00—Details of the apparatus or circuits covered by groups H04L15/00 or H04L17/00
- H04L13/18—Details of the apparatus or circuits covered by groups H04L15/00 or H04L17/00 of receivers
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、符号形式およびワード構成が同一であって、
伝送速度が異なる複数の直列データ信号の任意の１つを
受信して並列変換出力するデータ受信装置に関し、特に
受信動作タイミングの制御方式に関する。
伝送速度が異なる複数の直列データ信号の任意の１つを
受信して並列変換出力するデータ受信装置に関し、特に
受信動作タイミングの制御方式に関する。
通常の直列パルス符号伝送方式においては、データ受信
装置の動作タイミングは、１つのデータ伝送速度に対応
するように固定されている。従って、伝送速度の異なる
データ信号が任意に入力するような場合は、少なくとも
データ伝送速度の種類数に対応した個数のデータ受信回
路を備えた伝送制御回路を設け、受信データの速度に応
じて対応するデータ受信回路によってデータ受信する必
要がある。
装置の動作タイミングは、１つのデータ伝送速度に対応
するように固定されている。従って、伝送速度の異なる
データ信号が任意に入力するような場合は、少なくとも
データ伝送速度の種類数に対応した個数のデータ受信回
路を備えた伝送制御回路を設け、受信データの速度に応
じて対応するデータ受信回路によってデータ受信する必
要がある。
特にポーリング方式のデータ伝送にあっては、複数の子
局のうちあるものは高速で送信データを送出し、他のあ
るものは比較的低速の送信データを送出し、親局側では
任意の異なるデータ伝送速度の信号全受信しなければな
らないような場合が多い。このような場合にデータ伝送
速度の種類数だけの受信回路ケ備えることは得策ではな
い。
局のうちあるものは高速で送信データを送出し、他のあ
るものは比較的低速の送信データを送出し、親局側では
任意の異なるデータ伝送速度の信号全受信しなければな
らないような場合が多い。このような場合にデータ伝送
速度の種類数だけの受信回路ケ備えることは得策ではな
い。
本゛発明の目的は、上述の事情に鑑み、複数のデータ伝
送速度に対応する複数の受信制御回路ケ設けることなく
、単一の受信制御回路によって任意の異なるデータ伝送
速度に対応することが可能な自動データ受信制御方式全
提供することにある。
送速度に対応する複数の受信制御回路ケ設けることなく
、単一の受信制御回路によって任意の異なるデータ伝送
速度に対応することが可能な自動データ受信制御方式全
提供することにある。
本発明の制御方式は、符号形式およびワード構成が同一
で異なるデータ伝送速度を有する複数の直列データ信号
の任意の１つを受信し、受信データを並列変換出力する
デニタ受信装置において、直列データ信号全入力し並列
データに変換出力するビットメモリと、受信データ信号
の初頭の１ビツトの信号の立上シおよび立下シによって
、当該受信データ信号の伝送速度を判定する伝送速度判
定回路と、該伝送速度判定回路の出力によって制御され
受信データ信号の伝送速度に適合したタイミングパルス
列を出力するタイミングパルス発生回路と全備えて、該
タイミングパルス発生回路の出力パルスによって前記ビ
ットメモリの動作タイミングを与えることを特徴とする
。
で異なるデータ伝送速度を有する複数の直列データ信号
の任意の１つを受信し、受信データを並列変換出力する
デニタ受信装置において、直列データ信号全入力し並列
データに変換出力するビットメモリと、受信データ信号
の初頭の１ビツトの信号の立上シおよび立下シによって
、当該受信データ信号の伝送速度を判定する伝送速度判
定回路と、該伝送速度判定回路の出力によって制御され
受信データ信号の伝送速度に適合したタイミングパルス
列を出力するタイミングパルス発生回路と全備えて、該
タイミングパルス発生回路の出力パルスによって前記ビ
ットメモリの動作タイミングを与えることを特徴とする
。
次に、本発明について、図面ケ参照して詳細に説明する
。
。
第１図は、本発明の一実施例を示すブロック図である。
すなわち、入力線１〜３〃島らそれぞれ異なるデータ伝
送速度の受信データ信号が、データ選択回路４に入力さ
れ、上位装置〃・ら供給される制御信号５によって任意
の１つが選択出力されて、同期検出回路６およびビット
メモＩＪ９Ｖｃ直列に入力される。上記受信データ信号
は、一般に復調器の出力信号または直結端末機器〃鳥ら
の直列送信データである。同期検出回路６は、受信デー
タ信号の変化点ごとにパルスを発生して伝送速度判定回
路７に供給する。伝送速度判定回路７は、受信データ信
号の初頭の１ビツト（初期ビット）の立上シおよび立下
りの２つの変化点の時間間隔を正確に測定し、測定結果
に基づいて、複数のデータ伝送速度にそれぞれ対応した
複数のビット間隔幅（あら刀島しめ記憶している）のう
ち１つを選択してタイミングパルス発生回路８を制御す
る。上記ビット間隔幅の選択は、例えばＮＲＺＲＺ等長
符号合であれば符号形式としてスタートビットｌｃ”ｌ
Ｏ”なる２ビツトを採用することとして第１ビツトの立
上りおよび立下り間隔全測定すれば容易に行なうことが
できる。ま友、例えばＮＲＺ長短符号の場合であれば、
通常のスタートビット１１”の立上り、立下り間隔を測
定することにより長符号のビット幅會求めることができ
る。この場合は、後続の符号が“１″であっても０”で
あってもスタートビットの終シで必ず変化点がある刀島
ら特別なスタート符号ケ用いる必要はない。短符号のビ
ット幅は長符号のビット幅の半分として求められる。Ｒ
Ｚ等長符号またはＲＺ長短符号の場合は、第１ビツトの
立上り、立下り間隔をデユーティレシオで除すことによ
り容易にビット幅が計算される「、この場合も特別なス
タート符号を用いる必要はない。通常のスタートピッ）
”１’の期間中に必ずローレベルになる期間があるから
、後続の符号の如伺に〃為ρ為わらずビット幅ｔ゛求め
ることができる〃為らである。そして、上述で求めたビ
ット幅によって、登録された複数のビット間隔幅のうち
の１つを選択する。すなわち受信データ信号の伝（５） 送速度が判定される。
送速度の受信データ信号が、データ選択回路４に入力さ
れ、上位装置〃・ら供給される制御信号５によって任意
の１つが選択出力されて、同期検出回路６およびビット
メモＩＪ９Ｖｃ直列に入力される。上記受信データ信号
は、一般に復調器の出力信号または直結端末機器〃鳥ら
の直列送信データである。同期検出回路６は、受信デー
タ信号の変化点ごとにパルスを発生して伝送速度判定回
路７に供給する。伝送速度判定回路７は、受信データ信
号の初頭の１ビツト（初期ビット）の立上シおよび立下
りの２つの変化点の時間間隔を正確に測定し、測定結果
に基づいて、複数のデータ伝送速度にそれぞれ対応した
複数のビット間隔幅（あら刀島しめ記憶している）のう
ち１つを選択してタイミングパルス発生回路８を制御す
る。上記ビット間隔幅の選択は、例えばＮＲＺＲＺ等長
符号合であれば符号形式としてスタートビットｌｃ”ｌ
Ｏ”なる２ビツトを採用することとして第１ビツトの立
上りおよび立下り間隔全測定すれば容易に行なうことが
できる。ま友、例えばＮＲＺ長短符号の場合であれば、
通常のスタートビット１１”の立上り、立下り間隔を測
定することにより長符号のビット幅會求めることができ
る。この場合は、後続の符号が“１″であっても０”で
あってもスタートビットの終シで必ず変化点がある刀島
ら特別なスタート符号ケ用いる必要はない。短符号のビ
ット幅は長符号のビット幅の半分として求められる。Ｒ
Ｚ等長符号またはＲＺ長短符号の場合は、第１ビツトの
立上り、立下り間隔をデユーティレシオで除すことによ
り容易にビット幅が計算される「、この場合も特別なス
タート符号を用いる必要はない。通常のスタートピッ）
”１’の期間中に必ずローレベルになる期間があるから
、後続の符号の如伺に〃為ρ為わらずビット幅ｔ゛求め
ることができる〃為らである。そして、上述で求めたビ
ット幅によって、登録された複数のビット間隔幅のうち
の１つを選択する。すなわち受信データ信号の伝（５） 送速度が判定される。
タイミングパルス発生回路８は、複数の伝送速度にそれ
ぞれ適応したタイミングパルス列を発生することが可能
であり、前記伝送速度判定回路７の制御によって受信デ
ータ信号に適合したタイミングパルス列を出力する。ビ
ットメモリ９は、該タイミングパルスによって受信デー
タ信号をサンプリングしてｌワード分の受信データを直
列に格納する０上記タイミングパルスは、ビットカウン
タ１０で計数され所定数のカウントにより１ワードの終
了が検出される。１ワードの終了は、伝送速度判定回路
７およびタイミングパルス発生回路８に通知され、ビッ
トメモリ９に格納された直列データは、並列にデータ補
正回路１１に供給され、データ補正回路１１は、例えば
パリティチェック等によってデータ誤りを除去し、本来
の符号形式に応じた並列デジタルデータ１２に変換し、
タイ速度判定回路７は、スタートビット以後の各ピッ（
６） ト変化点を監視しており、最初の変化点〃・ら各ビット
変化点捷での時間が前記選択したビット幅の整数倍であ
ることをチェックし、一定値以上の誤差ケ検出した場合
はリセット信号１４を送出する〇該すセット信号１４に
よシビットメモリ９およびデータ補正回路１１がリセッ
トされる。これにより誤つ罠タイミングで格納されたデ
ータが外部へ送出されることを防上することができる。
ぞれ適応したタイミングパルス列を発生することが可能
であり、前記伝送速度判定回路７の制御によって受信デ
ータ信号に適合したタイミングパルス列を出力する。ビ
ットメモリ９は、該タイミングパルスによって受信デー
タ信号をサンプリングしてｌワード分の受信データを直
列に格納する０上記タイミングパルスは、ビットカウン
タ１０で計数され所定数のカウントにより１ワードの終
了が検出される。１ワードの終了は、伝送速度判定回路
７およびタイミングパルス発生回路８に通知され、ビッ
トメモリ９に格納された直列データは、並列にデータ補
正回路１１に供給され、データ補正回路１１は、例えば
パリティチェック等によってデータ誤りを除去し、本来
の符号形式に応じた並列デジタルデータ１２に変換し、
タイ速度判定回路７は、スタートビット以後の各ピッ（
６） ト変化点を監視しており、最初の変化点〃・ら各ビット
変化点捷での時間が前記選択したビット幅の整数倍であ
ることをチェックし、一定値以上の誤差ケ検出した場合
はリセット信号１４を送出する〇該すセット信号１４に
よシビットメモリ９およびデータ補正回路１１がリセッ
トされる。これにより誤つ罠タイミングで格納されたデ
ータが外部へ送出されることを防上することができる。
第２図は、ＮＲＺ等長符号形式でスタートビットとして
” １０ ”なる２ビツトを使用し所定ビット数のワー
ド構成とした場合の上記実施例各部の信号會示すタイム
チャートである。すなわち、期間ＴＩにおいては入力ｍ
ｌ ｙｙｈら第２図ｆａｌに示すようなデータ信号１
５が入力し、期間Ｔ２においては入力線２〃・ら同図ｆ
ｂＫ示すようなデータ信号１６が入力し、期間Ｔ３にお
いて入力線３から同図ｉｃｌに示すようなデータ信号１
７が入力され、選択回路４で選択出力される。データ信
号１５，１６．１７は、いずれもスタートビットが“１
０″で構成さ妖所定ビット数のワード構成であるが、伝
送速度が異なっている。同図［ｄｌは、同期検出回路６
の出力パルス１８を示し、期間Ｔ工においては信号１５
のスタートビット”１０″の第１ビツトの立上シおよび
立下りでパルスを発生し、期間Ｔ２．Ｔ３においてはそ
れぞれ同様に信号１６．１７の第１ビツトの立上シおよ
び立下りでパルスを発生している。
” １０ ”なる２ビツトを使用し所定ビット数のワー
ド構成とした場合の上記実施例各部の信号會示すタイム
チャートである。すなわち、期間ＴＩにおいては入力ｍ
ｌ ｙｙｈら第２図ｆａｌに示すようなデータ信号１
５が入力し、期間Ｔ２においては入力線２〃・ら同図ｆ
ｂＫ示すようなデータ信号１６が入力し、期間Ｔ３にお
いて入力線３から同図ｉｃｌに示すようなデータ信号１
７が入力され、選択回路４で選択出力される。データ信
号１５，１６．１７は、いずれもスタートビットが“１
０″で構成さ妖所定ビット数のワード構成であるが、伝
送速度が異なっている。同図［ｄｌは、同期検出回路６
の出力パルス１８を示し、期間Ｔ工においては信号１５
のスタートビット”１０″の第１ビツトの立上シおよび
立下りでパルスを発生し、期間Ｔ２．Ｔ３においてはそ
れぞれ同様に信号１６．１７の第１ビツトの立上シおよ
び立下りでパルスを発生している。
該出力パルス１８の最初の２つ間隔によって伝送速度が
判定され、タイミングパルス発生回路８刀為ら同図（ｅ
ｌに示すようなタイミングパルス列１９が出力される。
判定され、タイミングパルス発生回路８刀為ら同図（ｅ
ｌに示すようなタイミングパルス列１９が出力される。
該タイミングパルス列は、伝送速度に対応したパルス間
隔であシ、各ビットの中央位置でパルスが出力されるよ
うになっている。これによって受信データ信号がサンプ
リングされる。すなわち異なる伝送速度の受信データ信
号は、それぞれの伝送速度に応じて各ビットとの中央位
置でサンプリングされてワード単位でビットメモリ９に
直列に格納され、並列に送出される。
隔であシ、各ビットの中央位置でパルスが出力されるよ
うになっている。これによって受信データ信号がサンプ
リングされる。すなわち異なる伝送速度の受信データ信
号は、それぞれの伝送速度に応じて各ビットとの中央位
置でサンプリングされてワード単位でビットメモリ９に
直列に格納され、並列に送出される。
以上のように、本発明においては、符号形式およびワー
ド構成が同一でデータ伝送速度が異なる受信データの第
１ビツトの２つの変化点の間隔に基づいてデータ伝送速
度ケ判定し、該データ伝送速度に対応するタイミングパ
ルスによって受信データをサンプリングして直列にビッ
トメモリに格納し、該ビットメモリから１ワ一ド分の受
信データケ並列出力するように構成しｔｃ刀為ら、単一
のデータ受信制御回路によって異なる伝送速度の受信デ
ータ信号の受信制御を行なうことができる。従来のよう
に伝送速度の種類数に対応した受信制御回路會備える必
要はない。
ド構成が同一でデータ伝送速度が異なる受信データの第
１ビツトの２つの変化点の間隔に基づいてデータ伝送速
度ケ判定し、該データ伝送速度に対応するタイミングパ
ルスによって受信データをサンプリングして直列にビッ
トメモリに格納し、該ビットメモリから１ワ一ド分の受
信データケ並列出力するように構成しｔｃ刀為ら、単一
のデータ受信制御回路によって異なる伝送速度の受信デ
ータ信号の受信制御を行なうことができる。従来のよう
に伝送速度の種類数に対応した受信制御回路會備える必
要はない。
第１図は本発明の一実施例を示すブロック図、第２図は
ＮＲＺ等長符号を用いた場合の上記実施例の各部信号を
示すタイムチャートである。 図において、１〜３・・・入力線、４・・・データ選択
回路、５・・・制御信号、６・・・同期検出回路、７・
・・伝送速贋判定回路、８・・・タイミングパルス発生
回路、９・・・ビットメモリ、１０・・・ビットカウン
タ、１１°°゛デ一タ補正回路、１２・・・並列デジタ
ルデータ、１３・・・出力同期信号、１４・・・リセッ
ト信号、１５〜１７・・・データ信号、１８・・・同期
検出回路の出力（９） パルス、１９・・・タイミングパルス列。 （１０）
ＮＲＺ等長符号を用いた場合の上記実施例の各部信号を
示すタイムチャートである。 図において、１〜３・・・入力線、４・・・データ選択
回路、５・・・制御信号、６・・・同期検出回路、７・
・・伝送速贋判定回路、８・・・タイミングパルス発生
回路、９・・・ビットメモリ、１０・・・ビットカウン
タ、１１°°゛デ一タ補正回路、１２・・・並列デジタ
ルデータ、１３・・・出力同期信号、１４・・・リセッ
ト信号、１５〜１７・・・データ信号、１８・・・同期
検出回路の出力（９） パルス、１９・・・タイミングパルス列。 （１０）
Claims (1)
- 符号形式およびワード構成が同一で異なるデータ伝送速
度１−［する複数の直列データ信号の任意の１つを受信
し、受信データ全並列変換出力するデータ受信装置にお
いて、直列データ信号を入力し並列データに変換出力す
るビットメモリと、受信データ信号の初頭の１ビツトの
信舟の立上シおよび立下シによって、当該受信データ信
号の伝送速度を判定する伝送速度判定回路と、該伝送速
度判定回路の出力によって制御され受信データ信号の伝
送速度に適合したタイミングパルス列１１するタイミン
グパルス発生回路とを備えて、該タイミングパルス発生
回路の出力パルスによって前記ビットメモリの動作タイ
ミングを与えることを特徴とする自動データ受信制御方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58008815A JPS59134947A (ja) | 1983-01-24 | 1983-01-24 | 自動デ−タ受信制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58008815A JPS59134947A (ja) | 1983-01-24 | 1983-01-24 | 自動デ−タ受信制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59134947A true JPS59134947A (ja) | 1984-08-02 |
Family
ID=11703309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58008815A Pending JPS59134947A (ja) | 1983-01-24 | 1983-01-24 | 自動デ−タ受信制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59134947A (ja) |
-
1983
- 1983-01-24 JP JP58008815A patent/JPS59134947A/ja active Pending
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