JPS59133695A - 感知点監視回路 - Google Patents
感知点監視回路Info
- Publication number
- JPS59133695A JPS59133695A JP58207656A JP20765683A JPS59133695A JP S59133695 A JPS59133695 A JP S59133695A JP 58207656 A JP58207656 A JP 58207656A JP 20765683 A JP20765683 A JP 20765683A JP S59133695 A JPS59133695 A JP S59133695A
- Authority
- JP
- Japan
- Prior art keywords
- characteristic
- storage location
- state
- signal
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M11/00—Coding in connection with keyboards or like devices, i.e. coding of the position of operated keys
- H03M11/02—Details
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Catching Or Destruction (AREA)
- Arrangements For Transmission Of Measured Signals (AREA)
- Alarm Systems (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の分野および背景
本発明は監視回路に関し、特定すると感知点監視回路に
関する。− 感知点監視回路は、一般にスイッチまたはリレー接点に
接続される。これらの回路は、普通関連するスイッチま
たはリレー接点に接続された遅延またはフィードバック
回路を含む。これらの回路により提供される出力信号は
、関連するスイッチまたはリレー接点の有効（デバンシ
ング）状態を表わす。しかしながら、各感知接点に接続
される遅延またはフィードバック回路を備えるこの種の
装置は、監視される感知点の数が増すと高価となる。
関する。− 感知点監視回路は、一般にスイッチまたはリレー接点に
接続される。これらの回路は、普通関連するスイッチま
たはリレー接点に接続された遅延またはフィードバック
回路を含む。これらの回路により提供される出力信号は
、関連するスイッチまたはリレー接点の有効（デバンシ
ング）状態を表わす。しかしながら、各感知接点に接続
される遅延またはフィードバック回路を備えるこの種の
装置は、監視される感知点の数が増すと高価となる。
発明の目的
したがって、本発明の目的は、遅延またはフィード回路
の必要のない新規な感知点監視回路を提供することであ
る。
の必要のない新規な感知点監視回路を提供することであ
る。
発明の概要
本発明にしたがえば、感知点監視回路が提供される。回
路は、各々第１または第２の特性の状態信号を提供する
ように動作する復数の感知点に接続され、また第１、ｖ
Ｓ２および第６の記憶位置を有する処理手段を備える。
路は、各々第１または第２の特性の状態信号を提供する
ように動作する復数の感知点に接続され、また第１、ｖ
Ｓ２および第６の記憶位置を有する処理手段を備える。
この処理手段は１、各感知点を周期的に走査し、各感知
された感知点の状態信号を関連する第１のａＣＣ粒位置
記憶するように動作する。処理手段はまた、感知点の各
相続く走査Ａｉｌに、第１記憶位置の内容を関連する第
２の記憶位置に転送するように動作する。
された感知点の状態信号を関連する第１のａＣＣ粒位置
記憶するように動作する。処理手段はまた、感知点の各
相続く走査Ａｉｌに、第１記憶位置の内容を関連する第
２の記憶位置に転送するように動作する。
処理手段は、さらに、関連する第１および第２の記憶位
置からの第１特性の信号に応答して、第１の特性の得ら
れた信号を関連する第３の記憶位置に記憶するように動
作する。
置からの第１特性の信号に応答して、第１の特性の得ら
れた信号を関連する第３の記憶位置に記憶するように動
作する。
処理手段は、さらに、関連する第１および第３または第
２および第６記憶位置からの第１特性の信号に応答して
、第１の特性の得られた信号を関連する第３記憶位置に
記憶する働きをする。
２および第６記憶位置からの第１特性の信号に応答して
、第１の特性の得られた信号を関連する第３記憶位置に
記憶する働きをする。
処理手段は、さらに、関連する＠１および第２または第
１および第３または第２または第３記憶位置からの第２
特性の信号に応答して、第２の特性の得られた１ｄ号を
前記の関連する第ｇ記憶位置に記憶するように動作する
。
１および第３または第２または第３記憶位置からの第２
特性の信号に応答して、第２の特性の得られた１ｄ号を
前記の関連する第ｇ記憶位置に記憶するように動作する
。
添付の図面を参照すると、本発明の感知点監視回路が図
示されている。図において、マイクロプロセッサ１０は
、感知点５Ｐ１−８Ｐｎ、スクラッチパッドメモリ２０
およびランダムアクセスメモリ（ＲＡＭ）３０に接続さ
れている。プロセッサ１０、スクラッチパッドメモリ２
０およびＲＡＭ３０は、処理回路として動作する。感知
点５Ｐ１−８Ｐｎは、普通スイッチまたはリレー 接点
を含む。
示されている。図において、マイクロプロセッサ１０は
、感知点５Ｐ１−８Ｐｎ、スクラッチパッドメモリ２０
およびランダムアクセスメモリ（ＲＡＭ）３０に接続さ
れている。プロセッサ１０、スクラッチパッドメモリ２
０およびＲＡＭ３０は、処理回路として動作する。感知
点５Ｐ１−８Ｐｎは、普通スイッチまたはリレー 接点
を含む。
マイクロプロセッサ１０は、周期的に感知点５Ｐ１−８
Ｐｎを感知する。そのときの感知点の状態は、現在状Ｍ
−（Ｃ８）ワードとして指示されるスクラッチパッドメ
モリ２０のワードに記憶される。次の走査に先立ち、現
在状態ワードのデータは、最終状態（ＬＳ）ワードとし
て指示されるＲＡＭろ０のワードに転送される。感知点
の次の走査で、処理装置１０は、感知点の現在状態をＣ
Ｓワードに記憶する。この現在状態データは、ついで最
終状態ワードのデータと論理的に比較され、そして得ら
れたデータが、デバンシング状態（ＤＳ）ワードとして
指示されるＲＡＭ３０のワードに記憶される。ついで、
マイクロプロセッサ１０は、再び、次の走査および比較
サイクルの準備としてＣＳワードのデータをＬＳワード
に移す。
Ｐｎを感知する。そのときの感知点の状態は、現在状Ｍ
−（Ｃ８）ワードとして指示されるスクラッチパッドメ
モリ２０のワードに記憶される。次の走査に先立ち、現
在状態ワードのデータは、最終状態（ＬＳ）ワードとし
て指示されるＲＡＭろ０のワードに転送される。感知点
の次の走査で、処理装置１０は、感知点の現在状態をＣ
Ｓワードに記憶する。この現在状態データは、ついで最
終状態ワードのデータと論理的に比較され、そして得ら
れたデータが、デバンシング状態（ＤＳ）ワードとして
指示されるＲＡＭ３０のワードに記憶される。ついで、
マイクロプロセッサ１０は、再び、次の走査および比較
サイクルの準備としてＣＳワードのデータをＬＳワード
に移す。
感知点の各相続く走査で、マイクロプロセッサ１０は、
まず感知点を走査し、次いでこれらの林態を表わすデー
タをＣＳワードに記憶し、そのデータをＬＳおよびＤＳ
ワードのデータに論理的に比較し、そしてＬＳワードの
データをＤＳワードのデータに比較する。これらの比較
から得られるデータは、感知点の新しいデバンシング状
態を表わし、そのデータがＤＳワードに記憶される。マ
イクロプロセッサ１０は、ＣＳワードのデータをＬＳワ
ードに移す。
まず感知点を走査し、次いでこれらの林態を表わすデー
タをＣＳワードに記憶し、そのデータをＬＳおよびＤＳ
ワードのデータに論理的に比較し、そしてＬＳワードの
データをＤＳワードのデータに比較する。これらの比較
から得られるデータは、感知点の新しいデバンシング状
態を表わし、そのデータがＤＳワードに記憶される。マ
イクロプロセッサ１０は、ＣＳワードのデータをＬＳワ
ードに移す。
このようにして、各走査で、マイクロプロセッサ１０は
、接点のデバンシング状態を更新する。
、接点のデバンシング状態を更新する。
マイクロプロセッサ１０は、感知点の状態の変化が、少
なくとも感知点の２回の逐次の走査に必要とされる期間
の間一定状態に留まる間のみＤＳワードの関連するデー
タを変えることにより、感知点をデバンシングする。感
知点の状態が少なくとも２回の逐次の走査の間一定でな
ければ、それは雑音と考られ、無視される。
なくとも感知点の２回の逐次の走査に必要とされる期間
の間一定状態に留まる間のみＤＳワードの関連するデー
タを変えることにより、感知点をデバンシングする。感
知点の状態が少なくとも２回の逐次の走査の間一定でな
ければ、それは雑音と考られ、無視される。
例えば、マイクロプロセッサ１０は、その感知点に対す
る現在状態および最終状態ワード（第１および第２記憶
位置）の関連するビットが両方とも論理レベル１（第１
特性の状態信号）にあるとき、論理レベル１（第１の特
性の得られた信号）を特定の感知点と関連するデバンシ
ング状態ワード（第６記憶位置）のビットに書き込む。
る現在状態および最終状態ワード（第１および第２記憶
位置）の関連するビットが両方とも論理レベル１（第１
特性の状態信号）にあるとき、論理レベル１（第１の特
性の得られた信号）を特定の感知点と関連するデバンシ
ング状態ワード（第６記憶位置）のビットに書き込む。
このプロセスは、論理的にＮＤＳ＝ＬＳ−Ｃ８（式１）
として論理的に表わされる。こ＼にＮＤＳ＝新デバンシ
ング状態である。ついで、新デバンシング状態および現
在状態データは、それぞれＤＳおよびＬＳビットに書き
込まれる。これらの状態においては、ＤＳビットの状態
は関係がない。何故ならば、ＤＳビットのデータはすで
に論理レベル１で 、あったか、あるいは、関連する
感知点の状態の有効変化に応答して論理レベル０（第２
特性の得られた信号）から論理レベル１に変化されつ＼
あるからである。
として論理的に表わされる。こ＼にＮＤＳ＝新デバンシ
ング状態である。ついで、新デバンシング状態および現
在状態データは、それぞれＤＳおよびＬＳビットに書き
込まれる。これらの状態においては、ＤＳビットの状態
は関係がない。何故ならば、ＤＳビットのデータはすで
に論理レベル１で 、あったか、あるいは、関連する
感知点の状態の有効変化に応答して論理レベル０（第２
特性の得られた信号）から論理レベル１に変化されつ＼
あるからである。
マイクロプロセッサ１０はまた、感知点に対スる最終状
態およびデバンシング状態ビットが両方とも論理レベル
１であるとき、感知点デバンシング状態ビットに論理レ
ベル１を書き込む。このプロセスは、論理的にＮＤＳ＝
ＬＳ−ＤＳ （式２）のごとく表わされる。再び、新し
いデバンシングおよび現在状態データがＤＳおよびＬＳ
ビットにそれぞれ書き込まれる。これらの条件下におい
て、ＣＳビットの状態は無関係である。何故ならば、感
知点がバンシングしつ＼あり、ＣＳビットが唯１、回の
走査の間論理レベル０となるか（第２の特性の状態信号
）、ＣＳビットが論理レベル１に留まっていて、式１に
より論理レベル１がＤＳビットに書き込まれるかのいず
れかであるからである。
態およびデバンシング状態ビットが両方とも論理レベル
１であるとき、感知点デバンシング状態ビットに論理レ
ベル１を書き込む。このプロセスは、論理的にＮＤＳ＝
ＬＳ−ＤＳ （式２）のごとく表わされる。再び、新し
いデバンシングおよび現在状態データがＤＳおよびＬＳ
ビットにそれぞれ書き込まれる。これらの条件下におい
て、ＣＳビットの状態は無関係である。何故ならば、感
知点がバンシングしつ＼あり、ＣＳビットが唯１、回の
走査の間論理レベル０となるか（第２の特性の状態信号
）、ＣＳビットが論理レベル１に留まっていて、式１に
より論理レベル１がＤＳビットに書き込まれるかのいず
れかであるからである。
他の選択は、有効な変化が次の走査で検出されることで
ある。
ある。
マイクロプロセッサ１０はまた、感知点に対する現在状
態およびデバンシング状態ビットが論理レベル１にある
とき、論理レベル１を感知点のデパンシング状態ピット
に書き込む。このプロセスは、論理的にＮＤＳ＝Ｃ３−
ＤＳ （式′！Ｉ）として表わすことができる。新しい
デバンシングおよび現在状態データは、ＤＳおよびＬＳ
ビットにそれぞれ書き込まれる。これらの条件下におい
て、Ｔ、Ｓビットの状態は無関係である。何故ならば、
Ｔ、 Ｓビットのデータは雑音を表わすか（論理レベル
０における１回の走査）、ＣＳビットが論理レベル１に
あって、式１および２により論理レベル１がＤＳビット
に書き込まれるかのいずれかであるからである。
態およびデバンシング状態ビットが論理レベル１にある
とき、論理レベル１を感知点のデパンシング状態ピット
に書き込む。このプロセスは、論理的にＮＤＳ＝Ｃ３−
ＤＳ （式′！Ｉ）として表わすことができる。新しい
デバンシングおよび現在状態データは、ＤＳおよびＬＳ
ビットにそれぞれ書き込まれる。これらの条件下におい
て、Ｔ、Ｓビットの状態は無関係である。何故ならば、
Ｔ、 Ｓビットのデータは雑音を表わすか（論理レベル
０における１回の走査）、ＣＳビットが論理レベル１に
あって、式１および２により論理レベル１がＤＳビット
に書き込まれるかのいずれかであるからである。
明らかなように、式１．２または３によって論理レベル
１はＤ８ビットに書き込まれなければ、論理レベル０が
これに書き込まれる。これらの３つの式は、下記のよう
に式４に結合できる。すなわち、 ＮＤＳ ＝ （ＬＳ−Ｃ８）＋ （ＬＳ−ＤＳ）＋ （
Ｃ８−ＤＳ）この式から得られる柚々の条件を、下記の
表に集約する。この表は、各逐次の走査におけるあらゆ
る可能なデータ組合せを示している。
１はＤ８ビットに書き込まれなければ、論理レベル０が
これに書き込まれる。これらの３つの式は、下記のよう
に式４に結合できる。すなわち、 ＮＤＳ ＝ （ＬＳ−Ｃ８）＋ （ＬＳ−ＤＳ）＋ （
Ｃ８−ＤＳ）この式から得られる柚々の条件を、下記の
表に集約する。この表は、各逐次の走査におけるあらゆ
る可能なデータ組合せを示している。
ＤＳ ＬＳ Ｃ８ＮＤＳｏ
０ ０
００ 、、、 ０ １
００ １ ０
００ ０ １
００ １
１ １１
１ １ １１
１ ０
１１ ０ １
１１ １
０ １１ ０
０ ０前述のように、ま
たこのテーブルに指示されるように、特定の走査のＮＤ
ＳおよびＣＳデータ番ま、次の走査前にＤＳおよびＬＳ
ビットに書き込まれる。
０ ０
００ 、、、 ０ １
００ １ ０
００ ０ １
００ １
１ １１
１ １ １１
１ ０
１１ ０ １
１１ １
０ １１ ０
０ ０前述のように、ま
たこのテーブルに指示されるように、特定の走査のＮＤ
ＳおよびＣＳデータ番ま、次の走査前にＤＳおよびＬＳ
ビットに書き込まれる。
かくして、本発明の感知点監視回路は、接続された感知
点を周期的に走査し、各走査時に各感知点に対してデバ
ンシング状態ビットを更新する。
点を周期的に走査し、各走査時に各感知点に対してデバ
ンシング状態ビットを更新する。
技術に精通したものであれば、本発明の技術思想から逸
脱することなく本発明の種々の変更をなし得ることが明
らかであろう。
脱することなく本発明の種々の変更をなし得ることが明
らかであろう。
図面は、本発明の感知点監視回路のブロック図である。
１０：マイクロプロセッサ
２０：スクラッチパッドメモリ
３０：ラム
Claims (1)
- （リ 各々第１または第２の特性の状態信号を提供する
ようにｉ作する複数の感知点に接続された感知点監視回
路において、複数の第１、第２、第６の記憶位置を有し
、各感知点を周期的に走査して、各走査された感知点の
状態信号を関連する第１の記憶位置に記憶するように動
作し、さらに前記感知点の各相続く走査に先立って前記
第１記憶位置の内容を関連する第２の記憶位置に転送す
るように動作する処理手段を含み、該処理手段は、さら
に、前記の関連する第１および第２記憶位置からの前記
第１特性の信号に応答して、第１の特性の得られた信号
を関連する第３の記憶位置に記憶するように動作し、さ
らに、前記の関連する第１および第３または第２および
第６記憶位置からの前記第１特性の信号に応答して、第
、１の特性の得られた信号を前記の関連する第６記憶゛
位置に記憶するように動作し、そしてさらに、前記の関
連する第１および第２または第１および第３または第２
および第３記憶位置からの前記第２特性の信号に応答し
て、第２特性の得られた信号を前記の関連する第３の記
憶位置に記憶するように動作することを特徴とする感知
点監視回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/439,955 US4519025A (en) | 1982-11-08 | 1982-11-08 | Sense point monitor circuit |
| US439955 | 1995-05-12 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59133695A true JPS59133695A (ja) | 1984-08-01 |
Family
ID=23746808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58207656A Pending JPS59133695A (ja) | 1982-11-08 | 1983-11-07 | 感知点監視回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4519025A (ja) |
| JP (1) | JPS59133695A (ja) |
| BE (1) | BE898164A (ja) |
| CA (1) | CA1203629A (ja) |
| IT (1) | IT1169671B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4688191A (en) * | 1983-11-03 | 1987-08-18 | Amca International Corporation | Single bit storage and retrieval with transition intelligence |
| US4626708A (en) * | 1984-01-20 | 1986-12-02 | The United States Of America As Represented By The United States Department Of Energy | Electronic logic to enhance switch reliability in detecting openings and closures of redundant switches |
| IL74952A0 (en) * | 1984-05-04 | 1985-08-30 | Gould Inc | Method and system for improving the operational reliability of electronic systems formed of subsystems which perform different functions |
| US4851985A (en) * | 1985-04-15 | 1989-07-25 | Logitek, Inc. | Fault diagnosis system for comparing counts of commanded operating state changes to counts of actual resultant changes |
| US5119489A (en) * | 1985-10-02 | 1992-06-02 | International Business Machines Corporation | Method of monitoring the bring up of all units in a multiple system from a remote unit including diagnostic testing with visual indicator illumination indicating operability |
| US5023816A (en) * | 1989-01-27 | 1991-06-11 | Honeywell Inc. | Method and apparatus for conditioning AC input signals |
| US4965755A (en) * | 1989-01-27 | 1990-10-23 | Honeywell Inc. | Method and apparatus for monitoring AC input signals |
| US5357425A (en) * | 1991-02-13 | 1994-10-18 | General Electric Company | Method and apparatus for controlling a real time system |
| US5699505A (en) * | 1994-08-08 | 1997-12-16 | Unisys Corporation | Method and system for automatically collecting diagnostic information from a computer system |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3604906A (en) * | 1969-09-04 | 1971-09-14 | Burroughs Corp | Verifier for signal controlled mechanism |
| FR2478320A1 (fr) * | 1980-03-17 | 1981-09-18 | Telediffusion Fse | Dispositif d'acquisition et de moyennage des echantillons d'un signal periodique bruite |
-
1982
- 1982-11-08 US US06/439,955 patent/US4519025A/en not_active Expired - Fee Related
-
1983
- 1983-10-28 CA CA000439982A patent/CA1203629A/en not_active Expired
- 1983-11-07 JP JP58207656A patent/JPS59133695A/ja active Pending
- 1983-11-07 BE BE2060247A patent/BE898164A/fr unknown
- 1983-11-07 IT IT23608/83A patent/IT1169671B/it active
Also Published As
| Publication number | Publication date |
|---|---|
| IT8323608A0 (it) | 1983-11-07 |
| BE898164A (fr) | 1984-03-01 |
| IT1169671B (it) | 1987-06-03 |
| CA1203629A (en) | 1986-04-22 |
| US4519025A (en) | 1985-05-21 |
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