JPS59130146U

JPS59130146U - memory device

Info

Publication number: JPS59130146U
Application number: JP1951083U
Authority: JP
Inventors: 村上　元佑
Original assignee: 株式会社東芝
Priority date: 1983-02-15
Filing date: 1983-02-15
Publication date: 1984-09-01

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Abstract] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

[Brief explanation of the drawing]

第１図は従来のメモリ装置のブロック図、第２図は従来
のメモリ装置を使用してマルチＣＰＵシステムを構成し
た場合のブロック図、第３図は２つのＣＰＬＪからメモ
リ装置をアクセスされた場合の処理の仕方を示すタイミ
ングチャート、第４図は本考案のメモリ装置の概念図、
第５図は具体的実施例を示す図、第６図は二つのメモリ
の接続図である。１・・・・・・メモリ、ＩＡ・・・・・・メモリーＡ、
ＩＢ・・・・・・メモリーＢ、２・・・・・・メモリア
ドレスレジスター、３・・・・・・メモリデータレジス
ター、４・・・・・・ＣＰＵ又はｃｐｔ、ｔｌ、５・・
・・・・ＣＰＵ２．６・・・・・・ゲート１．７・・・
・・・ゲート２．９・・・・・・メモリームアドレスレ
ジスター、１０・・・・・・メモリーＡデータレジスタ
ー、１１・・・・・・メモリーＢアドレスレジスター、
１２・・・・・・メモリーＢデータレジスター、１３・
・・・・・メモリーＡ書込信号、１４・・・・・・メモ
ＩＪ−Ａ読出し信号、１５・・・・・・メモリーＢ書込
信号、１６・・・・・・メモリーＢ読出し信号、１７〜
２４・・・・・・アンドゲート、２５・・・・・・デー
タＡの信号、２６・・・・・・データＡのＮＯＴ信号、
２７・・・・・・データＢの信号、２８・・・・・・デ
ータＢのＮＣｊＴ信号。 −甲 ′ｕ　　　　　　Ｊｈ第６図／？財Figure 1 is a block diagram of a conventional memory device, Figure 2 is a block diagram of a multi-CPU system configured using conventional memory devices, and Figure 3 is a block diagram of a memory device accessed from two CPLJs. 4 is a conceptual diagram of the memory device of the present invention,
FIG. 5 is a diagram showing a specific embodiment, and FIG. 6 is a connection diagram of two memories. 1...Memory, IA...Memory A,
IB...Memory B, 2...Memory address register, 3...Memory data register, 4...CPU or cpt, tl, 5...
...CPU2.6...Gate 1.7...
...Gate 2.9...Memory address register, 10...Memory A data register, 11...Memory B address register,
12...Memory B data register, 13.
... Memory A write signal, 14 ... Memo IJ-A read signal, 15 ... Memory B write signal, 16 ... Memory B read signal, 17~
24...AND gate, 25...Data A signal, 26...Data A NOT signal,
27... Data B signal, 28... Data B NCjT signal. -K'u Jh Figure 6/? wealth

Claims

[Scope of utility model registration request]

comprising a plurality of memories for storing information, a memory address register provided corresponding to each memory and storing a memory address, and a memory data register provided corresponding to each memory and storing memory data, A memory device characterized in that each of the memories stores the same information and is accessed by each CPU.