JPS59125657A - 光・電気複合素子の製造方法 - Google Patents
光・電気複合素子の製造方法Info
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- JPS59125657A JPS59125657A JP58000663A JP66383A JPS59125657A JP S59125657 A JPS59125657 A JP S59125657A JP 58000663 A JP58000663 A JP 58000663A JP 66383 A JP66383 A JP 66383A JP S59125657 A JPS59125657 A JP S59125657A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/1443—Devices controlled by radiation with at least one potential jump or surface barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は光・電気複合素子の基本的な製造方法に関する
ものである。
ものである。
一般に、光通信用受光素子には使用する目的にヨリ、ア
バランシ・フォトダイオード（ＡＰＤ）。
バランシ・フォトダイオード（ＡＰＤ）。
フォトダイオード（ＰＤ）、ＰＩＮ型フォトダイオード
（ＰＩＮ）等に区別されている。受信用受光素子として
はＡＰＤが一般的に用いられているが、高バイアス・高
電界で用いるために使用上問題があり、また禁制帯幅の
狭い材料ではトンネルによりＡＰＤが得られ難い点から
、低バイアスで使用でき比較的容易に製作できるＰＩＮ
が複合素子として有利である。このＰＩＮは低容量化・
量産の面から同一ウェーハ上に増幅用ＦＢＴと組合せて
形成された光・電気複合素子が検討されている。
（ＰＩＮ）等に区別されている。受信用受光素子として
はＡＰＤが一般的に用いられているが、高バイアス・高
電界で用いるために使用上問題があり、また禁制帯幅の
狭い材料ではトンネルによりＡＰＤが得られ難い点から
、低バイアスで使用でき比較的容易に製作できるＰＩＮ
が複合素子として有利である。このＰＩＮは低容量化・
量産の面から同一ウェーハ上に増幅用ＦＢＴと組合せて
形成された光・電気複合素子が検討されている。
第１図（ａ）〜（ｄ）は従来のこのような複合素子の製
造方法を工程順に示した素子の断面図である。まず、半
絶縁性ＩｎＰ基板１０上にｎ型ＩｎＰ層１１（不純物濃
度ｌＸｌ０”ｃｍ”、厚さ１．５μｍ）およびｎ型Ｉ
ｎ ｏ、ｓｓ Ｇａ ｏ、４ｙ Ａ ｓ層１２（不純物
濃度５ Ｘ １０１５ｃｍ−”、厚さ４μｍ）を成長し
く第１図（ａ） ） 、 イオン注入拡散法を用いて深
さ１μｍまでｐ型■ｎｏ、ｓａ Ｇ ａ Ｏ，４７Ａｓ
層１３を形成する（第１図（ｂ））。その後フォトレジ
スト処理等を経て、一部領域を半絶縁性ＩｎＰ基板１０
に至るまでエツチングにより除去しＰＩＮ部とＦＥＴ部
を分離する（第１図（Ｃ））。さらに、フォトレジスト
処理等を経た後、ＰＩＮ部の受光部を直径２００μｍの
円形に残し、他の部分のｐ型及びｎ型Ｉｎｏ、ｓ３ Ｇ
ａ ０．４７ Ａｓ層のみを除去しｎ型ＩｎＰ層１１を
表面に出しＰＩＮ部のｐ型Ｉ ｎＯ，５３Ｇａ Ｏ，４
７人８層１３のオーム接触電極１４としてＡｕＺｎのア
ロイ電極を、ＰＩＮ部のｎ型ＩｎＰのオーム接触電極１
５．ＦＥＴ部のドレイン・ソース用のオーム接触電極１
６としてＡ ｕ Ｇ ｅ Ｎ ｌのアロイ電極を、ＦＥ
Ｔ部のゲート用のショットキー電極１７としてＡｔ電極
を形成する（第１図（ｄ））。
造方法を工程順に示した素子の断面図である。まず、半
絶縁性ＩｎＰ基板１０上にｎ型ＩｎＰ層１１（不純物濃
度ｌＸｌ０”ｃｍ”、厚さ１．５μｍ）およびｎ型Ｉ
ｎ ｏ、ｓｓ Ｇａ ｏ、４ｙ Ａ ｓ層１２（不純物
濃度５ Ｘ １０１５ｃｍ−”、厚さ４μｍ）を成長し
く第１図（ａ） ） 、 イオン注入拡散法を用いて深
さ１μｍまでｐ型■ｎｏ、ｓａ Ｇ ａ Ｏ，４７Ａｓ
層１３を形成する（第１図（ｂ））。その後フォトレジ
スト処理等を経て、一部領域を半絶縁性ＩｎＰ基板１０
に至るまでエツチングにより除去しＰＩＮ部とＦＥＴ部
を分離する（第１図（Ｃ））。さらに、フォトレジスト
処理等を経た後、ＰＩＮ部の受光部を直径２００μｍの
円形に残し、他の部分のｐ型及びｎ型Ｉｎｏ、ｓ３ Ｇ
ａ ０．４７ Ａｓ層のみを除去しｎ型ＩｎＰ層１１を
表面に出しＰＩＮ部のｐ型Ｉ ｎＯ，５３Ｇａ Ｏ，４
７人８層１３のオーム接触電極１４としてＡｕＺｎのア
ロイ電極を、ＰＩＮ部のｎ型ＩｎＰのオーム接触電極１
５．ＦＥＴ部のドレイン・ソース用のオーム接触電極１
６としてＡ ｕ Ｇ ｅ Ｎ ｌのアロイ電極を、ＦＥ
Ｔ部のゲート用のショットキー電極１７としてＡｔ電極
を形成する（第１図（ｄ））。
かかる製造工程においては、フォトダイオードの受光部
としてｐ型Ｉ ｎ ｏ、ａａ Ｇａ ｏ、４，１層１３
及びｎ型Ｉ ｎ 、ｓ３．Ｇａ ０．４７Ａｓ層１２を
残すために、ＦＥＴとなるｎ型ＩｎＰ層１１表面とは４
μ程度の段差が形成されることになる。このような段差
があるき各接触電極を形成するための露光用マスクが素
子表面に密着できず、電極のパターニングにぼけを生じ
、２μｍ程度のパターニングでも±１μｍのばらつきを
生ずる。このＦＥＴには細かなパターニング技術が必要
とされるが、ゲート用ショットキー電極１７の形成時の
パターニング再現性歩留りが悪いという問題があった。
としてｐ型Ｉ ｎ ｏ、ａａ Ｇａ ｏ、４，１層１３
及びｎ型Ｉ ｎ 、ｓ３．Ｇａ ０．４７Ａｓ層１２を
残すために、ＦＥＴとなるｎ型ＩｎＰ層１１表面とは４
μ程度の段差が形成されることになる。このような段差
があるき各接触電極を形成するための露光用マスクが素
子表面に密着できず、電極のパターニングにぼけを生じ
、２μｍ程度のパターニングでも±１μｍのばらつきを
生ずる。このＦＥＴには細かなパターニング技術が必要
とされるが、ゲート用ショットキー電極１７の形成時の
パターニング再現性歩留りが悪いという問題があった。
本発明７の目的は、従来の欠点を除き、再現性・歩留り
を高めた新規な光・電気複合素子の製造方法を提供する
ことにある。
を高めた新規な光・電気複合素子の製造方法を提供する
ことにある。
本発明の光・電気複合素子の製造方法の構成は、半絶縁
性を示す第１半導体上に第１導電型を示す第２の半導体
層を形成し、この第２の半導体層の一部領域を選択的に
第２導電型とし、この第２導電型部以外の一部領域を第
１の半導体層に達するまで除去して前記第２導電型を有
する領域と分離させ、前記第２導電型を有する領域の第
１導電型部及び第２導電型部共にオーム性接触の電極を
設け、前記第２導電型を含まない領域にオーム性接触の
電極及びショットキー接触の電融の電極を形成すること
を特徴とする。
性を示す第１半導体上に第１導電型を示す第２の半導体
層を形成し、この第２の半導体層の一部領域を選択的に
第２導電型とし、この第２導電型部以外の一部領域を第
１の半導体層に達するまで除去して前記第２導電型を有
する領域と分離させ、前記第２導電型を有する領域の第
１導電型部及び第２導電型部共にオーム性接触の電極を
設け、前記第２導電型を含まない領域にオーム性接触の
電極及びショットキー接触の電融の電極を形成すること
を特徴とする。
本発明の光ｉ電気複合素子の製造方法によれば、ＦＥＴ
のゲート用のショットキー電極形成時のパターニングの
再現性歩留りを高めることができる。
のゲート用のショットキー電極形成時のパターニングの
再現性歩留りを高めることができる。
第２図（ａ）〜（ｄ）は本発明の詳細な説明するその製
造工程の素子断面図である。半絶縁性ＩｎＰ基板２０上
に液相成長法あるいは気相成長法によりｎ型Ｉ ｎ ６
４３ Ｇａ Ｏ，４７Ａｓ層２１（不純物濃度５Ｘ １
０” ５ｃｍ−３，厚さ２．５ μｍ ）を形成し、厚
さ約３０００人のＣＶＤ−８ｉｎ２膜をマスクにして熱
拡散法によりｎ型Ｉ ｎ ｏ４３ Ｇａ Ｏ，４７Ａｓ
層２１中深さ０．５μｍの位置まで直径２００μｍのｐ
型溝電型部２２を形成した後、拡散マスクＣＶ Ｄ −
Ｓ ｉ０２を除去する（第２図（ａ））。その後厚さ約
２５００５゜のＣＶＤ−８１０２２３を形成しく第２図
（ｂ））、フォトレジスト処理等を経てｐ型溝電型部２
２以外の一部領域のＣＶＤ ５ｉＯｚ２３．ｎ型”０
．１１３Ｇａ（、，４，Ａｓ層２１を半絶縁性ＩｎＰ基
板に達するまでエツチングにより除去する（第２図（Ｃ
））。
造工程の素子断面図である。半絶縁性ＩｎＰ基板２０上
に液相成長法あるいは気相成長法によりｎ型Ｉ ｎ ６
４３ Ｇａ Ｏ，４７Ａｓ層２１（不純物濃度５Ｘ １
０” ５ｃｍ−３，厚さ２．５ μｍ ）を形成し、厚
さ約３０００人のＣＶＤ−８ｉｎ２膜をマスクにして熱
拡散法によりｎ型Ｉ ｎ ｏ４３ Ｇａ Ｏ，４７Ａｓ
層２１中深さ０．５μｍの位置まで直径２００μｍのｐ
型溝電型部２２を形成した後、拡散マスクＣＶ Ｄ −
Ｓ ｉ０２を除去する（第２図（ａ））。その後厚さ約
２５００５゜のＣＶＤ−８１０２２３を形成しく第２図
（ｂ））、フォトレジスト処理等を経てｐ型溝電型部２
２以外の一部領域のＣＶＤ ５ｉＯｚ２３．ｎ型”０
．１１３Ｇａ（、，４，Ａｓ層２１を半絶縁性ＩｎＰ基
板に達するまでエツチングにより除去する（第２図（Ｃ
））。
これによりＰＩＮ部（ｐ型溝電型部２２を含む領域）と
ＦＥＴ部（ｐ型溝電型部２２を含まない領域）とに分離
することができる。その後ＦＥＴ部全域及びＰＩＮ部の
電極部のＣＶＤ−８ｉ０２２３を除去し、ＰＩＮ部は受
光部の無反射コートとｐｎ接合の表面保護膜として残す
。ＰＩＮ部のｐ型溝電型部２２にオーム性接触電極２４
としてＡｕＺｎのアロイ電極を、ＰＩＮ部のｎ型Ｉ”０
．５３Ｇａ Ｏ，４Ｔ Ａｓ層２５のオーム性接触電極
２５及びＦＥＴ部のドレイン・ソース用のオーム性接触
電極２６としてＡｕＧｅＮｉのアロイ電極を、ＦＥＴ部
のゲート用のショットキー電極２７としてＡｔ電極を形
成する（第２図（ｄ））。このときのＦＥＴ部のゲート
長は２μｍ、ゲート幅は５００μｍである。
ＦＥＴ部（ｐ型溝電型部２２を含まない領域）とに分離
することができる。その後ＦＥＴ部全域及びＰＩＮ部の
電極部のＣＶＤ−８ｉ０２２３を除去し、ＰＩＮ部は受
光部の無反射コートとｐｎ接合の表面保護膜として残す
。ＰＩＮ部のｐ型溝電型部２２にオーム性接触電極２４
としてＡｕＺｎのアロイ電極を、ＰＩＮ部のｎ型Ｉ”０
．５３Ｇａ Ｏ，４Ｔ Ａｓ層２５のオーム性接触電極
２５及びＦＥＴ部のドレイン・ソース用のオーム性接触
電極２６としてＡｕＧｅＮｉのアロイ電極を、ＦＥＴ部
のゲート用のショットキー電極２７としてＡｔ電極を形
成する（第２図（ｄ））。このときのＦＥＴ部のゲート
長は２μｍ、ゲート幅は５００μｍである。
ここでｐ型溝電型２２を形成する手段として熱拡散法を
用いたがイオン注入法により形成する方法でも同様であ
る。また、拡散マスク及びエツチングマスク・無反射コ
ート・表面保護膜兼用のＣＶＤ−８ｉ０２膜としてはＢ
ｘ Ｏｓ ヤＰ ２０ ｇを含む８１０２、 Ｓｔ
３Ｎ４ （ＳｉＮ）、 ＡｔａＯ３，ＢＮなども有
効である。また、ＣＶＤ以外のスパッタ、ブラズマＣＶ
Ｄ等の方法によって形成された膜であっても有効であり
、膜厚も限定されない。なお、エツチングマスク・無反
射コート・表面保護膜兼用のＣｖＤ−８ｉｎ２２３はな
くても有効である。
用いたがイオン注入法により形成する方法でも同様であ
る。また、拡散マスク及びエツチングマスク・無反射コ
ート・表面保護膜兼用のＣＶＤ−８ｉ０２膜としてはＢ
ｘ Ｏｓ ヤＰ ２０ ｇを含む８１０２、 Ｓｔ
３Ｎ４ （ＳｉＮ）、 ＡｔａＯ３，ＢＮなども有
効である。また、ＣＶＤ以外のスパッタ、ブラズマＣＶ
Ｄ等の方法によって形成された膜であっても有効であり
、膜厚も限定されない。なお、エツチングマスク・無反
射コート・表面保護膜兼用のＣｖＤ−８ｉｎ２２３はな
くても有効である。
この発明の製造方法によれば、電極形成時にマスクを素
子表面に密着できるので、従来ゲート形成時に２μｍの
パターニングに±１μｍ以上のばらつきを生じ、その再
現性・歩留りが悪かったものが、±ｚｏｏｏｉ程度まで
ばらつきを少なくすることができた。また、ＦＥＴ部の
高速化の際にはゲート長を１μｍ以下まで短かくする必
要かあ−るが、従来不可能であった１μｍ以下のパター
ニングを本発明の製造方法により可能とした。
子表面に密着できるので、従来ゲート形成時に２μｍの
パターニングに±１μｍ以上のばらつきを生じ、その再
現性・歩留りが悪かったものが、±ｚｏｏｏｉ程度まで
ばらつきを少なくすることができた。また、ＦＥＴ部の
高速化の際にはゲート長を１μｍ以下まで短かくする必
要かあ−るが、従来不可能であった１μｍ以下のパター
ニングを本発明の製造方法により可能とした。
なお、本発明の実施例として第１の半導体にＩｎＰ、
第２の半導体層にＩ ｎ ｏ、５３ Ｇａ ｇ、４７
Ａｓを用いたが、ＩｎＰ−ＩｎＰ、ＩｎＰ−ＩｎＧａ
ＡｓＰＧａＳｂ−Ｇａｒｂ、ρａｓｂ−ＡｔＧａＳｂ、
Ｇａｒｂ−ＧａＡＩＡｓ８ｂ、ＩｎＡｓ−ＩｎＡｓ、
ＧａＡｓ−ＧａＡｓ、ＧａＡｓ−ＡｔＧａＡｓ、Ｃｄ
Ｔｅ−ＣｄＴｅ。
第２の半導体層にＩ ｎ ｏ、５３ Ｇａ ｇ、４７
Ａｓを用いたが、ＩｎＰ−ＩｎＰ、ＩｎＰ−ＩｎＧａ
ＡｓＰＧａＳｂ−Ｇａｒｂ、ρａｓｂ−ＡｔＧａＳｂ、
Ｇａｒｂ−ＧａＡＩＡｓ８ｂ、ＩｎＡｓ−ＩｎＡｓ、
ＧａＡｓ−ＧａＡｓ、ＧａＡｓ−ＡｔＧａＡｓ、Ｃｄ
Ｔｅ−ＣｄＴｅ。
ＣｄＴｅ−ＨｇＣｄＴｅ、ＧａＡｓＰ−ＧａＡｓＰ。
Ｐｂ５ｎＴｅ−ＰｂＳｎＴｅ 等の組合せも有効であ
り、また第１導電型のｎ型の代りにｐ型としても有効で
あることはいうまでもない。
り、また第１導電型のｎ型の代りにｐ型としても有効で
あることはいうまでもない。
第１図（ａ）〜（ｄ）は従来の製造工程を順に示した素
子断面図、第２図（ａ）〜（ｄ）は本発明の実施例を工
程順に示した素子断面図である。図において１０．２０
・・・・・・半絶縁性ＩｎＰ基板、１１・・・・・・ｎ
型ＩｎＰ層、１２ ・＝＝・−ｒｌ型Ｉ ｎ ｏ、５３
Ｇａ 、４７Ａ ｓ層、１３・・曲ｐ型Ｉ ｎ ｏ、ｓ
ｓ Ｇａ Ｏ，４７Ａ ｓ層１１４−”・ｐ型Ｉ ｎ
ｏ、ｓｓ Ｇａ Ｏ，４７Ａ ｓ層のオーム接触電極、
１５・・・・・・ＰＩＮ部のｎ型ＩｎＰのオーム接触電
極、１６．２６・・・・−・ＦＥＴ部のドレイン・ソー
ス用のオーム接触電極、１７．２７・・・・・・ＦＥＴ
部のゲート用ショットキー電極、２１・・・・・・ｎ型
ＩｎＯ，１１３Ｇ ａ □、４７ Ａ ８層、２２・・
・・・・ｐ型溝電型部、２３・・・・・・ＣＶＤ−８ｉ
０．．２４．２５・・・・・オーム接触電極である。 療 １ ａ 茅 ２ シ）
子断面図、第２図（ａ）〜（ｄ）は本発明の実施例を工
程順に示した素子断面図である。図において１０．２０
・・・・・・半絶縁性ＩｎＰ基板、１１・・・・・・ｎ
型ＩｎＰ層、１２ ・＝＝・−ｒｌ型Ｉ ｎ ｏ、５３
Ｇａ 、４７Ａ ｓ層、１３・・曲ｐ型Ｉ ｎ ｏ、ｓ
ｓ Ｇａ Ｏ，４７Ａ ｓ層１１４−”・ｐ型Ｉ ｎ
ｏ、ｓｓ Ｇａ Ｏ，４７Ａ ｓ層のオーム接触電極、
１５・・・・・・ＰＩＮ部のｎ型ＩｎＰのオーム接触電
極、１６．２６・・・・−・ＦＥＴ部のドレイン・ソー
ス用のオーム接触電極、１７．２７・・・・・・ＦＥＴ
部のゲート用ショットキー電極、２１・・・・・・ｎ型
ＩｎＯ，１１３Ｇ ａ □、４７ Ａ ８層、２２・・
・・・・ｐ型溝電型部、２３・・・・・・ＣＶＤ−８ｉ
０．．２４．２５・・・・・オーム接触電極である。 療 １ ａ 茅 ２ シ）
Claims (1)
- 半絶縁性を示す第１半導体上に第１導電型を示す第２の
半導体層を形成し、この第２の半導体層の一部領域を選
択的に第２導電型とし、この第２導電型以外の一部領域
を第１半導体に達するまで除去して前記第２導電型を有
する領域と分離させ、前記第２導電型を有する領域の第
１導電型部及び第２導電型部にオーム性接触の電極を設
け、前記第２導電型を含まない領域にオーム性接触の電
極及びショットキー接触の電極を形成することを特徴と
する光・電気複合素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58000663A JPS59125657A (ja) | 1983-01-06 | 1983-01-06 | 光・電気複合素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58000663A JPS59125657A (ja) | 1983-01-06 | 1983-01-06 | 光・電気複合素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59125657A true JPS59125657A (ja) | 1984-07-20 |
Family
ID=11479962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58000663A Pending JPS59125657A (ja) | 1983-01-06 | 1983-01-06 | 光・電気複合素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59125657A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4829346A (en) * | 1987-01-05 | 1989-05-09 | Nec Corporation | Field-effect transistor and the same associated with an optical semiconductor device |
-
1983
- 1983-01-06 JP JP58000663A patent/JPS59125657A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4829346A (en) * | 1987-01-05 | 1989-05-09 | Nec Corporation | Field-effect transistor and the same associated with an optical semiconductor device |
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