JPS5912046B2 - アナログ−デジタル変換器の誤差を補正する装置 - Google Patents

Description

【発明の詳細な説明】 本発明は全体としてアナログ−デジタル変換器に関し、
更に詳しくいえば積分形アナログーデジタル変換器に関
する。

周知の形式のアナログ−デジタル変換器では、既知期間
Ｔの間積分器に未知電圧が与えられる。

この時間の終りに積分器にこの未知電圧とは逆極性の既
知電圧が加えられ、その積分器が零まで積分するように
させ、零交差を検出する。

クロックパルスをカウントすることにより貯えられる零
まで積分するのに要する時間ｔは、次の式から未知電圧
を見出すのに使用できる。

ここに、ＥＸは未知電圧、Ｅｒｅｔは既知電圧、ＲＣは
積分器の時定数である。

電圧ＥＸとＥｒｅｆは通常はそれぞれ公称利得にの別々
の増幅器から与えられる。

実際には誤差のためにそれらの増幅器は利得に、とに２
を持ち、Ｋ、＝に２である。

そのために先の式はとなる。

したがってＫをｋ の係数だけ誤差となる３同様な形式
の変換器は、軸位置角度θの正弦と余弦Ｇこ比例する入
力を、デジタル形式の正接と余液に変換するためにシン
クロを用いる。

この場合にはたとえばＥｘ＝Ｓｉｎθ＊Ｅ ｒｅｆ ＝
ｅＯ８θである、両式は となる。

したがって、ｔの貯えられているデジタル値はｔａｎθ
に比例する（Ｔは既知の定数であるこの場合には、必要
な出力データと変換情報との両方を得るためには、どの
８円分に角度が存在するかを決定することが必要である
。

すなわち、正弦または余弦のうちどちらが１よりも小さ
いかを肌すことが常に望ましい。

以前はこれは変換器の外部で行われており、しかも比較
中は補正が可能でなかったから高確度の比較器を必要と
していた。

本発明の変換器は変換中に前記した＼ 、誤差の利得補
正を行うとともに、８分円決定の最終ビットも決定して
高確度変換の必要を省いている。

利得補正係数はまず初めに２台の増幅器に試験電圧を与
えることにより得られる。

この変換結果は次式で表わされる。

すなわち そうすると実際の変換中はＴの代りに値ｔ１が用いら汰
その結果誤差に墳 は打ち消されることになる。

８分円決定は２個の比較器を用いて行われる。

これらの比較器は角度を与えられた４分円にまで狭くす
る。

それからある時間積分が続けられた後で、より小さな信
号の符号を決定することにより８分円の決定が行われる
。

これは、前記信号ヵ徘常に小さいとしても、積分によっ
て電圧は十分に大きくされて正確な検出ができるように
されているから、補正符号が検出されることを意味する
。

最初の比較で生じた誤差の検出と補正ができるようにす
る装置も示されている。

以下、図面を参照して本発明の詳細な説明する。

第１図はアナログ−デジタル変換器の利得補正部分の一
実施例のブロック図である。

この変換器は基本的には標準の積分形アナログーデジタ
ル変換器であって、次のように動作する。

未知電圧ＥＸはライン１１と、スイッチ６１および抵抗
１５を介して増幅器１３０入力側に加えられる。

この増幅器の入力側には抵抗１７を介して帰還信号が加
えられる。

抵抗１γは抵抗１５とともにこの増幅器の利得に２を決
定する。

したがって増幅器１３の出力はに２ＥＸである。

タイミング論理ブロック１９はスイッチ２１を閉じる。

このスイッチはたとえばトランジスタスイッチである。

増幅器１３の出力は増幅器２５と、入力抵抗２７と、帰
還コンデンサ２９により構成される積分器２３に与えら
ｒる。

積分は一定時間Ｔだげ行うことができ、その時間が過ぎ
るとスイッチ２１はタイミング論理ブロック１９からラ
イン３１を介して加えられる出力により開かれる。

この出力はカウンタ３３にも加えられてこのカウンタを
リセットする。

増幅器３５０入力側に入力抵抗３７を介して基準電圧Ｅ
ｒｅｆが加えられる。

抵抗３７の値は抵抗１５の値と等しく、帰還抵抗３９の
値は帰還抵抗１７の値と等しくて、増幅器１３と３５が
等しい利得を持つようにする。

しかし全く等しい利得を得ることは不可能である。

増幅器３５の利得をに１とすれば、その出力はに１Ｅｒ
ｅｆとなる。

スイッチ２１が開かれ、カウンタ２３がリセットされて
から、タイミング論理ブロック１９からライン４１に与
えられる出力ｔｉスイッチ４３を閉じて）増幅器３５の
出力を積分器２３に与える。

同時にタイミング調理ブロック１９からの出力はスター
ト・ストップブロック４７へも与えら扛、スタート命令
をライン４９を介してカラ／り３３へ与えるようにする
。

これによりクロック５１からのパルスはカウンタ３３で
カウントできるようになる。

ＥｒｅｆとＥＸは互いに逆極性であるから、積分器はＯ
へ向っての積分を開始する。

この積分器の出力は零交差検出器５３に与えられる。

積分器２３の出力が零に達すると、検出器５３はスター
ト・ストップブロック４１に出力を与える。

検出器からの出力によりブロック４７からライン５５へ
与えられる出力はストップされ、したがってカウンタ３
３はカウントをストップする。

カウンタ３３に貯えら：するカウントは次式で表わされ
る。

すなわち この式から、ｔの値はに１ ／Ｋｚに比例し、誤差はＫ
ｌ／に２の関数である。

ことがわかる。もし全く同一の増幅器３５．１３を作る
ことが可能であればこの誤差は生じない。

しかし、そのようなことは不可能であることを認めねば
ならない。

そのために、この誤差を補正するための何らかの装置を
設けねばならない。

本発明の装置ではＥｒｅｆ ＊ ＥＸ入力に加えてブロ
ック５７からのＥ、。

１倍号も用いる。この電圧ハ単極双投スイッチ５９と６
１に与えられる。

スイッチ５９の他の入力側にはＥ ｒｅｆ電圧が加えら
れ、スイッチ６１の他の入力側にはＥｘ主電圧加えらｎ
る。

これらのスイッチの動作はタイミングブロック１９から
の出力により制御さ扛る。

本発に 明は比 埼 に比例する一定時間Ｔを作ることにより補
正するものである。

前記式を調べると、このような時間Ｔが作られるとに２
とに１が打ち消さして誤差はなくなることがわかる。

スイッチ５Ｌ６１はタイミングブロック１９からの出力
により閉じられる。

次にスイッチ４３が閉じられて一定時間Ｔの間積分器２
３が増幅器３５の出力を積分できるようにする。

それからスイッチ４３は開かれ、入力スイッチ２１が閉
じられて逆向きの積分が行われる。

変換過程の終りにカウンタ３３に貯えられる積分結果の
数は次に示す式で示さｎる。

これはｔｌの値を与える。この値は要求された補正係数
を含む。

このｔｌ の値はタイミングブロック１９へ与えられ
、変換に使用するためにクロック１９に貯えられる。

スイッチ５９と６１は図示の位置へ戻され、先に述べた
変換過程は終了する。

しかし第１回の積分のための時間として一定時間Ｔを用
いる代りに、貯えられているｔｌの値を使用し、前記式
は次のようになる。

したがって、この新しい時間における比は増幅器１３．
３５によりひき起される利得誤差を効果的に打ち消す。

第２図は第１図のタイミングブロック１９とスタト・ス
トップ回路４７を示すブロック図である。

クロック回路５１の出力は複数の７リツプフロツプ７１
Ａ−７１Ｆにより逓降される。

この図には例として６個のフリップフロップが示しであ
る力ζこの数は実際の装置の設計と装置の分解能とによ
り決められる。

フリップフロップ７１Ｆは全動作時間を２つの時間に分
ける。

その１つは時間ｔ１が決定される時の試験モードのため
に用いられ、他の１つは変換モードのために用いられる
。

フリップフロッグ７１ＦのＱ出力はその時間の半分であ
り、Ｑ出力は他の半分でるる。

ノリツブフロップ７１Ｅの出力の周波数はフリップフロ
ップ７１Ｆの出力周波数の２倍であり、したがってフリ
ップフロップ７１Ｅからの各時間を２つの時間に分ける
。

すなわち、各試験期間と変換期間の間は、フリップフロ
ップ７１ＥのＱ出力はその半分の時間の聞方えられ、Ｑ
出力は他の半分の時間に対して与えられる。

フリップフロップ７１Ｆの出力はスイッチ５９と６１を
制御するために使用される。

、したがって試験期間中７まＱ出力はスイッチ５９と６
１をＥ、ｅｓｔ入力を受けるように切り換えるために使
用される。

前記したように、試験モード中は一定時間Ｔの間は増幅
器３５の出力を積分器に切り換えることが望ましいこと
は先に述べた。

したがって、試験期間中はＱすなわちフリップフロップ
７１Ｆの試験出力はアンドゲート７３の１つの入力端に
与えら肚、フリップフロップ７１ＥのＱ出力はゲートＴ
３の他の入力側に与えられる。

ゲー）７３の第３０入力側にはカウンタ７５の出力が与
えられる。

フリップフロップ１１からの試験出力の初めには、その
出力はレジスタに貯えられている値をアンドゲート７９
がカウンタ７５へ加えられるのだゲート制御することを
可能にする。

カウンタ１５に貯えられている値がある限りはカウンタ
７５は出力を出して、アンドゲート１３を開かせる。

したがって、この点でゲート１３の出力側には出力が現
わム この出力はスイッチ４３に加えられてスイッチ４
３を閉ム増幅器３５の出力が積分器２３により積分され
るようにする。

それと同時に、ライン８１を介してカウンタ７５の逆カ
ウント入力側にクロックパルスが与えられ、そのために
こノカウンタは逆カウントを開始する。

カウンタ１５内のカウントが零になるとライン８３に現
われた出力がゲート７３を閉じ、スイッチ４３を開いて
、積分器２３が最後に加えられた入力値を保つようにす
る。

それから少したってからフリッグフロツ７”７１ＥのＱ
出力は高いレベルから０となって、ゲート７３を閉じさ
せ、Ｑ出力は高いレベルとなってゲート８５を開く。

ゲート８５は他の出力も有するから、フリップフロップ
７１ＦのＱ出力は試験モードの間だけゲート８５を開か
させる そのために試験期間の第２の半分の間はゲート
８５の出力が生じ、この出力はスイッチ２１を閉じて増
幅器１３の出力を積分器２３に与えるようにする。

フリップフロップγ１ＥのＱ出力が０レベルから高レベ
ルへ変化すると、カウンタ３３はリセットされる。

この高レベル出力はアンドゲート８７も開かせる。

このゲートの第２、第３の入力側にはライン８１ 、８
９を介してクロック出力と、零検出入力がそれぞれ加え
られる。

零検出人力ｌまインバータ９１により反転されてから加
えられる。

零検出器５３は積分器がＯまで積分するまで出力を生じ
ないから、その出力は低レベルであり、この低レベル出
力はインバータ９１で反転されて高レベルとなってから
アンドゲート８７に加えられ、このゲートを開かせる。

したがって、クロックパルスはこのゲートを通過してカ
ウンタ３３でカウントさｎる。

零検出器５３で零が検出されると、アンドゲート８７は
閉じられ、その時点でのカウントがカウンタ３３に貯え
られる。

フリップフロップ７１ＦはＱ出力を出す状態に変わる。

このＱ出力はゲート９３に加えられてこのゲートを開き
、カウンタ３３に貯えられているカウント値をカウンタ
７５へ転送させる。

このＱ出力はアンドゲート９５と９１も開かせる。

アンドゲート９７の第２入力端にはフリップフロップ７
１ＥのＱ出力が加えられ、第３入力端にはカウンタ１５
の出力が加えられる。

カウンタ１５はあるカウント値を貯えているから、この
出力はｈ入力とともにアンドゲート９７に加えられる。

ゲート９７の出力はスイッチ２１を閉じて増幅器１３の
出力が積分器２３に与えられるようにする。

前と同様にカウンタ７５は逆カウントして計り、カウン
ト値がＯになるとアンドゲート９１は閉じられる。

しかしいまではカウンタ７５は時間Ｔに利得誤差を乗じ
た時間だけ逆カウントする。

フリッグフロツ７’７１ＥがＱ状態になると、アンドゲ
ート９５は開かれてスイッチ４３を閉じ、増幅器３５の
出力を積分器２３に与える。

この出力は積分器によりＯまで積分される。

前と同様に、この期間中はカウンタ３３はクロック回路
５１からパルスを受けている。

また、零検出器５３からの出力カ高レベルになるとゲー
ト８１は閉じらヘカウンタ３３内のカウント値は保持さ
れる。

このカウントは最終出力を表し、要求に応じて他の装置
へ送ることができる。

このような変換器の１つの応用は、正弦と余弦に比例す
る直流電圧に変換されているシンクロまたはンゾルバの
信号とともに動作することである。

この変換の１つの態様は正弦を余弦で除し、または余弦
を正弦恒産して正接または余液を得ることにより達成さ
れる。

この場合には、前記ＥＸはたとえば正弦電圧であり、Ｅ
ｒ８ｆは余弦電圧である。

一般に、そのような変換においては、０とｌの間の出力
を持つことが望ましい。

その理由は合接関数と正接関数が含まれているからでろ
る。

■より小さいこの出力を与えるものが使用されるもので
ある。

そのような変換を行う従来の方法は、まず正弦人力の符
号を決定することである。

こねにより角度が１８０度より大きいか、小さいかがき
まる。

次のステップは余弦の符号を決定して、１８０度に関連
してその角度がどの象限にあるかを決定する。

最後の決定は正弦と余弦を比較してどちらの絶対値が大
きいかを見出し、どの４５度８分円内にその角度が含１
７するかを決定し、正接関数または合接関数のうちのい
ずれかを与えるかを決定する。

従来は、これらの決定は別々の比較器を用いて行ってい
た。

これらの比較器は通常は変換過程から除かれている。

この種の変換器では比較器の確度が変換確度に適合する
ことを要する。

第３図は変換器自体の中でこれらの比較を行う簡単なや
り方を示す。

第３図のうち変換器の部分は第１，２図を参照して説明
したようにして動作する。

また、なるべく前記誤差補正装置を含むようにする。

しかし、図示を簡明にするためにこの誤差補正部は第３
図には示していない。

５ｉｎｅ人力とｃｍＳθ入力はライン１０１．１０３に
それぞれ与えられる。

これら２つの入力は比較器１０５に与えられる。

この比較器はそれらの入力の絶対値を比較し、正弦が余
弦よりも大きい時に第１レベルの出力を発生し、余弦が
正弦よりも大きい時に第２レベルの出力を発生する。

これらの入力は等しい抵抗値の抵抗１０７と１０９で構
成される分圧器にも加えられる。

これらの抵抗の共通接続点は第２比較器１０７の１つの
入力側に接続され、この比較器の他の入力側は接地され
る。

前記共通接続点に生ずる電圧は、角度θの正弦または余
弦のうちのどちらか大きい方の符号を持つ。

大きい方の符号が正の時は比較器１０７の出力は１つの
レベルとなり、大きい方の符号が負の時は出力は別のレ
ベルとなる。

これら最初の２つの比較により、その角度が第４図に示
す４つの象限のうちのいずれに含まれるかが決定される
。

それから、その角度がどの８分円に含まれるかを決定す
るために、２つの信号のうちの小さい方の信号を決定す
る。

これは以下の説明で判るように、変換動作中に行われる
。

第２図に関連して説明したようなタイミング回路が、ク
ロック回路１１７からの入力をタイミングブロック１１
９として示されているブロックで分周し、変換１、変換
２として示されている２つの出力を発生する。

ｌよりも小さい正接値と全接値を常に得るために、正弦
または余弦の入力のりちの小さい方の符号をまず変換せ
ねばならない。

ライン１０１．１０２に与えられる人力は増幅器１２１
．１２３にそれぞれ与えられる。

各増幅器は抵抗１２５を介してその反転入力側に入力を
受け、スイッチＳ またはＳ３を介して非反転入力側に
入力を受ける。

これらの増幅器の非反転入力側とアースとの間にはスイ
ッチＳ２またはＳ４ も接続さｎる。

これらの増幅器の出力側にはスイッチ５５ｅＳ６がそれ
ぞれ直列に接続される。

スイッチＳ５またはＳ６の選択により、増幅器１２１と
１２３の出力のうちどれを積分器１５９に加えるかが決
定される。

最初の変換期間中に、スイッチＳ５またはＳ６のうち増
幅器１２１または１２３で増幅された正弦または余弦の
うち、小さい方を受ケるスイッチを閉じねばならない。

これはアンドゲート１３５，１３７，１３９，１４１で
タイミングロック１１０と、比較器１０５との出力をア
ンド操作することにより行われる。

比較器１０５の出力側はインバータ１４３０入力側に接
続される。

したがって、正弦が余弦よりも大きい時に比較器１０５
は高レベルの出力を発生し、余弦が正弦よりも大きい時
に比較器１０５が低レベルの出力を発生するものとする
と、インバータ１４３の出力は比較器１０５の出力とは
逆の状態をとる。

このようにして、正弦が余弦よりも大きい時は比較器１
０５の出力ライン１４７に高いレベルの出力（Ｓ ＩＮ
＞ＣＯ８と記されている）が現わし、余弦が正弦よりも
大きい時はインバータ１４３の出力ライン１４５に高レ
ベルの出力（ＣＯ８）ＳＳＩＮと記されている）が現わ
れる。

ライン１４７に現われる出力はゲート１３５と１４１の
１つの入力側に加えられる。

ゲート１３５の他の入力側にはタイミングブロック１１
９からの出力が加えら肚る。

この出力は変換時間１を示す。ゲート１４１の他の入力
側にはタイミングブロック１１９からの出力が加えられ
る。

この出力は変換時間２を示す。

インバータ１４５の高レベル出力はゲーＮ３７．１３９
に加えられる。

これらのゲートの第２の入力側にはタイミング回路１１
９からの変換時間１出力と、変換時間２出力が加えられ
る。

たとえば変換時間２０間は正弦が余弦よりも小さいとす
ると、ゲート１３７は出力（ＳＩＮ変換ｌと記されてい
る）を生ずる。

この出力はオアゲート１４９を介してスイッチＳ５に加
えらへそれにより正弦を符号化する。

変換時間２０間はゲート１３９が開かへその出力（ＣＯ
８変換２と記されている）はオアゲート１５１を介して
スイッチＳ６ に加えられる。

第１の変換時間の間は正弦が余弦よりも大きいとすると
、ゲート１４１は出力（ＣＯ８変換変換記されている）
を生じ、その出力はゲート１５１を介してスイッチＳ６
に加えられ、第２の変換時間の間はゲート１３５の出力
（ＳＩＮ変換２と記されている）が生じ、この出力はゲ
ート１４９を介してスイッチＳ５に加えられる。

第１の変換時間の間は増・幅器１２１，１２３を介して
の極性変換は望ましくない。

したがって、ゲート１３７の出力はライン１５３を介し
てスイッチＳ１ に加えられ、ゲート１４１の出力は
ライン１５５を介してスイッチＳ３に加えられる。

そのために第１の変換時間の間は１前記した選択ロジッ
クによって増幅器１２１または１２３のうちのいずれか
一方の非反転入力側に加えられる。

スイッチＳ５またはＳ６からの信号は抵抗１５７を介し
て積分器１５９に与えられ、前記したようにして一定時
間Ｔの間積分される。

これは第１図に関連して説明したのと同じ様にして行わ
れる。

第３図のタイミングブロック１１９は第１図のタイミン
グブロック１９に対応し、スタート・ストップブロック
１６５は第１図のスタートストップブロック４７に対応
し、カウンタ１６７はカウンタ３３に対応する。

積分器１５９の出力は零交差検出器１６９０入力側に与
えられる。

検出器１６９の出力レベルは入力信号の符号に依存する
。

これは角度が含まれる８分円を定めるのに必要な情報の
最終ビットである。

したがって、零交差検出器１６９の出力は、たとえば入
力が正の時は正であり入力が負であれば負である。

この出力は８分円出力の最終ビットを得るのに使用でき
る。

この出力はライン１７１を介してインバータ１７３にも
加えられる。

零交差検出器１６９の出力と、インバータ１７３の出力
は比較器１１１の出力とともにゲー）１７７〜１８００
Å力側にそれぞれ加えら扛る。

これらのゲートは第２の変換時間の間に変換された信号
または変換されなかった信号を、反転すべきか否かを決
定する。

変換された元の信号の正または負でめったから、いずれ
の増幅器１２１または１２３では反転は行われず、積分
器１６１の出力、ま同様に正または負である。

第１図を参照して先に説明したようにして積分器１５９
で零まで積分するために使用される、第２の変換時間中
に得られる信号ｖ′ｉ逆極性でなげればならない。

一般に、両方の信号が同じ極性であれば反転が要求され
、極性が異なれば反転は不要である。

反転が要求される場合には、スイッチＳ２ またはＳ４
を閉１スイッチＳ１ またはＳ３を開かねばなら
ない。

このようにして、入力は抵抗１２５を介して増幅器の反
転入力側に加えられる。

反転が不要の場合にはスイッチＳ１またはＳ３を閉じ、
スイッチＳ２またはＳ３を開かねばならない。

インバータ１７３の出力をライン１７５を介して１つの
入力側に受け、比較器１１１の出力をインバータ１８１
を介して別の入力側に受けるゲー）１７７は、両方の出
力が負の時に出力を発生する。

同様に、ゲート１７８は比較器１１１の出力と零交差検
出器１６９の出力とを受け、２つの入力が正の時に出力
を発生する。

ゲーＮ ７９はインバータ１８１の出力と検出器１６９
の出力とを入力として受ける。

ゲート１８０は比較器１１１の出力とインバータ１７３
の出力とを入力として受げる。

ゲート１γ９は小さい信号が正で大きな信号が負の時に
出力を発生し、ゲート１８０は小さな信号が負で大きな
信号が正の時に出力を発生する。

ゲート１７７と１７８の出力側はライン１８３で互いに
接続される。

これは第２の変換への入力を反転せねばならないことを
示す。

同様に、ゲート１１９と１８０の出力側はライン１８５
により互いに接続される。

これは第２の変換中は反転が不要なことを示す。

これらの出力は正弦または余弦のどちらが第１および第
２変換で変換されるかによって、スイッチＳ 、Ｓ
、Ｓ 。

Ｓ４へ与えねばならない。

これを行うために、それらの出力はゲート１８６〜１８
９でゲート１３５゜１３９の出力とともにアンド操作さ
れる。

ゲート１８６と１８７は第２変換時間中に正弦が変換さ
れていることを示すゲート１３５からの出力を受ける。

ゲート１８６の第２入力端はライン１８３を介してゲー
ト１７７．１７８からの反転された出力を受け、ゲート
１８７の第２入力端はライン１８５を介してゲート１７
９，１８０からの非反転出力を受ける。

反転の要求がろった時はスイッチＳ を閉じ、反転の要
求がな°い時はスイッチＳ１が閉じられるように１ゲー
ト１８６，１８７の出力はそれぞ肚スイッチ８２９８１
に加えられる。

同様に、ゲート１８８，１８９はゲート１３９の出力に
より開かれて、第２変換時間中に余弦が反転されること
を示す。

ゲート１８８の第２入力端にはゲート１７７．１７８か
らの反転信号が加え牧へ ゲート１８５の第２入力端に
はゲート１７９．１８０の非反転出力が加えられる。

ゲート１８８と１８９の出力はスイッチｓ４と８３にそ
れぞれ加えらへ反転を希望する時はスイッチＳ４を閉じ
、反転が不要の時にはスイッチｓ３を閉じる。

零交差検出器１６９の出力はスタート・ストップ回路１
６５にも加えられる。

前記したのと同様に、第２変換時間中に積分器１５９が
零になると零に達したことを示す零交差検出器１６９の
出力によってカウンター６１は動作不能にされる。

そのためにカウンター６７は正接または余液のデジタル
表現を貯える。

第１変換時間中シま、Ｓｉｎ θが小さいと仮定する
と、積分器１５９に貯えられてゝ゛る値＆□ｉｎθＲＣ
に等しい・第２変Ｔ時間中は積分により零にされる値は
ＣＯ８θ・えいに等しい。

これら２つの値が引き算された結果は零に等しい。

これは次のような式で表わされる。小さな信号の符号は
積分器と変換器自体で決定されているから、不明瞭な点
はなく、また確度の高い比較器を必要とすることもない
。

生ずるかもしれない唯一の実在する不味さは角度が４５
度に近く、比較器１１１が大きな入力り符号について誤
った決定を行う場合である。

このためにカウンタ１６７内の時間間隔ｔは時間間隔Ｔ
を超えることになる。

これを補償するために、カウンタ１６７を可逆カウンタ
とし、このカウンタが最大カウントに達した時に含まれ
ている論理回路でカウンタ１６７が逆カウントするよう
にさせる。

このようにしてほぼ正しい答が得られる。

順カウントから逆カウントへの変化も、誤差を含んでい
た比較器１１１の出力を補正するために使用できる。

以上、本発明の装置を詳細に説明したが、以下に本発明
の主な実施の態様を列挙する。

■、特許請求の範囲の第１項に記載の装置において、前
記電圧源を結合するための前記装置と、前記第１増幅器
に接続するための前記装置と、前記第２増幅器に接続す
るための装置とは）入力としてＥｔｅｓｔとＥ ｒｅｆ
を受けて出力を前記第２増幅器に与える第１スイツチと
、人力してＥｔｅｓｔとＥＸを受けてその出力を前記第
２増幅器に与える第２スイツチと、前記第１増幅器を前
記積分器に結合する第３スイツチと、前記第２増幅器を
前記積分器に結合する第４スイツチと、タイミング装置
とをそなえ、このタイミング装置は前記第１および第２
スイツチに与えられる第１出力と、前記第３スイツチに
与えられる第２出力と、前記第４スイツチに与えられる
第３出力とを有し、前記第１出力が存在する時はＥｔ
ｅ８ｔを前記第１および第２スイツチのそれぞれの出力
として結合させ、存在しない時は−Ｅｒｅｆ とＥｘを
前記第１、第２のスイッチのそれぞれの出力として結合
し、前記第１出力はほぼ等しい時間だけ交互に存在およ
び不存在となり、前記第２出力は前記第１出力が存在す
るほぼ初めの半分の時間は存在して前記第３スイツチを
閉へ前記第１出力が存在しない次の半分の時間は存在せ
ずに前記第３スイツチを開き、前記第３出力は前記第３
スイツチが開かれている間は前記第４スイツチを閉じて
なる装置。

２、態様１に記載の装置において、前記クロックの出力
を与える前記装置と、前記クロックを切り離す装置は人
力として前記タイミング出力信号と零交差検出器の出力
とを受けるスタート・ストップ回路をそなえ、この回路
は前記第３信号の初めに応答して前記クロックを結合へ
前記零交差検出器の出力に応答して前記クロックを切り
離してなる装置。

【図面の簡単な説明】

第１図はアナログ−デジタル変換器の利得補正部の一実
施例のブロック図、第２図は第１図の回路に組合わされ
るタイミング回路のブロック図、第３図は正接または合
接変換を行って８分円情報を与えるように構成された変
換器の一実施例のブロック図、第４図は比較器の動作を
理解する助けとなる各８分円における状態を示す図であ
る。 １９．１１９・・・・・・タイミング回路、３５，１５
゜１６７・・・・・・カウンタ、２１．４３・・・・・
・スイッチ、４７．１６５・・・・・・スタート・スト
ップ回路、５１゜１１７・・−・・・クロック回路、５
３，１６９−・・・・・零交差検出器、１０５・・・・
・・比較器。

Claims (1)

1. 【特許請求の範囲】 １ 利得かに１であって既知電圧入力Ｅｒｅｆを受けて
   出力とじて−に１Ｅｒ−ｅｆを発生する第１入力増幅器
   と、利得かに２であって未知電圧入力Ｅｘを受けて出力
   としてに２Ｅｘを発生する第２入力増幅器と、一定時間
   Ｔの間前記出力に２Ｅ辻積分し、その後で前記出力−Ｋ
   Ｅｒｅｆ を積分する装置と、この積分装置の出力
   が零に交差するのを検出する装置と、前記出力−に２
   Ｅｒｅｆが前記積分装置の出力を零に交差させるのに要
   する時間ｔをデジタル形式で貯える装置とを少くともそ
   なえ、前記に１とに２は公称は等しいが構成部品の誤差
   のために異っており、前記時間ｔはμ：ｔ ＥＸ
   Ｔにに２ Ｅｒｅｆ 等しく、これからＥＸを見出すことができるアナログ−
   デジタル変換器において、 軸） 電圧源Ｅ ｔｅ ｓ ｔと、 （ｂ） この電圧源を前記各館］、第２増幅器に結合
   させる装置と、 （ｃ） 第１増幅器の出力−に２ Ｅ ｔｅｓｔ を
   前記積分装置へ一定時間Ｔの間結合させる装置と、（ｄ
   ） 第２増幅器の出力Ｋ ２ Ｅ ｔｅｓｔ を前
   記時間Ｔの後で前記積分装置に結合させる装置と、（ｅ
   ） カウンタと、 （ｆ） クロック装置と、 （ｇ） 前記第２増幅器の出力が前記積分装置へ与え
   られた時に前記クロック源の出力を前記カウンタに与え
   る装置と、 （ｈ） 前記検出装置が零交差を検出した時に前記ク
   ロックを前記カウンタから切り離す装置と、（ｉ）
   Ｋ□ハ、の積分を行うために前記カウンタに貯えられて
   いる値を一定時間として与える装置とをそなえることを
   特徴とするアナログ−デジタル変換器の換算係数誤差−
   をなくす装置。