JPS59119994A - プロセツサ間通信方式 - Google Patents

プロセツサ間通信方式

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Publication number
JPS59119994A
JPS59119994A JP22680882A JP22680882A JPS59119994A JP S59119994 A JPS59119994 A JP S59119994A JP 22680882 A JP22680882 A JP 22680882A JP 22680882 A JP22680882 A JP 22680882A JP S59119994 A JPS59119994 A JP S59119994A
Authority
JP
Japan
Prior art keywords
processor
data
stage
distribution
concentrator
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP22680882A
Other languages
English (en)
Inventor
Hideo Kobayashi
英男 小林
Katsuyuki Miyazaki
宮崎 勝行
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP22680882A priority Critical patent/JPS59119994A/ja
Publication of JPS59119994A publication Critical patent/JPS59119994A/ja
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04QSELECTING
    • H04Q3/00Selecting arrangements
    • H04Q3/42Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker
    • H04Q3/54Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised
    • H04Q3/545Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised using a stored programme
    • H04Q3/54541Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised using a stored programme using multi-processor systems
    • H04Q3/5455Multi-processor, parallelism, distributed systems

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Multi Processors (AREA)
  • Exchange Systems With Centralized Control (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
し発明の利用分野J 本発明は、集線段2分配段ごとに各専用のプロセッサを
設けた分散処理形時分割父換機におけるプロセッサ間通
信方式に関するものである。 〔従来技術〕 この種の従来のプロセッサ間通信方式は、−例として、
各種専用のブロセグサ間を@接に共通バスで接続し、こ
れを通して所要の全プロセッサ間通信を行うものであっ
た。 この従来方式は、ブロモ・フサ間の転送データ量が少な
い場合は問題とならないが、転送データ量が多くなるに
従って共通バスの当該使用時間が長くなるので、その次
に共通バスを使用しようとしている他のプロセッサの待
合せ時間が増大する。 また、共通バスに接続さnろブロモ・ツサの数が増加し
た場合にも1%に転送データ量が多くなくても、共通バ
スの使用頻度が高くなって同様に待合せ時間が増大する
。 したがって、いず庇にしてもブロモ・フサ間の通信の動
量が低下するとともに、共通バスの有効利用も困難であ
った。 〔発明の目的〕 本発明の目的は、上記した従来技術の欠点をなくし、プ
ロセッサの待合せ時間を減少し、その処理能軍も向上す
ることができるプロセッサ間通信方式を提供することに
ある。 〔発明の概要〕 本発明に係るプロセッサ間通信方式の構成は。 1または複数の集線段からの各ハイウェイを分配段に収
容し、その各集線段および分配段ごとに各専用の集線段
プロセッサおよび分配段プロセッサならびにシステム全
体に共通の運用・保守プロセッサを具備し、所定の時分
割交換処理を行う分散処理形時分割交換機において、集
線段プロセッサと分配段プロセッサまたは運用・保守プ
ロセッサとの間の所要の通信を、交換処理とは@接に関
係しない情報・データについては共通パス経由で集線段
プロセッサと運用・保守プロセッサとの間で。 また、又換処理と直接に関係する情報・データについて
は当該集線段からのハイウェイ経由で集線段プロセッサ
と分配段プロセッサとの間で行わしめるようにしたもの
である。 〔発明の実施例〕 以下、本発明の実施例を図に基づいて説明する。 第1図は1本発明に係るプロセ、ブサ間通信号式の一実
施例の中継方式図である。 ここで、1は加入者電話機、2は各集線段5AISBに
係る集線スイッチ、3は向集線段プロセッサ、4は向デ
ータ送受信装置、5は分配段に係る分配スイッチ、6は
同分配段ブロセーlすであって、分配段専用部分のほか
に2時分割又換全体として所要の運用・保守の制御・処
理をする運用・保守プロセッサの機能をも兼備するもσ
入7は同データ送受信装置、8は各集線段5AISBか
ら分配段へのハイウェイ、9は上記各プロセッサ間の共
通パスである。 例えば、集線段SAの加入者電話機1は、集線段プロセ
ッサ3の制御により、集線スイーlチ2を通り、当該ハ
イウェイ8の任意のチャンネルを介して分配スイッチ5
に接続さn、ここで分配段プロセッサ6の制御によ!1
1.他の集線段Ssへのハイウェイ8の任意のチャネル
が割り当てられ、上記と同様な逆方向の経路で他の集線
段S、の刀口入省電話機1と接続さ扛る。 この場合、上記接続(通話路ンを構成するに
【ま、各集
線段プロセッサ3. おいて,その又換処理と直接に関係する各種の所要情報
.データ(例えば、発呼加入者クラス情報。 被呼加入者番号等)の送受が必要でおる。 この実施例においては、そのルートとして、集線段プロ
セッサ3,データ送受信装置4,集線スイッチ2,ノh
イウエイ8(情@転送用の特定チャンネル。任意のチャ
ンネルでもよいが,特定チャンネルに1足した万がソフ
トウェアが簡略イヒさnる。)9分配スイッチ5,テー
タ送受信装置7。 分配段プロセッサ6の経路を用いるものでるる。 共通ハス9 Kよるプロセッサ間通信の自答は、分配段
プロセッサ6の運用・保守部分とσり間において、集線
段プロセッサ3に関する初期プログラムロードデータ,
同試験機能(ライン試験機首ヒ。 加入者試験等〕の起動命令および当該試験結果、トラヒ
叩りデータの要求命令および当該トラヒヴクデータ、課
金データの要求命令および当該課金データなど交換処理
とは直接に関係のないもσノのみである。 前後したが、各データ送受装置4,7は,そルぞ電送受
信用ノ・−ドキューを有しており,送受信データの順序
性を保つようにするばかりでなく、データの自動送受信
機能を有しており、各集線段プロセッサ32分配段プロ
セッサ乙のデータ送受信にかかわる時間な減少させ、そ
σ)ソフトウェアの負担を軽減せしめるようにしている
。 各集線段プロセッサ61分配段プロセヴサ6&家、それ
ぞn、メインメモリ(図示省略)ヲ有しており、各メイ
ンメモリは、プロセッサ間通信σノために必要な送信デ
ータエリア、受信データエ】ノアおよび送信データバ9
ファエリア,受信テータノくヴ7アエリアを有しており
、送信データエ1ノアに格納されている所要データを送
信データノqヴ7アエリアに移1tIJせしめ、ここで
データ送受信装置4。 7と@接インタフェースな行ってデータ送信をし、甘た
、受信データパブ7アエリアがデータ送受信装置4.7
と面接インタフェースを行ってデータ受信をし、受信デ
ータを受信データエリアへ移動・格納するようにしてい
る。 次に、第2図は、本発明に係るプロセッサ間通信方式の
他の実施例の中継方式図でおって、複数のユニットU^
+ U Bからなシ、それらは第1図に示すものと同様
の構成でおる。 すなわち、第1図における分配段プロセツサ6は、専用
の分配段プロセツサ6Aと、各ユニットロム+UB に
共通の運用・保守プロセッサ6Bとに分離されており、
そnらの間には連結用の連結パス9Aが設けられておυ
、各集線段ブロセ・ツサ3゜運用・保守プロセツサ6B
との間は共通バス9で接続されている。その他について
は第1図と全く同様である。 各集線& 7’ロセッサ32分配段プロセッサ6B間で
交換接続上面接に必要な情報は、第1図の実施例と同様
に、データ送受信装置4.集線スイヴチ2.ハイ911
81分配スイッチ5.テータ送受信装置7を通して送受
さnる。 各集線段プロセッサ3.運用・保守プロセッサ6B間の
共通パス9経由の通信内容は、第1図の実施例における
ものと同様に、交換処理とは面接に関係しないもののみ
である。 このようにして、上記いずnの実施例においても、共通
パス9の負荷を軽減し、その輪軸を防止することができ
る。 〔発明の効果」 以上、詳細に説明したように、本発明によれは、共通バ
スの負荷軽減、輻@防止により、各10セヴサの待合せ
時間を減少し、その処理能第も向上することができるの
で、分散処理形時分割交換機におけるプロセッサ間通信
の効率同上、転送速度同上に顕著な効果が得られる。
【図面の簡単な説明】
第1図は1本発明に係るプロセッサ間通信方式の一実施
例の中継方式図、第2図は、同じく他の実施例の中継方
式図である。 1・・・加入者電話機、2・・・集線スイッチ、3・・
・集線段プロセッサ、4・・・データ送受信装置、5・
・・分配スイツチ、6.6A・・・分配段プロセッサ、
6B・・・運用・保守プロセツサ、7・・・データ送受
信装置、8・・・ハイウェイ、9・・・共通バス、9A
・・・連結パス。 代理人升珪士 薄 1)利 等 一54’:

Claims (1)

    【特許請求の範囲】
  1. 1.1または複数の集線段からの各7・イウエイを分配
    段に収容し、その各集線段および分配段ごとに各専用の
    集ね段プロセッサおよび分配段プロセッサならびにシス
    テム全体に共通の運用°保守プロセッサを具備し、所定
    の時分割又換処理を行う分散処理形時分割交換機におい
    て、集線段プロセッサと分配段プロセッサまたは運用・
    保守プロセッサとの間の所要の通信を、又換処理とは直
    接に関係しない情報・データについては共通バス経由で
    集線段プロセッサと運用・保守プロセッサとの間で、ま
    た、又換処理と直接に関係、する情報・データについて
    は当該集線段からの学イウエイ経白で集線段プロセッサ
    と分配段ブロモづすとの間で行わしめるようにすること
    を特徴とするプロセッサ間通信方式。
JP22680882A 1982-12-27 1982-12-27 プロセツサ間通信方式 Pending JPS59119994A (ja)

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JP22680882A JPS59119994A (ja) 1982-12-27 1982-12-27 プロセツサ間通信方式

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JP22680882A JPS59119994A (ja) 1982-12-27 1982-12-27 プロセツサ間通信方式

Publications (1)

Publication Number Publication Date
JPS59119994A true JPS59119994A (ja) 1984-07-11

Family

ID=16850925

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Application Number Title Priority Date Filing Date
JP22680882A Pending JPS59119994A (ja) 1982-12-27 1982-12-27 プロセツサ間通信方式

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JP (1) JPS59119994A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100293364B1 (ko) * 1997-12-27 2001-07-12 박종섭 공통버스를 이용한 이동통신 교환기의 상위, 하위 프로세서간통신 방법

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100293364B1 (ko) * 1997-12-27 2001-07-12 박종섭 공통버스를 이용한 이동통신 교환기의 상위, 하위 프로세서간통신 방법

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