JPS59117714A - デ−タ抜き出し回路 - Google Patents
デ−タ抜き出し回路Info
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- JPS59117714A JPS59117714A JP23226482A JP23226482A JPS59117714A JP S59117714 A JPS59117714 A JP S59117714A JP 23226482 A JP23226482 A JP 23226482A JP 23226482 A JP23226482 A JP 23226482A JP S59117714 A JPS59117714 A JP S59117714A
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- JP
- Japan
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- data
- signal
- pattern
- peak shift
- interval
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
- G11B20/10046—Improvement or modification of read or write signals filtering or equalising, e.g. setting the tap weights of an FIR filter
- G11B20/10212—Improvement or modification of read or write signals filtering or equalising, e.g. setting the tap weights of an FIR filter compensation for data shift, e.g. pulse-crowding effects
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Digital Magnetic Recording (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデジタル磁気信号再生過程において、磁気記録
信号をデジタル信号として判別するデータ抜き出し回路
に関するものである。
信号をデジタル信号として判別するデータ抜き出し回路
に関するものである。
従来のデータ抜き出し回路は、再生装置のデータ抜き出
しクロックを使い、１個のクロック信号から次のクロッ
ク信号までの間に、磁化反転信号があるかどうかで、デ
ジタル信号の判別を行なっていた。このため、磁化反転
信号が、パターン効果ピークシフトを起こし、ノイズも
含めた全ピークシフト量が、判別クロックの幅、つまり
データ検出窓を越えてしまうと、この方法では、データ
誤りを起こしてしまう。
しクロックを使い、１個のクロック信号から次のクロッ
ク信号までの間に、磁化反転信号があるかどうかで、デ
ジタル信号の判別を行なっていた。このため、磁化反転
信号が、パターン効果ピークシフトを起こし、ノイズも
含めた全ピークシフト量が、判別クロックの幅、つまり
データ検出窓を越えてしまうと、この方法では、データ
誤りを起こしてしまう。
従って、本発明の目的は、磁化反転信号のパターンに応
じて、データ検出窓を変化させるが、あるいは、磁化反
転信号のパターンに応じて、信号間隔を補正することに
より、バクーン効果ビークーシフトを吸収し、パターン
効果ピークシフトニよるデータ誤りをなくした。データ
抜き出し回路を提供することにある。
じて、データ検出窓を変化させるが、あるいは、磁化反
転信号のパターンに応じて、信号間隔を補正することに
より、バクーン効果ビークーシフトを吸収し、パターン
効果ピークシフトニよるデータ誤りをなくした。データ
抜き出し回路を提供することにある。
そのためには、入力信号の信号間隔を、何らかの手段で
測定し、その情報をメモリー等に蓄積する等して、信号
パターンを判別する。この信号パターンが、パターン効
果ピークシフトを起こしている可能性がある場合は、デ
ータ検出窓を何らかの方法で変化させるが、あるいはデ
ータそのものに補正をかけることによって、パターン効
果ピークシフトを吸収するというものである。
測定し、その情報をメモリー等に蓄積する等して、信号
パターンを判別する。この信号パターンが、パターン効
果ピークシフトを起こしている可能性がある場合は、デ
ータ検出窓を何らかの方法で変化させるが、あるいはデ
ータそのものに補正をかけることによって、パターン効
果ピークシフトを吸収するというものである。
第１図は、本発明によるデータ抜き出し回路の原理を示
す図で、同図に示す如く、本発明の原理は、入力データ
を、データ間隔測定回路（１０１）に供給し、これより
得られたデータ間隔の情報を、信号パターン判別回路（
１０２）に供給し、これによって、データ間隔の情報を
連続したデータの信号間隔パターンに並びかえ、この信
号間隔パターンを判別することＫよって、パターン効果
ピークシフトを起こしているパターンを検出し、こうし
て得られたパターン効果ピークシフトの情報を、補正回
路（１０３）に供給して、データ検出窓を変えるべ（、
データクロック信号、あるいはデータ信号そのものを補
正することにより、パターン効果ピークシフトを吸収す
るものである。
す図で、同図に示す如く、本発明の原理は、入力データ
を、データ間隔測定回路（１０１）に供給し、これより
得られたデータ間隔の情報を、信号パターン判別回路（
１０２）に供給し、これによって、データ間隔の情報を
連続したデータの信号間隔パターンに並びかえ、この信
号間隔パターンを判別することＫよって、パターン効果
ピークシフトを起こしているパターンを検出し、こうし
て得られたパターン効果ピークシフトの情報を、補正回
路（１０３）に供給して、データ検出窓を変えるべ（、
データクロック信号、あるいはデータ信号そのものを補
正することにより、パターン効果ピークシフトを吸収す
るものである。
次に、本発明の具体的実施例を、第２図以下を参照して
説明する。第２図は、データ窓に補正をかける場合の本
発明の一例を示す図で、同図の例においては、クロック
信号（３０１）を、これによって自走するカウンタ（２
０１）に供給する。このカウンタ（２０１）は、供給さ
れる入力信号（３０２）の反転エツジで、クリアされる
ようになっている。カウンタ（２０１）のカウントデー
タ（３０３）は、レジスタ（２０３）に供給され、それ
に供給される分周器（２０２）の出力信号（３０４）の
エツジで、レジスタ（２０３） Ｋラッチされる。分局
器（２０２）は、供給されるクロック信号（３０１）を
、一定の分周比で分周する。また、分周器（２０２）の
出力信号（３０４）は、カウンタ（２０１）にも供給さ
れ、そのエツジでカウンタ（２０１）をクリアする。分
局器（２０２）の出力信号（３０４）は、レジスタ＜
２０４ ）にも供給される。このレジスタ（２０４）は
、レジスタ（２０３）よりのデータを、出方信号（３０
４）のエツジでラッチする。同様に、後続する複数個の
レジスタ・・・・（２０５）は、次々に、それぞれの前
のレジスタよりのデータを、夫々に供給される信号（３
０４）のエツジでラッチする。こうして得られるレジス
タ（２０３）・・・レジスタ（２０５）よりのデータは
、連続した信号パターンを示しており、これら一連のデ
ータ（３０５）は、信号パターン判別器（２０６）に入
力される。この信号パターン判別器（２０６）は、入力
信号（３０２）を遅延回路（２０７）で遅延して得た信
号（３０６）の時点でのデータ検出窓を割り出し、その
データ検出窓に相当するデータクロック幅を得るための
データ（３０７）を、分局器（２０８）へ、その分局比
として、供給する。データ（３０７）が供給される分局
器（２０８）は、それに供給されているクロック信号（
３０１）を、データ（３０７）で指定される分周比で分
周し、データクロック信号（３０８）を得る。こうして
得られたデータクロック信号（３０８）は、ゲート（２
０９）に供給され、それに供給されている遅延回路（２
０７）よりの信号（３０６）を抜き出すに供するので、
結局、データ信号パターンに応じて、データ検出窓を変
化させることに相当する。
説明する。第２図は、データ窓に補正をかける場合の本
発明の一例を示す図で、同図の例においては、クロック
信号（３０１）を、これによって自走するカウンタ（２
０１）に供給する。このカウンタ（２０１）は、供給さ
れる入力信号（３０２）の反転エツジで、クリアされる
ようになっている。カウンタ（２０１）のカウントデー
タ（３０３）は、レジスタ（２０３）に供給され、それ
に供給される分周器（２０２）の出力信号（３０４）の
エツジで、レジスタ（２０３） Ｋラッチされる。分局
器（２０２）は、供給されるクロック信号（３０１）を
、一定の分周比で分周する。また、分周器（２０２）の
出力信号（３０４）は、カウンタ（２０１）にも供給さ
れ、そのエツジでカウンタ（２０１）をクリアする。分
局器（２０２）の出力信号（３０４）は、レジスタ＜
２０４ ）にも供給される。このレジスタ（２０４）は
、レジスタ（２０３）よりのデータを、出方信号（３０
４）のエツジでラッチする。同様に、後続する複数個の
レジスタ・・・・（２０５）は、次々に、それぞれの前
のレジスタよりのデータを、夫々に供給される信号（３
０４）のエツジでラッチする。こうして得られるレジス
タ（２０３）・・・レジスタ（２０５）よりのデータは
、連続した信号パターンを示しており、これら一連のデ
ータ（３０５）は、信号パターン判別器（２０６）に入
力される。この信号パターン判別器（２０６）は、入力
信号（３０２）を遅延回路（２０７）で遅延して得た信
号（３０６）の時点でのデータ検出窓を割り出し、その
データ検出窓に相当するデータクロック幅を得るための
データ（３０７）を、分局器（２０８）へ、その分局比
として、供給する。データ（３０７）が供給される分局
器（２０８）は、それに供給されているクロック信号（
３０１）を、データ（３０７）で指定される分周比で分
周し、データクロック信号（３０８）を得る。こうして
得られたデータクロック信号（３０８）は、ゲート（２
０９）に供給され、それに供給されている遅延回路（２
０７）よりの信号（３０６）を抜き出すに供するので、
結局、データ信号パターンに応じて、データ検出窓を変
化させることに相当する。
第３図は、データに補正をかける場合の本発明の一例を
示す。この例では、レジスタ（４０１）およびレジスタ
（４０２）は、到来するクロック（４０３）で、ノンリ
ターンツーゼロインバート（ＮＲＺＩ）入力データをと
りこみ、両レジスタ（４０１）及び（４０２）の出力が
供給されるエクスクル−シブオア（４０４）によって、
データのエツジを取り出す。カウンタ（４０５）は、供
給されるクロック（４０３）により自走し、エクスクル
−シブオア（４０４）からのデータのエツジ信号で、シ
ンクロナスクリアされる。このとき、レジスタ（４０６
）は、カウンタ（４０５）のクリアされる直前のカウン
ト数を、データとしてラッｊチし、同時に、レジスタ（
４０７）は、それまでのレジスタ（４０６）のデータを
ラッチする。つまり、レジスタ（４０６）およびレジス
タ（４０７）にラッチされたデータは、連続した２個の
入力信号の反転間隔を表わすことになる。ＲＯＭ （リ
ードオンリーメモリ） （４０８）は、レジスタ（４０
６）とレジスタ（４０７）とからのデータのパターンか
ら、パターン効果ピークシフトを取り除くために、レジ
スタ（４０７）のデータに補正をかけた信号を、Ｆ’Ｉ
ＦＯ（ファーストインファーストアウト）メモリ（４０
９）の入力へ送る。このときＲＯＭ （４０８）はその
補正量を、レジスタ（４１０）を中継して自己へもどし
、次の補正量を算出するために用いる。また、この動作
は、回路全体の時系列の流れに矛盾を生じさせないため
の意味もある。ＰＩＦ’０メモリ（４０９）より出力さ
れたデータは、供給されるクロック（４０３）によって
自走するカウンタ（４１１）の出力と、デジタルコンパ
レータ（４１２）により、比較される。このデジタルコ
ンパレータ（４１２）は、両データが一致した場合にの
み、信号を出力する。コンノくレータ（４１２）の出力
は、カウンタ（４１１）に供給され、これをシンクロナ
スクリアし、このクリアと同時に、コンパレータ（４１
２）の出力が供給されるレジスタ（４１３）からの信号
が、ＦＩＦＯメモ＋） （４０９）へ、その読み出しク
ロックとして入力される。従って、ＦｌＦ″Ｏメモリ（
４０９）は、次のデータを出力することになる。ここで
、レジスタ（４１３）は、デジタルコンノ（レータ（４
１２）の出力を、供給されるクロック（４０３）でラッ
チする。こうして、レジスタ（４１３）から、パターン
効果ピークシフトを補正されたＮＲＺ（ノンリターンツ
ーゼロ）データが得られる。フリップフロップ（４１４
） ハ、レジスタ（４１３）カラノＮＲｚデータをＮＲ
ＺＩに変換するためのものである。
示す。この例では、レジスタ（４０１）およびレジスタ
（４０２）は、到来するクロック（４０３）で、ノンリ
ターンツーゼロインバート（ＮＲＺＩ）入力データをと
りこみ、両レジスタ（４０１）及び（４０２）の出力が
供給されるエクスクル−シブオア（４０４）によって、
データのエツジを取り出す。カウンタ（４０５）は、供
給されるクロック（４０３）により自走し、エクスクル
−シブオア（４０４）からのデータのエツジ信号で、シ
ンクロナスクリアされる。このとき、レジスタ（４０６
）は、カウンタ（４０５）のクリアされる直前のカウン
ト数を、データとしてラッｊチし、同時に、レジスタ（
４０７）は、それまでのレジスタ（４０６）のデータを
ラッチする。つまり、レジスタ（４０６）およびレジス
タ（４０７）にラッチされたデータは、連続した２個の
入力信号の反転間隔を表わすことになる。ＲＯＭ （リ
ードオンリーメモリ） （４０８）は、レジスタ（４０
６）とレジスタ（４０７）とからのデータのパターンか
ら、パターン効果ピークシフトを取り除くために、レジ
スタ（４０７）のデータに補正をかけた信号を、Ｆ’Ｉ
ＦＯ（ファーストインファーストアウト）メモリ（４０
９）の入力へ送る。このときＲＯＭ （４０８）はその
補正量を、レジスタ（４１０）を中継して自己へもどし
、次の補正量を算出するために用いる。また、この動作
は、回路全体の時系列の流れに矛盾を生じさせないため
の意味もある。ＰＩＦ’０メモリ（４０９）より出力さ
れたデータは、供給されるクロック（４０３）によって
自走するカウンタ（４１１）の出力と、デジタルコンパ
レータ（４１２）により、比較される。このデジタルコ
ンパレータ（４１２）は、両データが一致した場合にの
み、信号を出力する。コンノくレータ（４１２）の出力
は、カウンタ（４１１）に供給され、これをシンクロナ
スクリアし、このクリアと同時に、コンパレータ（４１
２）の出力が供給されるレジスタ（４１３）からの信号
が、ＦＩＦＯメモ＋） （４０９）へ、その読み出しク
ロックとして入力される。従って、ＦｌＦ″Ｏメモリ（
４０９）は、次のデータを出力することになる。ここで
、レジスタ（４１３）は、デジタルコンノ（レータ（４
１２）の出力を、供給されるクロック（４０３）でラッ
チする。こうして、レジスタ（４１３）から、パターン
効果ピークシフトを補正されたＮＲＺ（ノンリターンツ
ーゼロ）データが得られる。フリップフロップ（４１４
） ハ、レジスタ（４１３）カラノＮＲｚデータをＮＲ
ＺＩに変換するためのものである。
本発明の更に他の例を、その構成を示す第４図および第
４図の各部の信号のタイムチャートを示す第５図を用い
て説明する。この例では、遅延回路（５０１）の遅延時
間をτ０．遅延回路（５０２）の遅延時間をτ１とし、
τ０を最小データ反転間隔と二番目に短かいデータ反転
間隔とを判別する間隔時間とする。つまり、τ０よりも
短かい反転間隔のデータのみ、最小反転間隔とみなすよ
うに、τ０を選ぶ。尚、τ鴇は、入力される可能性のあ
る一番短かい反転時間よりも短かいものとする。τ１は
、後述の論理回路が充分応答できる時間にとり、また、
入力される可能性のある一番短かい反転時間よりも充分
短かく選ぶ。エクスクル−シブオア（５０３）は、第５
図Ａに示すＮＲＺＩの入力信号（６０１）と、それより
τ０＋τ１だけ遅延回路（５０１＞ 、 （５ｏｚ）に
より遅延された。第５図Ｂに示す信号（６０２）とが供
給され１両者の関係を調べるものである。このエクスク
ル−シブオア（５０３）の第５図Ｃに示す出力（６０３
）を、レジスタ（５０５）にて、それに供給されるエク
スクル−シブオア（５０４）の第５図Ｅに示す出力（６
０５）の立ち上がりでラッチする。エクスクル−シブオ
ア（５０４）は、τ０及びτ０＋τ１遅れた入力信号が
夫々供給され、その入力として、入力信号（６０１）か
らτ０だけ遅れた第５図りに示す信号（６０４）のエツ
ジを、検出するためのものである。こうして、レジスタ
（５０５）は、データ反転間隔がτ０よりも短かかった
か、長かったかをラッチすることができる。データ反転
間隔がτ０よりも長い場合、エクスクル−シブオア（５
０４）の出力（６０５）の立ち上がりの時点において、
入力（６０１）と遅延回路（５０２）よりの信号（６０
２）とは、異なる値をとるため、レジスタ（５０５）は
、”Ｈ” （ハイレベル）をラッチする。データ反転間
隔がτ０よりも短かい場合、出力（６０５）の立ち上が
りの時点において、入力（６０１）は次の反転に移って
いるため、入力（６０１）と信号（６０２）とは、同じ
値をとり、レジスタ（５０５）はＬ”（０ウレベル）を
ラッチする。
４図の各部の信号のタイムチャートを示す第５図を用い
て説明する。この例では、遅延回路（５０１）の遅延時
間をτ０．遅延回路（５０２）の遅延時間をτ１とし、
τ０を最小データ反転間隔と二番目に短かいデータ反転
間隔とを判別する間隔時間とする。つまり、τ０よりも
短かい反転間隔のデータのみ、最小反転間隔とみなすよ
うに、τ０を選ぶ。尚、τ鴇は、入力される可能性のあ
る一番短かい反転時間よりも短かいものとする。τ１は
、後述の論理回路が充分応答できる時間にとり、また、
入力される可能性のある一番短かい反転時間よりも充分
短かく選ぶ。エクスクル−シブオア（５０３）は、第５
図Ａに示すＮＲＺＩの入力信号（６０１）と、それより
τ０＋τ１だけ遅延回路（５０１＞ 、 （５ｏｚ）に
より遅延された。第５図Ｂに示す信号（６０２）とが供
給され１両者の関係を調べるものである。このエクスク
ル−シブオア（５０３）の第５図Ｃに示す出力（６０３
）を、レジスタ（５０５）にて、それに供給されるエク
スクル−シブオア（５０４）の第５図Ｅに示す出力（６
０５）の立ち上がりでラッチする。エクスクル−シブオ
ア（５０４）は、τ０及びτ０＋τ１遅れた入力信号が
夫々供給され、その入力として、入力信号（６０１）か
らτ０だけ遅れた第５図りに示す信号（６０４）のエツ
ジを、検出するためのものである。こうして、レジスタ
（５０５）は、データ反転間隔がτ０よりも短かかった
か、長かったかをラッチすることができる。データ反転
間隔がτ０よりも長い場合、エクスクル−シブオア（５
０４）の出力（６０５）の立ち上がりの時点において、
入力（６０１）と遅延回路（５０２）よりの信号（６０
２）とは、異なる値をとるため、レジスタ（５０５）は
、”Ｈ” （ハイレベル）をラッチする。データ反転間
隔がτ０よりも短かい場合、出力（６０５）の立ち上が
りの時点において、入力（６０１）は次の反転に移って
いるため、入力（６０１）と信号（６０２）とは、同じ
値をとり、レジスタ（５０５）はＬ”（０ウレベル）を
ラッチする。
レジスタ（５０６）は、レジスタ（５０５）の第５図Ｇ
に示す出力（６０７）を、また、レジスタ（５０７）は
、レジスタ（５０６）の第５図Ｍに示す出力（６０８）
を、出力（６０５）をインバータ（５０８）で反転した
第５図Ｆ”に示す信号（６０６）の立ち上がりで、それ
ぞれ、ラッチする。こうして、レジスタ（５０６）およ
びレジスタ（５０７）には、連続したふたつのデータ反
転間隔の情報がラッチされたことになる。論理回路（５
０９）、（５１０）、（５１１）、（５１２）によって
、レジスタの出力（６０８）およびレジスタ（５０７）
の第５図■に示す出力（６０９）力臂理され、出力（６
０８）が”Ｈ”で、出力（６０９）が′Ｌ”のとき、論
理回路の出力のうち、第５図Ｊに示す出力（６１０）の
みがＨ”、一方、出力（６０Ｂ）が“Ｌ″で、出力（６
０９）がＨ″のとき、第５図りに示す出力（６１２）の
みが”Ｈ”、それ以外のときは、第５図Ｋに示す出力（
６１１）のみがｎＨｕとなる。これ等出力（６１０）、
（６１１）、 （６１２）は、モノマルチ（５１３）
、 （５１４）、 （５１５＞によって作られる第５図
Ｍ、Ｎ、Ｏに夫々示す信号（６１３）、 （６１４）、
（６１５）を選択するためのもので、論理回路（５１
６） 、 （５１７） 。
に示す出力（６０７）を、また、レジスタ（５０７）は
、レジスタ（５０６）の第５図Ｍに示す出力（６０８）
を、出力（６０５）をインバータ（５０８）で反転した
第５図Ｆ”に示す信号（６０６）の立ち上がりで、それ
ぞれ、ラッチする。こうして、レジスタ（５０６）およ
びレジスタ（５０７）には、連続したふたつのデータ反
転間隔の情報がラッチされたことになる。論理回路（５
０９）、（５１０）、（５１１）、（５１２）によって
、レジスタの出力（６０８）およびレジスタ（５０７）
の第５図■に示す出力（６０９）力臂理され、出力（６
０８）が”Ｈ”で、出力（６０９）が′Ｌ”のとき、論
理回路の出力のうち、第５図Ｊに示す出力（６１０）の
みがＨ”、一方、出力（６０Ｂ）が“Ｌ″で、出力（６
０９）がＨ″のとき、第５図りに示す出力（６１２）の
みが”Ｈ”、それ以外のときは、第５図Ｋに示す出力（
６１１）のみがｎＨｕとなる。これ等出力（６１０）、
（６１１）、 （６１２）は、モノマルチ（５１３）
、 （５１４）、 （５１５＞によって作られる第５図
Ｍ、Ｎ、Ｏに夫々示す信号（６１３）、 （６１４）、
（６１５）を選択するためのもので、論理回路（５１
６） 、 （５１７） 。
（５１８）、 （５１９）によって選択された第５図Ｐ
に示す信号（６１６）は、フリップフロップ（５２０）
に供給され、その立ち上がりを利用して、フリップフロ
ップ（５２０）をトグル動作させる。こうして、補正さ
れたデータが、クリップ７０ツブ（５２０）より、第５
図Ｑに示すＮＲＺＩ信号（６１７）として出力される。
に示す信号（６１６）は、フリップフロップ（５２０）
に供給され、その立ち上がりを利用して、フリップフロ
ップ（５２０）をトグル動作させる。こうして、補正さ
れたデータが、クリップ７０ツブ（５２０）より、第５
図Ｑに示すＮＲＺＩ信号（６１７）として出力される。
ここで、モノマルチ（５１３）、 （５１４）、 （５
１５）は、エクスクル−シブオア（５０４）の出力（６
０５）の立ち上がりによりトリガされ、それぞれ、Ｔ１
＋ Ｔ２ 、 Ｔ３なる時間幅のｔｌ Ｌ、＋＋パル
スを出力する。Ｔ１＜ＴＩ＜Ｔ２〈Ｔ３〈τｏとし、Ｔ
２−′ｒ１オヨヒ′ｒ３−Ｔ２カノクターン効果ピーク
シフトの補正量となる。
１５）は、エクスクル−シブオア（５０４）の出力（６
０５）の立ち上がりによりトリガされ、それぞれ、Ｔ１
＋ Ｔ２ 、 Ｔ３なる時間幅のｔｌ Ｌ、＋＋パル
スを出力する。Ｔ１＜ＴＩ＜Ｔ２〈Ｔ３〈τｏとし、Ｔ
２−′ｒ１オヨヒ′ｒ３−Ｔ２カノクターン効果ピーク
シフトの補正量となる。
本発明は、上述の如く、信号ノくターン判別回路を設け
ることにより、データクロック、もしくはデータ信号に
補正をかげることができ、ノくターン効果ピークシフト
を取り除（ことができる。
ることにより、データクロック、もしくはデータ信号に
補正をかげることができ、ノくターン効果ピークシフト
を取り除（ことができる。
以上のような本発明の例において、観測する信号パター
ンをさらに増やすことは、簡単にできる。
ンをさらに増やすことは、簡単にできる。
また、モノマルチのような回路も、カウンタ回路プよど
に置き換えることは可能であるし、逆に、クロックを分
周するカウンタ部分も、モノマルチのような回路に置き
換えることは容易である。
に置き換えることは可能であるし、逆に、クロックを分
周するカウンタ部分も、モノマルチのような回路に置き
換えることは容易である。
第１図は本発明の原理を示すブロック図、第２図はデー
タ窓に補正をかける場合の本発明の一実施例のブロック
図、第３図はデータに補正をかける場合の本発明の一実
施例のブロック図、第４図は複数個の異なるパルス幅を
もつパルス発生器を使用した本発明の他の実施例のブロ
ック図、第５図は第４図における各部の信号のタイムチ
ャート図である。 図に於て、（１０１）はデータ間隔測定回路、（１０２
，）は信号パターン判別回路、（１０３）は補正回路、
（２０１）はカウンタ、（２０２）及び（２０８）は分
周器、（２０３）、（２０４）・・・（２０５）はレジ
スタ、（２０６）は信号パターン判別器、（２０７）は
遅延回路、（２０９）はゲート、（４０１）、 （４０
２）、 （４０６）、 （４０７）、 （４ｉ０）及び
（４１３）はし多スタ、（４０５）及び（４１１）はカ
ウンタ、（４０８）はリードオンリーメモリ、（４０９
）はファーストインファーストアウト、（４１２）はデ
ジタルコンパレータ、（４１４）はフリップフロップ、
（５０１）及び（５０２）は遅延回路、（５０３）及び
（５０４）はエクスクル−シブオア、（５０５）、 （
５０６）及び（５０７）はレジスタ、（５０８）はイン
バータ、（５０９）、 （５１０）、 （５１１）。 （５１２）、 （５１６）、 （５１７）、 （５１８
）及び（５１９）は論理回路、（５１３）、 （５１４
）及び（５１５）はモノマルチ、（５２０）はフリップ
フロップを夫々示す。
タ窓に補正をかける場合の本発明の一実施例のブロック
図、第３図はデータに補正をかける場合の本発明の一実
施例のブロック図、第４図は複数個の異なるパルス幅を
もつパルス発生器を使用した本発明の他の実施例のブロ
ック図、第５図は第４図における各部の信号のタイムチ
ャート図である。 図に於て、（１０１）はデータ間隔測定回路、（１０２
，）は信号パターン判別回路、（１０３）は補正回路、
（２０１）はカウンタ、（２０２）及び（２０８）は分
周器、（２０３）、（２０４）・・・（２０５）はレジ
スタ、（２０６）は信号パターン判別器、（２０７）は
遅延回路、（２０９）はゲート、（４０１）、 （４０
２）、 （４０６）、 （４０７）、 （４ｉ０）及び
（４１３）はし多スタ、（４０５）及び（４１１）はカ
ウンタ、（４０８）はリードオンリーメモリ、（４０９
）はファーストインファーストアウト、（４１２）はデ
ジタルコンパレータ、（４１４）はフリップフロップ、
（５０１）及び（５０２）は遅延回路、（５０３）及び
（５０４）はエクスクル−シブオア、（５０５）、 （
５０６）及び（５０７）はレジスタ、（５０８）はイン
バータ、（５０９）、 （５１０）、 （５１１）。 （５１２）、 （５１６）、 （５１７）、 （５１８
）及び（５１９）は論理回路、（５１３）、 （５１４
）及び（５１５）はモノマルチ、（５２０）はフリップ
フロップを夫々示す。
Claims (1)
- 【特許請求の範囲】 １、 パターン効果ピークシフトを伴なうデジタル磁気
信号再生過程において、連続する信号パターンをみて、
パターン効果ピークシフトを補正することを特徴とする
データ抜き出し回路。 ２、 パターン効果ピークシフトを伴なうデジタル磁気
信号再生過程において、連続する信号パターンをみて、
データ検出窓を変化させることを特徴とする特許請求の
範囲第１項記載のデータ抜き出し回路。 ３、 パターン効果ピークシフトを伴なうデジタル磁気
信号再生過程において、連続する信号パターンをみて、
入力信号間隔を補正することを特徴とする特許請求の範
囲第１項記載のデータ抜き出し回路。 ４、パターン効果ピークシフトを伴なうデジタル磁気信
号再生過程において、遅延回路を設は遅延前後の信号を
比較することによって信号間隔の判別を行ない、この結
果を連続する信号パターンの分析に使用することを特徴
とする特許請求の範囲第１項記載のデータ抜き出し回路
。 ５、 パターン効果ピークシフトを伴なうデジタル磁気
信号再生過程において、用意されたクロックにて入力さ
れたデータ間隔をカウントし、そのカウントデータを次
々とメモリーｔ２、この結果を連続する信号パターンの
分析に使用することを特徴とする特許請求の範囲第１項
記載のデータ抜き出し回路。 ６ パターン効果ピークシフトを伴なうデジタル磁気信
号再生過程において、連続する信号パターンをみて、用
意された異なるパルス幅を持つ複数個のパルスのいずれ
かを選択することにより信号間隔を補正することを特徴
とする％Ｗ！ｆ請求の範囲第１項記載のデータ抜き出し
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23226482A JPS59117714A (ja) | 1982-12-24 | 1982-12-24 | デ−タ抜き出し回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23226482A JPS59117714A (ja) | 1982-12-24 | 1982-12-24 | デ−タ抜き出し回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59117714A true JPS59117714A (ja) | 1984-07-07 |
| JPH0526270B2 JPH0526270B2 (ja) | 1993-04-15 |
Family
ID=16936523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23226482A Granted JPS59117714A (ja) | 1982-12-24 | 1982-12-24 | デ−タ抜き出し回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59117714A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4915487A (ja) * | 1972-05-19 | 1974-02-09 | ||
| JPS505569A (ja) * | 1973-05-18 | 1975-01-21 | ||
| JPS5179321A (ja) * | 1974-12-31 | 1976-07-10 | Fujitsu Ltd | Jikisaiseihoshiki |
| JPS5593356A (en) * | 1979-01-08 | 1980-07-15 | Matsushita Electric Ind Co Ltd | Digital demodulator |
-
1982
- 1982-12-24 JP JP23226482A patent/JPS59117714A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4915487A (ja) * | 1972-05-19 | 1974-02-09 | ||
| JPS505569A (ja) * | 1973-05-18 | 1975-01-21 | ||
| JPS5179321A (ja) * | 1974-12-31 | 1976-07-10 | Fujitsu Ltd | Jikisaiseihoshiki |
| JPS5593356A (en) * | 1979-01-08 | 1980-07-15 | Matsushita Electric Ind Co Ltd | Digital demodulator |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0526270B2 (ja) | 1993-04-15 |
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