JPS5911134B2 - 入出力処理装置 - Google Patents
入出力処理装置Info
- Publication number
- JPS5911134B2 JPS5911134B2 JP55037488A JP3748880A JPS5911134B2 JP S5911134 B2 JPS5911134 B2 JP S5911134B2 JP 55037488 A JP55037488 A JP 55037488A JP 3748880 A JP3748880 A JP 3748880A JP S5911134 B2 JPS5911134 B2 JP S5911134B2
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- JP
- Japan
- Prior art keywords
- input
- output
- signal
- chc
- interrupt
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/14—Error detection or correction of the data by redundancy in operation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Retry When Errors Occur (AREA)
Description
【発明の詳細な説明】
本発明は、複数のチャネル装置とそれらを時分割に制御
するチャネル制御装置とからなる入出力処理装置に関し
、特にチャネル制御装置の障害に対する処理に関する。
するチャネル制御装置とからなる入出力処理装置に関し
、特にチャネル制御装置の障害に対する処理に関する。
入出力チャネルは入出力装置（以上ＩＯＤ）と中央処理
装置（ＣＰＵ）との間にあつて入出力動作を制御するも
ので、通常の電子計算機システムにおいてはＣＰＵ当り
台数〜十数台程度接続される。
装置（ＣＰＵ）との間にあつて入出力動作を制御するも
ので、通常の電子計算機システムにおいてはＣＰＵ当り
台数〜十数台程度接続される。
こうした入出力チャネルは、コスト面の有利さから、第
１図に示すごとき複数のチャネル装置（以下ＣＨと略す
）８〜９をＣＰＵＩに接続されたチャネル制御部（以下
ＣＨＣと略す）７で一括１０制御するようにした入出力
制御装置（以下ＩＯＰと略す）として構成されることが
ある。ＣＨＣＴでは、入出力命令の起動、入出力割込み
などの制御のほか、主記憶装置（ＭＳ）とのデータ交換
などの制御を分担する。ＣＨ８〜９では１０Ｄ３〜１５
６とのインタフェース制御を分担する。また、ＣＨＣＴ
は各ＣＨ８〜９を時分割に制御するよう構成されるのが
一般的である。こうした入出力チャネルの構成法には、
各々の入出力チャネルに必要とされる機能の共通化にと
もなうコスト低下というメリットの反面、共通制御部で
あるＣＨＣＴの障害がＣＨ８〜９の全てに影響を及ぽす
ことにより入出力チャネル利用率（アベイラピリテイ）
が低下するというデメリツトがある。後者について以下
に詳述する。２５通常入出力動作中の機械的障害（マシ
ーン・エラー）のソフト・ウェアによる回復再試行（エ
ラー・リカバリ）は、入出力チャネル・アドレスと入出
力装置アドレス（以下両アドレスを合せてＩ／Ｏアドレ
スと呼ぶ）に基づいて実行される。
１図に示すごとき複数のチャネル装置（以下ＣＨと略す
）８〜９をＣＰＵＩに接続されたチャネル制御部（以下
ＣＨＣと略す）７で一括１０制御するようにした入出力
制御装置（以下ＩＯＰと略す）として構成されることが
ある。ＣＨＣＴでは、入出力命令の起動、入出力割込み
などの制御のほか、主記憶装置（ＭＳ）とのデータ交換
などの制御を分担する。ＣＨ８〜９では１０Ｄ３〜１５
６とのインタフェース制御を分担する。また、ＣＨＣＴ
は各ＣＨ８〜９を時分割に制御するよう構成されるのが
一般的である。こうした入出力チャネルの構成法には、
各々の入出力チャネルに必要とされる機能の共通化にと
もなうコスト低下というメリットの反面、共通制御部で
あるＣＨＣＴの障害がＣＨ８〜９の全てに影響を及ぽす
ことにより入出力チャネル利用率（アベイラピリテイ）
が低下するというデメリツトがある。後者について以下
に詳述する。２５通常入出力動作中の機械的障害（マシ
ーン・エラー）のソフト・ウェアによる回復再試行（エ
ラー・リカバリ）は、入出力チャネル・アドレスと入出
力装置アドレス（以下両アドレスを合せてＩ／Ｏアドレ
スと呼ぶ）に基づいて実行される。
前３０記Ｉ／Ｏアドレスは、入出力割込みにおいてのみ
ＣＰＵＩ換言すればプログラムが認識できる。入出力割
込みによれば、Ｉ／０アドレスに加えて、入出力動作の
終了状態を示すチャネル状態語（ＣＳＷ）がプログラム
に報告されてエラー・リ力バリに用いられる。一般に、
ＩＯＰ形式の入出力チャネルでは、入出力割込み制御は
ＣＨ８〜９の共通制御部であるＣＨＣＴで実行される。
ところで、共通制御部であるＣＨＣ７で発生し得る障害
のなかには、ＣＨＣ自身をりセツトしなければ回復でき
ないようなものもある。また、ＣＨＣ７においてＣＨの
選択誤りのようなエラーが生じたとき、この誤りがどの
ＣＨに対して影響を及ぼしているのか判断しにくいよう
な場合もある。このようにＣＨＣ７がりセツトされてし
まうと全ＣＨの動作の正常性が保障できなくなつたり、
不特定のチヤネルに障害の影響が及んでいる可能性があ
るような障害がＣＨＣ７で生じた場合、従来のＩＯＰ２
はすべての動作を凍結して、ＣＰＵに対して障害割込み
をおこす。しかして、凍結状態に陥れば入出力割込みに
よる障害報告は不可能となり、かかるＣＨＣ７の障害割
込みは外部ダメージ割込みによつてなされている。外部
ダメージ割込みはマシンチエツク割込みの１つで、プロ
グラムに対してＣＰＵ以外の装置で障害力醗生したこと
を知らせるものであり、プログラムに対し、障害情報は
通常はデイスク装置上に設けられたログ情報蓄積エリア
に格納させる契機を与えることを主な目的としている。
しかし、外部ダメージ割込みではＩ／Ｏアドレスはおろ
かＣＳＷなどの情報もプログラムに知らされないので、
該割込みに基づいて何らかのエラー・リカバリをプログ
ラム的に実行することは実質的に不可能である。また従
来は、外部ダメージ割込みが発生するしそれがＣＰＵｌ
で受付けられると、結果的にＩＯＰ２はりセツトされ、
該１０Ｐで継続中の入出力動作は中途でハングアツプし
、しかもそのことがプログラムに知らされることはなか
つた。そしてＣＨを含むＩＯＰのりセツトの影響は、サ
ブ・チヤネルレベルで継続中の入出力動作をも中断させ
てしまう。入出力処理に関しては、通常オペレーテイン
グミシステムのマシンチエツク処理モジユール（外部ダ
メージ割込みはここで扱われる）と、入出力管理モジユ
ールは連係をもたないので、外部ダメージ割込みで詳細
な障害を提供してもプログラムによる効果的な回復処理
は望めない。このように従来のＩＯＰ２は、ＣＨＣ７の
ある種の障害に対するソフトウエアによる再試行が事実
上不可能であり、アベイラビリテイの低下が避けられな
かつた。
ＣＰＵＩ換言すればプログラムが認識できる。入出力割
込みによれば、Ｉ／０アドレスに加えて、入出力動作の
終了状態を示すチャネル状態語（ＣＳＷ）がプログラム
に報告されてエラー・リ力バリに用いられる。一般に、
ＩＯＰ形式の入出力チャネルでは、入出力割込み制御は
ＣＨ８〜９の共通制御部であるＣＨＣＴで実行される。
ところで、共通制御部であるＣＨＣ７で発生し得る障害
のなかには、ＣＨＣ自身をりセツトしなければ回復でき
ないようなものもある。また、ＣＨＣ７においてＣＨの
選択誤りのようなエラーが生じたとき、この誤りがどの
ＣＨに対して影響を及ぼしているのか判断しにくいよう
な場合もある。このようにＣＨＣ７がりセツトされてし
まうと全ＣＨの動作の正常性が保障できなくなつたり、
不特定のチヤネルに障害の影響が及んでいる可能性があ
るような障害がＣＨＣ７で生じた場合、従来のＩＯＰ２
はすべての動作を凍結して、ＣＰＵに対して障害割込み
をおこす。しかして、凍結状態に陥れば入出力割込みに
よる障害報告は不可能となり、かかるＣＨＣ７の障害割
込みは外部ダメージ割込みによつてなされている。外部
ダメージ割込みはマシンチエツク割込みの１つで、プロ
グラムに対してＣＰＵ以外の装置で障害力醗生したこと
を知らせるものであり、プログラムに対し、障害情報は
通常はデイスク装置上に設けられたログ情報蓄積エリア
に格納させる契機を与えることを主な目的としている。
しかし、外部ダメージ割込みではＩ／Ｏアドレスはおろ
かＣＳＷなどの情報もプログラムに知らされないので、
該割込みに基づいて何らかのエラー・リカバリをプログ
ラム的に実行することは実質的に不可能である。また従
来は、外部ダメージ割込みが発生するしそれがＣＰＵｌ
で受付けられると、結果的にＩＯＰ２はりセツトされ、
該１０Ｐで継続中の入出力動作は中途でハングアツプし
、しかもそのことがプログラムに知らされることはなか
つた。そしてＣＨを含むＩＯＰのりセツトの影響は、サ
ブ・チヤネルレベルで継続中の入出力動作をも中断させ
てしまう。入出力処理に関しては、通常オペレーテイン
グミシステムのマシンチエツク処理モジユール（外部ダ
メージ割込みはここで扱われる）と、入出力管理モジユ
ールは連係をもたないので、外部ダメージ割込みで詳細
な障害を提供してもプログラムによる効果的な回復処理
は望めない。このように従来のＩＯＰ２は、ＣＨＣ７の
ある種の障害に対するソフトウエアによる再試行が事実
上不可能であり、アベイラビリテイの低下が避けられな
かつた。
本発明は上記の如き問題点を改善したＩＯＰを提供する
ことにある。
ことにある。
しかし−Ｃ本発明によるＩＯＰの特徴は、ＣＨＣで特定
の障害を発生しそれを検出した場合に、この障害の発生
時に入出力動作中であつたすべてのＣＨからＣＰＵに対
し入出力割込みを起こすことにある。以下、第２図によ
つて本発明によるＩＯＰの一例を説明する。第２図にお
いて、１０はＣＰＵ、１１は０Ｐ力ＣＨＣｌ３と複数の
ＣＨｌ４（図中には１台のみ示してある）から成る。
の障害を発生しそれを検出した場合に、この障害の発生
時に入出力動作中であつたすべてのＣＨからＣＰＵに対
し入出力割込みを起こすことにある。以下、第２図によ
つて本発明によるＩＯＰの一例を説明する。第２図にお
いて、１０はＣＰＵ、１１は０Ｐ力ＣＨＣｌ３と複数の
ＣＨｌ４（図中には１台のみ示してある）から成る。
１２はＩＯＤである。
当該１０Ｐ１１は、ＣＰＵｌＯに接続されており、障害
処理に必要な外部ダメージ割込み信号２１、入出力割込
み信号２４、ＣＨＣりセツト信号２２などのインタフエ
ース信号を持つ。ＣＨＣｌ３はメイン制御部１５、ＣＨ
Ｃチエツクラツチ１６、オア回路３３を備える。
処理に必要な外部ダメージ割込み信号２１、入出力割込
み信号２４、ＣＨＣりセツト信号２２などのインタフエ
ース信号を持つ。ＣＨＣｌ３はメイン制御部１５、ＣＨ
Ｃチエツクラツチ１６、オア回路３３を備える。
各ＣＨｌ４はＣＨ使用中ラツチ１８、ＣＨチエツクラツ
チ１７、ＣＨＣインタフエース制御部１９、Ｉ／０イン
タフエース制御部２０、アンド回路３４を備える。ＣＨ
Ｃｌ３およびＣＨｌ４は上に述べた要素のほかにも構成
要素を備えるが、本発明に直接関係しないので説明を省
略する。ＣＨＣチエツクラツチ１６はＣＨＣチエツク信
号２３によつてセツトされ、ＣＰＵｌＯからのＣＨＣり
セツト信号２２によりりセツトされる。
チ１７、ＣＨＣインタフエース制御部１９、Ｉ／０イン
タフエース制御部２０、アンド回路３４を備える。ＣＨ
Ｃｌ３およびＣＨｌ４は上に述べた要素のほかにも構成
要素を備えるが、本発明に直接関係しないので説明を省
略する。ＣＨＣチエツクラツチ１６はＣＨＣチエツク信
号２３によつてセツトされ、ＣＰＵｌＯからのＣＨＣり
セツト信号２２によりりセツトされる。
ＣＨＣチエツク信号２３は、ＣＨｌ４の制御を続行し得
ないようなある種の障害が検出された時に発生する信号
である。ＣＨＣチエツクラツチ１６の出力は外部ダメー
ジ割込み信号２１としてＣＰＵｌＯに送られると同時に
ＣＨｌ４内のアンドゲート３４の一方の入力に与えられ
る。ＣＨ使用中ラツチ１８は当該ＣＨｌ４が入出力イン
タフエース３２を介してＩＯＤｌ２と論理的に接続状態
にあり入出力動作中の時にセツトされるラツチであり、
その出力信号（ＣＨ使用中信号）２９はアンド回路３４
でＣＨＣチエツクラツチ１６の出力信号２１とアンドさ
れる。アンド回路３４からはＣＨチエツクラツチ１７に
対するセツト信号３０が出力される。このＣＨチエツク
ラツチ１７は、ＣＨＣｌ３内のメイノ制御部１５から出
されるＣＨりセツト信号２８によりりセツトされる。Ｃ
Ｈチエツクラツチ１７から出力されるＣＨエラー信号２
６はメイン制御部１５から出力される通常人出力割込み
信号２５とオア回路３３でオアされ、入出力割込み信号
２４としてＣＰＵｌＯに送られる。またＣＨエラー信号
２６はＣＨＣインタフエース制御部１９およびＩ／Ｏイ
ンタフエース制御部２０の動作を凍結させる働きも有す
る。２７はメイン制御部１５とＣＨＣインタフエース制
御部１９との間のインタフエース信号、３１はＣＨＣイ
ンタフエース制御部１９とＩ／０インタフエース制御部
２０との間のインタフエース信号である。
ないようなある種の障害が検出された時に発生する信号
である。ＣＨＣチエツクラツチ１６の出力は外部ダメー
ジ割込み信号２１としてＣＰＵｌＯに送られると同時に
ＣＨｌ４内のアンドゲート３４の一方の入力に与えられ
る。ＣＨ使用中ラツチ１８は当該ＣＨｌ４が入出力イン
タフエース３２を介してＩＯＤｌ２と論理的に接続状態
にあり入出力動作中の時にセツトされるラツチであり、
その出力信号（ＣＨ使用中信号）２９はアンド回路３４
でＣＨＣチエツクラツチ１６の出力信号２１とアンドさ
れる。アンド回路３４からはＣＨチエツクラツチ１７に
対するセツト信号３０が出力される。このＣＨチエツク
ラツチ１７は、ＣＨＣｌ３内のメイノ制御部１５から出
されるＣＨりセツト信号２８によりりセツトされる。Ｃ
Ｈチエツクラツチ１７から出力されるＣＨエラー信号２
６はメイン制御部１５から出力される通常人出力割込み
信号２５とオア回路３３でオアされ、入出力割込み信号
２４としてＣＰＵｌＯに送られる。またＣＨエラー信号
２６はＣＨＣインタフエース制御部１９およびＩ／Ｏイ
ンタフエース制御部２０の動作を凍結させる働きも有す
る。２７はメイン制御部１５とＣＨＣインタフエース制
御部１９との間のインタフエース信号、３１はＣＨＣイ
ンタフエース制御部１９とＩ／０インタフエース制御部
２０との間のインタフエース信号である。
今、ＣＨｌ４が入出力動作中でＣＨ使用中ラツチ１８が
セツトされ、ＣＨ使用中信号２９が出ている時に、ＣＨ
Ｃｌ３で各ＣＨｌ４の制御を続行し得ないような障害が
発生し、それが検出されたとする。この場合、ＣＨＣチ
エツク信号２３が発生しＣＨＣチエツクラツチ１６をセ
ツトするため、外部ダメージ割込み信号２１がＣＰＵｌ
Ｏに送出される。同時にＣＨチエツク信号３０が発生し
ＣＨチエツクラツチ１７がセツトされ、ＣＨＣインタフ
エース制御部１９およびＩ／Ｏインタフエース制御部２
０の動作が凍結される。上記の外部ダメージ割込み信号
２１がＣＰＵｌＯで受付けられると、ＣＰＵｌＯからＣ
ＨＣりセツト信号２２が出されＣＨＣｌ３がりセツトさ
れＩＯＰｌｌは再び動作可能伏態となる。
セツトされ、ＣＨ使用中信号２９が出ている時に、ＣＨ
Ｃｌ３で各ＣＨｌ４の制御を続行し得ないような障害が
発生し、それが検出されたとする。この場合、ＣＨＣチ
エツク信号２３が発生しＣＨＣチエツクラツチ１６をセ
ツトするため、外部ダメージ割込み信号２１がＣＰＵｌ
Ｏに送出される。同時にＣＨチエツク信号３０が発生し
ＣＨチエツクラツチ１７がセツトされ、ＣＨＣインタフ
エース制御部１９およびＩ／Ｏインタフエース制御部２
０の動作が凍結される。上記の外部ダメージ割込み信号
２１がＣＰＵｌＯで受付けられると、ＣＰＵｌＯからＣ
ＨＣりセツト信号２２が出されＣＨＣｌ３がりセツトさ
れＩＯＰｌｌは再び動作可能伏態となる。
この時ＣＨＣチエツクラツチ１６はりセツトされるので
その出力信号（外部ダメージ割込み信号）２１が出なく
なる。またメイン制御部１５はＣＨリセツト信号２８を
出さないので、ＣＨチエツクラツチ２８はセツトされた
ままである。したがつてＣＨエラー信号２６がオア回路
３３を介して入出力割込み信号２４としてＣＰＵｌＯに
受付けられる。入出力割込みが起ると、ＣＳＷにはＣＨ
Ｃｌ３の障害が発生した時点での入出力動作の情報とチ
ヤネル制御チエツクの表示が反映されて、障害報告がプ
ログラムに対してなされる。入出力割込みが完了すると
ＣＨＣｌ３のメイン制御部１５からＣＨりセツト信号２
８が出され、ＣＨチエツクラツチ１７がりセツトされ、
当該ＣＨｌ４がリセツトされる。また該ＣＨと論理的に
接続中のＩＯＤｌ２のみ選択的にりセツトされるので、
他のＩＯＤに関連する入出力動作は影響を受けない。以
上の操作は、ＣＨＣｌ３の外部ダメージ割込み時に動作
中であつた全てのＣＨｌ４に対して行なわれる。
その出力信号（外部ダメージ割込み信号）２１が出なく
なる。またメイン制御部１５はＣＨリセツト信号２８を
出さないので、ＣＨチエツクラツチ２８はセツトされた
ままである。したがつてＣＨエラー信号２６がオア回路
３３を介して入出力割込み信号２４としてＣＰＵｌＯに
受付けられる。入出力割込みが起ると、ＣＳＷにはＣＨ
Ｃｌ３の障害が発生した時点での入出力動作の情報とチ
ヤネル制御チエツクの表示が反映されて、障害報告がプ
ログラムに対してなされる。入出力割込みが完了すると
ＣＨＣｌ３のメイン制御部１５からＣＨりセツト信号２
８が出され、ＣＨチエツクラツチ１７がりセツトされ、
当該ＣＨｌ４がリセツトされる。また該ＣＨと論理的に
接続中のＩＯＤｌ２のみ選択的にりセツトされるので、
他のＩＯＤに関連する入出力動作は影響を受けない。以
上の操作は、ＣＨＣｌ３の外部ダメージ割込み時に動作
中であつた全てのＣＨｌ４に対して行なわれる。
本発明のＩＯＰは以上に述べた如くであり、全てのＣＨ
の制御が不可能になるようなある種の障害がＣＨＣで検
出された場合、その障害発生時に動作中であつたすべて
のＣＨからＣＰＵに対し入出力割込みを起こす。
の制御が不可能になるようなある種の障害がＣＨＣで検
出された場合、その障害発生時に動作中であつたすべて
のＣＨからＣＰＵに対し入出力割込みを起こす。
したがつてＩ／０アドレスとＣＳＷがＣＰＵ（プログラ
ム）に報告されるので、ソフトウエアによる障害回復の
再試行が可能となり、入出力チヤネルのアベイラビリテ
イを向上できる。尚、本発明はＩＯＰに関するものであ
るが、ＣＰＵに接続された主処理装置によつて復数の副
処理装置を時分割的に集中制御するような他の処理装置
に対しても適用可能である。
ム）に報告されるので、ソフトウエアによる障害回復の
再試行が可能となり、入出力チヤネルのアベイラビリテ
イを向上できる。尚、本発明はＩＯＰに関するものであ
るが、ＣＰＵに接続された主処理装置によつて復数の副
処理装置を時分割的に集中制御するような他の処理装置
に対しても適用可能である。
第１図は従来のＩＯＰを説明するためのプロツク図、第
２図は本発明によるＩＯＰの一実施例の要部プロツク図
であり障害処理に関係する部分のみを示す。 １０・・・・・・中央処理装置（ＣＰＵ）、１１・・・
・・・入出力処理装置（ＩＯＰ）、１２・・・・・・入
出力装置（ＩＯＤ）、１３・・・・・・チヤネル制御装
置（ＣＨＣ）、１４・・・・・・チヤネル装置（ＣＨ）
、１５・・・・・・メイン制御部、１６・・・・・・Ｃ
ＨＣチエツクラツチ、１７・・・・・・ＣＨチエツクラ
ツチ、１８・・・・・・ＣＨ使用中ラツチ、１９・・・
・・・ＣＨＣインタフエース制御部、２０・・・・・・
Ｉ／０インタフエース制御部、３３・・・・・・オア回
路、３４・・・・・・アンド回路、２１・・・・・・外
部ダメージ割込み信号、２２・・・・・・ＣＨＣりセツ
ト信号、２３・・・・・・ＣＨＣチエツク信号、２４・
・・・・・入出力割込み信号、２５・・・・・・通常人
出力割込み信号、２８・・・・・・ＣＨりセツト信号。
２図は本発明によるＩＯＰの一実施例の要部プロツク図
であり障害処理に関係する部分のみを示す。 １０・・・・・・中央処理装置（ＣＰＵ）、１１・・・
・・・入出力処理装置（ＩＯＰ）、１２・・・・・・入
出力装置（ＩＯＤ）、１３・・・・・・チヤネル制御装
置（ＣＨＣ）、１４・・・・・・チヤネル装置（ＣＨ）
、１５・・・・・・メイン制御部、１６・・・・・・Ｃ
ＨＣチエツクラツチ、１７・・・・・・ＣＨチエツクラ
ツチ、１８・・・・・・ＣＨ使用中ラツチ、１９・・・
・・・ＣＨＣインタフエース制御部、２０・・・・・・
Ｉ／０インタフエース制御部、３３・・・・・・オア回
路、３４・・・・・・アンド回路、２１・・・・・・外
部ダメージ割込み信号、２２・・・・・・ＣＨＣりセツ
ト信号、２３・・・・・・ＣＨＣチエツク信号、２４・
・・・・・入出力割込み信号、２５・・・・・・通常人
出力割込み信号、２８・・・・・・ＣＨりセツト信号。
Claims (1)
- １ 中央処理装置に接続されたチャネル制御装置と、該
チャネル制御装置により時分割的に制御される複数のチ
ャネル装置から成る入出力処理装置において、該チャネ
ル制御装置で特定の障害を発生しそれを検出した場合に
、該障害の発生時に入出力動作中であつた該チャネル装
置のすべてから該中央処理装置に対し入出力割込みを起
こし、該障害の回復のためのソフトウェアによる再試行
を可能にするようにして成ることを特徴とする入出力処
理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55037488A JPS5911134B2 (ja) | 1980-03-26 | 1980-03-26 | 入出力処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55037488A JPS5911134B2 (ja) | 1980-03-26 | 1980-03-26 | 入出力処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56135221A JPS56135221A (en) | 1981-10-22 |
| JPS5911134B2 true JPS5911134B2 (ja) | 1984-03-13 |
Family
ID=12498899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55037488A Expired JPS5911134B2 (ja) | 1980-03-26 | 1980-03-26 | 入出力処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5911134B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5234196A (en) * | 1975-09-09 | 1977-03-15 | Ca Atomic Energy Ltd | Connection configuration for double temperature isotope exchanging process |
-
1980
- 1980-03-26 JP JP55037488A patent/JPS5911134B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5234196A (en) * | 1975-09-09 | 1977-03-15 | Ca Atomic Energy Ltd | Connection configuration for double temperature isotope exchanging process |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56135221A (en) | 1981-10-22 |
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