JPS59110133A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59110133A JPS59110133A JP22227182A JP22227182A JPS59110133A JP S59110133 A JPS59110133 A JP S59110133A JP 22227182 A JP22227182 A JP 22227182A JP 22227182 A JP22227182 A JP 22227182A JP S59110133 A JPS59110133 A JP S59110133A
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- electron beam
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、電子ビーム又は、イオンビームで、マスタ
・スライス方式の半導体装置を製造する製造方法に係り
、特に電子ビーム又はイオンビームで内部配線用パター
ンを描画するための位置検出マークを形成する方法に関
するものである。
・スライス方式の半導体装置を製造する製造方法に係り
、特に電子ビーム又はイオンビームで内部配線用パター
ンを描画するための位置検出マークを形成する方法に関
するものである。
まず、マスク・スライス方式と呼ばれる半導体装置の製
造方法について説明する。このマスク・スライス方式は
、半導体基板上に、酸化、写真製版、拡散等の工程を経
て、所望の拡散領域をもつ活性素子、たとえばトランジ
スタや抵抗を規則正しくアレー状に配置し、半導体基板
の−生表面上に形成された絶縁膜に電極取出し口のコン
タクトホールを開口し、その後、電極配線用の金属膜を
この絶縁膜上にデポジットするまでのマスク工程と論理
回路やり ・アー回路等回路情報に従って、電極配線パ
ターンを形成するスライス工程とからなるものであり、
このスライス工程における電極配線パターンは、複雑な
内部配線が可能なように二層あるいは、三層の電極配線
になる場合が多いものである。
造方法について説明する。このマスク・スライス方式は
、半導体基板上に、酸化、写真製版、拡散等の工程を経
て、所望の拡散領域をもつ活性素子、たとえばトランジ
スタや抵抗を規則正しくアレー状に配置し、半導体基板
の−生表面上に形成された絶縁膜に電極取出し口のコン
タクトホールを開口し、その後、電極配線用の金属膜を
この絶縁膜上にデポジットするまでのマスク工程と論理
回路やり ・アー回路等回路情報に従って、電極配線パ
ターンを形成するスライス工程とからなるものであり、
このスライス工程における電極配線パターンは、複雑な
内部配線が可能なように二層あるいは、三層の電極配線
になる場合が多いものである。
この様にマス・り・スライス方式により製造された半導
体装置において、マスタ工程の完了した半導体基板はト
ランジスタや抵抗等の活性素子が規則正しくアレー状に
、固定されて配線されているためスライス工程で内部配
線を変えることにより目的に応じて論理回路やリニアー
回路等の回路を自由に構成しうるので、非常に多種類の
回路を、短時間に製造しうる利点を有しているものであ
るこの利点を更に押し進めるため、スライス工程におけ
る電極配線パターンを半導体基板上に形成するにあたっ
て、回路情報に従って、半導体基板上に形成された金属
層ＶＣ）Ｅ！電子ビームるいはイオンビームを照射する
ことによって、配線パターンを直接描画しうる電子ビー
ム露光技術、あるいは、イオンビーム露光技術が使われ
始めている。
体装置において、マスタ工程の完了した半導体基板はト
ランジスタや抵抗等の活性素子が規則正しくアレー状に
、固定されて配線されているためスライス工程で内部配
線を変えることにより目的に応じて論理回路やリニアー
回路等の回路を自由に構成しうるので、非常に多種類の
回路を、短時間に製造しうる利点を有しているものであ
るこの利点を更に押し進めるため、スライス工程におけ
る電極配線パターンを半導体基板上に形成するにあたっ
て、回路情報に従って、半導体基板上に形成された金属
層ＶＣ）Ｅ！電子ビームるいはイオンビームを照射する
ことによって、配線パターンを直接描画しうる電子ビー
ム露光技術、あるいは、イオンビーム露光技術が使われ
始めている。
この様に電子１Ｅ子ビーム露光技術あるいは、イオンビ
ーム露光技術を用いて半導体装置を製造する場合におい
て、パターンの重ね合せのために半導体基板と、電子ビ
ームあるいはイオンビームとの相互の位置合せが必要で
ある。つまり、マスク工程において製造されたものを一
担収納しておき、必要に応じてそのものを取り出してき
て、スライス工程において所望の回路情報を有した半導
体装置を得るため、最初から最後まで一連の製造工程に
おいて製造されるものではないからである。
ーム露光技術を用いて半導体装置を製造する場合におい
て、パターンの重ね合せのために半導体基板と、電子ビ
ームあるいはイオンビームとの相互の位置合せが必要で
ある。つまり、マスク工程において製造されたものを一
担収納しておき、必要に応じてそのものを取り出してき
て、スライス工程において所望の回路情報を有した半導
体装置を得るため、最初から最後まで一連の製造工程に
おいて製造されるものではないからである。
次に、電子ビーム露光技術あるいはイオンビーム露光技
術を用いたマスク・スライス方式により半導体装置を製
造する従来の方法をバイポーラＬＳＩを例にとって説明
する。
術を用いたマスク・スライス方式により半導体装置を製
造する従来の方法をバイポーラＬＳＩを例にとって説明
する。
まず、Ｐ型の半導体基板の一生表面に不純物濃度の高い
Ｎ＋型の埋込みコレクタ領域を形成し、さらにエピタキ
シャル成長によってＮ型の半導体層を形成する。この半
導体層の一生表面にエツチングにより環状の凹部を形成
し、この四部に囲まれた画部分を位置検出マークとする
。その後、上記半導体層の一生表面から内部にわたって
素子分離領域を形成する。そしてこの素子分離領域で囲
まれた部分に活性素子としてＮＰＮ）ランジスタを形成
する場合には、まず半導体層の一生表面に不純物濃度の
高いＮ型のコレクタ・ウオール領域を形成し、さなにこ
のコレクタウオール領域から離隔して上記半導体層の一
生表面にＰ型のベース領域を形成する。次にこのベース
領域内にＮ型のエミッタ領域を形成するものである。な
お、説明の都合上、１つのＮＰＮＩ−ランジスタについ
て述べたが、同時に多数のトランジスタ″及び抵抗が一
つの半導体基板の一生表面につくられるものであり、活
性素子が規則正しくアレー状に配置されているものであ
る。その戊、半導体層の一生表面全面（素子分離領域の
設面も含む）に酸化シリコン膜からなる絶縁層を形成し
、この絶縁層の所望の部分、例えばエミッタ領域上、ベ
ース領域上、コレクタウオール領域上にコンタクトホー
ルをエツチングにて形成する。さらに、この絶縁Ｊ−上
全全面アルミニウムを蒸着させ、電極配線用の金Ｒ層を
形成する。この金属層はコンタクトホールτ介してエミ
ッタ領域、ベース領域、コレクタウオール領域等と電気
的に接続されているものである。ここまでの工程が上記
で述べｔこマスタ工程に相当するものであり、このマス
ク工程では通常の紫外線露光技術ヲ用いたマスク転写方
法が用いられているものである。この状態において、−
担製造を止め、ストックしておくものである。
Ｎ＋型の埋込みコレクタ領域を形成し、さらにエピタキ
シャル成長によってＮ型の半導体層を形成する。この半
導体層の一生表面にエツチングにより環状の凹部を形成
し、この四部に囲まれた画部分を位置検出マークとする
。その後、上記半導体層の一生表面から内部にわたって
素子分離領域を形成する。そしてこの素子分離領域で囲
まれた部分に活性素子としてＮＰＮ）ランジスタを形成
する場合には、まず半導体層の一生表面に不純物濃度の
高いＮ型のコレクタ・ウオール領域を形成し、さなにこ
のコレクタウオール領域から離隔して上記半導体層の一
生表面にＰ型のベース領域を形成する。次にこのベース
領域内にＮ型のエミッタ領域を形成するものである。な
お、説明の都合上、１つのＮＰＮＩ−ランジスタについ
て述べたが、同時に多数のトランジスタ″及び抵抗が一
つの半導体基板の一生表面につくられるものであり、活
性素子が規則正しくアレー状に配置されているものであ
る。その戊、半導体層の一生表面全面（素子分離領域の
設面も含む）に酸化シリコン膜からなる絶縁層を形成し
、この絶縁層の所望の部分、例えばエミッタ領域上、ベ
ース領域上、コレクタウオール領域上にコンタクトホー
ルをエツチングにて形成する。さらに、この絶縁Ｊ−上
全全面アルミニウムを蒸着させ、電極配線用の金Ｒ層を
形成する。この金属層はコンタクトホールτ介してエミ
ッタ領域、ベース領域、コレクタウオール領域等と電気
的に接続されているものである。ここまでの工程が上記
で述べｔこマスタ工程に相当するものであり、このマス
ク工程では通常の紫外線露光技術ヲ用いたマスク転写方
法が用いられているものである。この状態において、−
担製造を止め、ストックしておくものである。
次に所望の回路情報を有した半導体装置が要求された場
合、上記マスタ工程を終了したものを取り出し−（きて
スライス工程に移るわけであるが、パターン重ね合わせ
のために半導体基板と電子ビームあるいはイオンビーム
との相互位置合わせをするために、まずビームを位置検
出マークに照射しで、この照射により発生万る後方散乱
電子あるいは二次電子が位置検出マークの凸部ないし凹
部においで発生効率が変化するのを利用して精密に位置
合わせするものである。この位置合わせ終了後、電子ビ
ームあるいはイオンビーム直接露光を行ない１ＪＬ極配
線用の金ｊｈ１層を直接描画により所望の配線パターン
を得、さらに、この金属層の上に絶縁層を介して第２．
第８の配線用金、寓層を形成して同様に電子ビームある
いはイオンビーム直接露光を行ない第２．第８の配線パ
ターンを形成する。この時、第１層目の配線用パターン
はコンタクトホールに重ね合ませる必要があり、その重
ね合わせ精度は０．１〜０．８ ｍｍが要求されるもの
である。最後に、最上層に表面保股膜ケ形成するもので
ある。
合、上記マスタ工程を終了したものを取り出し−（きて
スライス工程に移るわけであるが、パターン重ね合わせ
のために半導体基板と電子ビームあるいはイオンビーム
との相互位置合わせをするために、まずビームを位置検
出マークに照射しで、この照射により発生万る後方散乱
電子あるいは二次電子が位置検出マークの凸部ないし凹
部においで発生効率が変化するのを利用して精密に位置
合わせするものである。この位置合わせ終了後、電子ビ
ームあるいはイオンビーム直接露光を行ない１ＪＬ極配
線用の金ｊｈ１層を直接描画により所望の配線パターン
を得、さらに、この金属層の上に絶縁層を介して第２．
第８の配線用金、寓層を形成して同様に電子ビームある
いはイオンビーム直接露光を行ない第２．第８の配線パ
ターンを形成する。この時、第１層目の配線用パターン
はコンタクトホールに重ね合ませる必要があり、その重
ね合わせ精度は０．１〜０．８ ｍｍが要求されるもの
である。最後に、最上層に表面保股膜ケ形成するもので
ある。
この様に従来の方法において、上記位置検出マークは位
置検出信号のＳ／／Ｎ比を向上させるため、半導体基板
をエツチングする深さは２〜４μｍが必要であり、しか
もこのような深いエツチング・パターンの形成は、ホト
・１ノジストのピンホールの影響を受けやすいため、半
導体基板上の表面段差ができるだけ少ない段階、耶ち、
製造工程の初期の段階で形成する必ｅがあると考えてお
り、上記で述べたように半導体基板にエピタキシャル成
長の半導体層を形成した後、すぐにエツチングにより位
置検出用マークを形成するのが一般的であった。しかる
に、位置検出マークが、製造工程の初期の段階で形成さ
れているため、゛成子ビームあるいはイオンビームによ
り第一層配線パターン形成までのマスク工程における数
多くの紫外ＵＨＷ光工程での重ね合せ誤差が全て重畳さ
れてしまい、第一層配線パターンとコンタクト・ポール
との重ね合せは、許容限度以上になる場合が生じる等マ
スク工程においてマスク合わせ等非常な制約を受けると
ともに歩留が悪いものであった。
置検出信号のＳ／／Ｎ比を向上させるため、半導体基板
をエツチングする深さは２〜４μｍが必要であり、しか
もこのような深いエツチング・パターンの形成は、ホト
・１ノジストのピンホールの影響を受けやすいため、半
導体基板上の表面段差ができるだけ少ない段階、耶ち、
製造工程の初期の段階で形成する必ｅがあると考えてお
り、上記で述べたように半導体基板にエピタキシャル成
長の半導体層を形成した後、すぐにエツチングにより位
置検出用マークを形成するのが一般的であった。しかる
に、位置検出マークが、製造工程の初期の段階で形成さ
れているため、゛成子ビームあるいはイオンビームによ
り第一層配線パターン形成までのマスク工程における数
多くの紫外ＵＨＷ光工程での重ね合せ誤差が全て重畳さ
れてしまい、第一層配線パターンとコンタクト・ポール
との重ね合せは、許容限度以上になる場合が生じる等マ
スク工程においてマスク合わせ等非常な制約を受けると
ともに歩留が悪いものであった。
この発明は、上記した点に鑑みてなされたものであり、
半導体基板の一生表面に活性素子が形成され、さらにこ
の−主表面上に絶縁層を形成した後、この絶縁層上に電
極配線用の金属膜を形成し、この金属膜をエツチングす
ることによって、電子ビームあるいはイオンビームで内
部配線用パターンを描画するための位置検出マークを形
成するようにして、ビームによって形成される配線用パ
ターンと絶縁層に形成されたコンタクト・ホールとの重
ね合せ精度を向上させるものである。
半導体基板の一生表面に活性素子が形成され、さらにこ
の−主表面上に絶縁層を形成した後、この絶縁層上に電
極配線用の金属膜を形成し、この金属膜をエツチングす
ることによって、電子ビームあるいはイオンビームで内
部配線用パターンを描画するための位置検出マークを形
成するようにして、ビームによって形成される配線用パ
ターンと絶縁層に形成されたコンタクト・ホールとの重
ね合せ精度を向上させるものである。
以下にこの発明の一実施例をパイホーラＬＳＩを例にと
って第１図ないし第３図に基づき説明する。
って第１図ないし第３図に基づき説明する。
まず、Ｐ型のシリコンからなる半導体基板（１）の一生
表面に選択的に不純物濃度の高いＮ＋型の埋込みコレク
タ領域（２ａ）（２ｂ）（２ｃ）を形成し、さらにエピ
タキシャル成長によってＮ型の半導体層（３）を形成す
る。その後、上記半導体層（３）の−主表面から内部に
わたって酸化シリコンからなる素子分離領域（４）を形
成する。そしてこの素子分離領域（４）で囲まれた部分
に活性素子としてＮＰＮ トランジスタ（５ａ） （５
ｂ） （５ｃ）を形成する場合には、まず半導体層（３
）（この素子分離領域（４）で囲まれた部分の半導体層
はコレクタ領域となる。）の−主表面に不純物濃度の高
いＮ＋型のコレクタ・ウオール領域（６ａ）（６ｂ）（
６ｃ）を形成し、さらにこのコレクタウオール領域（６
ａ） （６ｂ） （６ｃ）から離隔して上記半導体層（
３）の−主表面にＰ型のベース領域（７ａ） （７ｂ）
（７ｃ）を形成する。次にこのベース領域（’？ａ）
（７ｂ） （７ｃ）内にＮ型のエミッタ領域（８ａ）
（８ｂ） （８ｃ）を形成するものである。なお説明
の都合上、図においては８つのＮ’ＰＮトランジスタに
ついて述べたが、同時に多数のトランジスタ及び抵抗が
一つの半導体基板（１）の−主表面ＶＣつくられるもの
であり、活性素子が規則正しくアレー状に配置されてい
るものである。その後、半導体層（３）の−主表面全面
（素子分離領域（３）の表面も含む）に酸化シリコン膜
からなる絶縁層（９）を形成し、この絶縁層（９）の所
望の部分、例えばエミッタ領域（８ａ） （８ｂ） （
８ｃ）上、ベース領域（７ａ） （７ｂ） （７Ｃ）上
、コレクタウオール領域（６ａ）（６ｂ） （６ｃ）上
にコンタクトホールａ０をエツチングに′て形成する。
表面に選択的に不純物濃度の高いＮ＋型の埋込みコレク
タ領域（２ａ）（２ｂ）（２ｃ）を形成し、さらにエピ
タキシャル成長によってＮ型の半導体層（３）を形成す
る。その後、上記半導体層（３）の−主表面から内部に
わたって酸化シリコンからなる素子分離領域（４）を形
成する。そしてこの素子分離領域（４）で囲まれた部分
に活性素子としてＮＰＮ トランジスタ（５ａ） （５
ｂ） （５ｃ）を形成する場合には、まず半導体層（３
）（この素子分離領域（４）で囲まれた部分の半導体層
はコレクタ領域となる。）の−主表面に不純物濃度の高
いＮ＋型のコレクタ・ウオール領域（６ａ）（６ｂ）（
６ｃ）を形成し、さらにこのコレクタウオール領域（６
ａ） （６ｂ） （６ｃ）から離隔して上記半導体層（
３）の−主表面にＰ型のベース領域（７ａ） （７ｂ）
（７ｃ）を形成する。次にこのベース領域（’？ａ）
（７ｂ） （７ｃ）内にＮ型のエミッタ領域（８ａ）
（８ｂ） （８ｃ）を形成するものである。なお説明
の都合上、図においては８つのＮ’ＰＮトランジスタに
ついて述べたが、同時に多数のトランジスタ及び抵抗が
一つの半導体基板（１）の−主表面ＶＣつくられるもの
であり、活性素子が規則正しくアレー状に配置されてい
るものである。その後、半導体層（３）の−主表面全面
（素子分離領域（３）の表面も含む）に酸化シリコン膜
からなる絶縁層（９）を形成し、この絶縁層（９）の所
望の部分、例えばエミッタ領域（８ａ） （８ｂ） （
８ｃ）上、ベース領域（７ａ） （７ｂ） （７Ｃ）上
、コレクタウオール領域（６ａ）（６ｂ） （６ｃ）上
にコンタクトホールａ０をエツチングに′て形成する。
さらに、この絶縁層（９）上全面にアルミニウムを蒸着
させ、電極配線用の金属層αυを形成する。この金属層
ａυはコンタクトホールαＱを介してエミッタ領域（８
ａ） （８１）） （８ｃ） 、ベース領域（？ａ）
（’／ｂ） （７ｃ）、コレクタウオール領域（６ａ）
（ｆｉｂ）（６ｃ）等と電気的に接続されているもので
ある。こまでの工程で製造されたものを第１図に示す。
させ、電極配線用の金属層αυを形成する。この金属層
ａυはコンタクトホールαＱを介してエミッタ領域（８
ａ） （８１）） （８ｃ） 、ベース領域（？ａ）
（’／ｂ） （７ｃ）、コレクタウオール領域（６ａ）
（ｆｉｂ）（６ｃ）等と電気的に接続されているもので
ある。こまでの工程で製造されたものを第１図に示す。
なお、ここまでの工程は通常の紫外線露光技術を用いた
マスク転写法が用いられているものであり、従来、１ｕ
子ビームやイオンビームを用いずに紫外線露光技術を用
いたマスク・スライス方式のマスタ工程に相当するもの
である。
マスク転写法が用いられているものであり、従来、１ｕ
子ビームやイオンビームを用いずに紫外線露光技術を用
いたマスク・スライス方式のマスタ工程に相当するもの
である。
次に第２図に示すように、紫外線露光技術を用いて第１
図に示したものの金属層（ＩＩ）の一部分（活性素子が
形成された部分以外の一部分）にビーム直接露光用の位
置検出マーク（イ）を形成する。この位置検出マークα
諺の形成に際しては、まず、第１図に示したものの金属
ＭＱυ全面にホトレジストを形成し、第１図に示したも
のの直前の工程で形成されたコンタクトホールα０に対
してパターン合ゎせをして位置検出マーク＠形成部位の
ホトレジストを除去してマスクとし、このマスクに基づ
いて金）１７４層０’Ｃをエツチングして環状の凹部（
１２ａ）を形成し、この四部（１２ａ）に囲まれた凸部
（１２ｂ）を位置検出マーク（６）とするものである。
図に示したものの金属層（ＩＩ）の一部分（活性素子が
形成された部分以外の一部分）にビーム直接露光用の位
置検出マーク（イ）を形成する。この位置検出マークα
諺の形成に際しては、まず、第１図に示したものの金属
ＭＱυ全面にホトレジストを形成し、第１図に示したも
のの直前の工程で形成されたコンタクトホールα０に対
してパターン合ゎせをして位置検出マーク＠形成部位の
ホトレジストを除去してマスクとし、このマスクに基づ
いて金）１７４層０’Ｃをエツチングして環状の凹部（
１２ａ）を形成し、この四部（１２ａ）に囲まれた凸部
（１２ｂ）を位置検出マーク（６）とするものである。
この形成においてホトレジストは、拡散工程時によって
形成される段部に比し、金属層αのにおける段部の方が
小さいので、ピンホールの影響は少ないものである。な
お、上記実施例では、金属層（６）をエツチングする様
に、位置検出信号のｓ／／Ｎ比を向上させるため、下地
の絶縁層（９）及び半導体基板（１）の一部も同時にエ
ツチングしたものを示したが、金属層＠のみの場きであ
っても良いものである。
形成される段部に比し、金属層αのにおける段部の方が
小さいので、ピンホールの影響は少ないものである。な
お、上記実施例では、金属層（６）をエツチングする様
に、位置検出信号のｓ／／Ｎ比を向上させるため、下地
の絶縁層（９）及び半導体基板（１）の一部も同時にエ
ツチングしたものを示したが、金属層＠のみの場きであ
っても良いものである。
以上電子ビームあるいはイオンビーム露光技術を用いる
場合のマスク工程が完了するものであり、電極配線形成
前のトランジスタ（５ａ、） （５ｂ） （５ｃ） 等
活性素子がアレー状に配置され、また、後続のビーム直
接’ＩＥ充用の位置検出マーク（イ）を備えた半導体基
板ができあがり、一旦保管されるものである。
場合のマスク工程が完了するものであり、電極配線形成
前のトランジスタ（５ａ、） （５ｂ） （５ｃ） 等
活性素子がアレー状に配置され、また、後続のビーム直
接’ＩＥ充用の位置検出マーク（イ）を備えた半導体基
板ができあがり、一旦保管されるものである。
次に所望の回路情報を有した半導体装置が要求された場
合、上記マスタ工程を終了したものを取り出してきてス
ライス工程に移るわけであるが、上記従来例で説明した
と同様にまずビームを位置検出マークに照射して、この
照射により発生する後方散乱゛電子あるいは二次電子を
検知して精密に位置合わせし、この位置合わせ終了後、
電子ビームあるいはイオンビーム直接露光を行ない電極
配線用の金属層αυを直接描画により、第３図に示すよ
うに所望の配線パターンを得、さらに、この金属層の上
に絶縁層を介して第２．第３の配線用金属層を形成して
同様に成子ビームあるいはイオンビーム直接露光を行な
い第２．第３の配線パターンを形成する。最後に、最上
層に表面保護膜を形成するものである。
合、上記マスタ工程を終了したものを取り出してきてス
ライス工程に移るわけであるが、上記従来例で説明した
と同様にまずビームを位置検出マークに照射して、この
照射により発生する後方散乱゛電子あるいは二次電子を
検知して精密に位置合わせし、この位置合わせ終了後、
電子ビームあるいはイオンビーム直接露光を行ない電極
配線用の金属層αυを直接描画により、第３図に示すよ
うに所望の配線パターンを得、さらに、この金属層の上
に絶縁層を介して第２．第３の配線用金属層を形成して
同様に成子ビームあるいはイオンビーム直接露光を行な
い第２．第３の配線パターンを形成する。最後に、最上
層に表面保護膜を形成するものである。
この様な半導体装置の製造方法においては、位置検出マ
ーク（６）はコンタクト・ホールαＱに対してパターン
の重ね合せが行われているので、電子ビーム直接露光で
形成される、電極配線パターンは、コンタクト・ホール
００との重ね合せ精度が大幅に向上され、素子の微細化
・高性能化に対して非常に大きな利点を有しているもの
である。
ーク（６）はコンタクト・ホールαＱに対してパターン
の重ね合せが行われているので、電子ビーム直接露光で
形成される、電極配線パターンは、コンタクト・ホール
００との重ね合せ精度が大幅に向上され、素子の微細化
・高性能化に対して非常に大きな利点を有しているもの
である。
すなわち、上記した従来方法による位置検出マークは、
半導体基板をエツチングして形成されていたので、Ｓ／
Ｎ比ケ向上させるには、半導体基板を非常に深くエツチ
ングする必要があり、また仮に非常に深くエツチングさ
れた位置検出マークであっても、それに引き続く工程で
、種々の絶縁膜がデポジェットされエツチング段差がシ
ャープでなくなり、電子ビームあるいはイオンビームの
後方散乱による位置検出信号のＳ／Ｎ比が悪くなるとい
う不都合が生じていたものに対し、上記実施例のもので
は、電子ビームあるいはイオンビームの直接露光の直前
の工程において位置検出マークを形成するので、絶縁物
のデポジエトによりエツチング段差がシャープでなくな
るなどの不都合は、全くなく、位置検出信号のＳ／Ｎ比
は非常に良いものであるからである。しかも上記実施例
においては、金ＲＮＪをエツチングし、さらに下地の絶
縁層及び半導体基板の一部も同時にエツチングしたもの
であり、さらにＳｌＮ比は良くなるものである。
半導体基板をエツチングして形成されていたので、Ｓ／
Ｎ比ケ向上させるには、半導体基板を非常に深くエツチ
ングする必要があり、また仮に非常に深くエツチングさ
れた位置検出マークであっても、それに引き続く工程で
、種々の絶縁膜がデポジェットされエツチング段差がシ
ャープでなくなり、電子ビームあるいはイオンビームの
後方散乱による位置検出信号のＳ／Ｎ比が悪くなるとい
う不都合が生じていたものに対し、上記実施例のもので
は、電子ビームあるいはイオンビームの直接露光の直前
の工程において位置検出マークを形成するので、絶縁物
のデポジエトによりエツチング段差がシャープでなくな
るなどの不都合は、全くなく、位置検出信号のＳ／Ｎ比
は非常に良いものであるからである。しかも上記実施例
においては、金ＲＮＪをエツチングし、さらに下地の絶
縁層及び半導体基板の一部も同時にエツチングしたもの
であり、さらにＳｌＮ比は良くなるものである。
一方、上記実施例の製造方法においては、半導体基板（
１）の−主表面上に金属層αめを形成する工程までは、
紫外線露光技術のみを用いたマスク・スライス方式のマ
スク工程と同じであるので、従来設備をそのまま使え、
しかもスライス工程において、紫外線露光技術を用いる
ものと電子ビームあるいはイオンビーム露光波゛術を用
いるものとに区別されてもマスク工程においては一諸に
作ることが出き、製造する上で効率化が図れるものであ
る。
１）の−主表面上に金属層αめを形成する工程までは、
紫外線露光技術のみを用いたマスク・スライス方式のマ
スク工程と同じであるので、従来設備をそのまま使え、
しかもスライス工程において、紫外線露光技術を用いる
ものと電子ビームあるいはイオンビーム露光波゛術を用
いるものとに区別されてもマスク工程においては一諸に
作ることが出き、製造する上で効率化が図れるものであ
る。
この発明は以上に述べたように、半導体基板の一生表面
にトランジスタ等の活性素子を形成し、さらにこの−上
衣面上にコンタクトホールを有した絶縁層上に電価配線
用の金属膜を形成し、この金属膜をエツチングすること
によって電子ビームあるいはイオンビームで内部配線用
パターンを描画するための位置検出マークを形成するよ
うにしたので、ビームによって形成される配線用パター
ンとコンタクトホールとの重ね合わせ精度が向上し、位
置検出信号のＳ／Ｎ比も高くなるため、歩留が向上する
とともに素子の微細化、高性能化の向上が図れるという
効果がある。
にトランジスタ等の活性素子を形成し、さらにこの−上
衣面上にコンタクトホールを有した絶縁層上に電価配線
用の金属膜を形成し、この金属膜をエツチングすること
によって電子ビームあるいはイオンビームで内部配線用
パターンを描画するための位置検出マークを形成するよ
うにしたので、ビームによって形成される配線用パター
ンとコンタクトホールとの重ね合わせ精度が向上し、位
置検出信号のＳ／Ｎ比も高くなるため、歩留が向上する
とともに素子の微細化、高性能化の向上が図れるという
効果がある。
第１図ないし第３図はこの発明の一実施例を工程順に示
した断面構造図である。 図において、（１）は半導体基板、（５ａ） （５ｂ）
（５ｃ）はＮＰＮ トランジスタ、（９）は絶縁層、
０Ｑはコンタクトホール、０乃は金属層、＠は位置検出
マークである。 代理人 為野信− 手続補正 書（自発） ２３発明の名称 半導体装置の製造方法 ３、補正をする者 事件との関係 持許出願人 住 所 東京都千代田区丸の内二丁目２番３号
名 称（６０１） 三菱電機株式会社代表者片山仁
八部 ４代理人 住 所 東京都千代田区丸の内二丁目２辱３号
５、補正の対象 明細書の発明の詳細な説明の欄。 ６、補正の内容 （１）明細書中東３頁第４行に「リンアー回路」とある
のを１リニア回路」と訂正する。 （２）同第３頁第１３行に「配線され」とあるのを１配
置され」と訂正する。 （３）同第４頁第５行に「電子電子ビーム」とあるのを
「電子ビーム」と訂正する。 （４）同第７頁第１θ行に「重ね合ませる」とあるのを
１重ね合わせる」と訂正する０ 以上
した断面構造図である。 図において、（１）は半導体基板、（５ａ） （５ｂ）
（５ｃ）はＮＰＮ トランジスタ、（９）は絶縁層、
０Ｑはコンタクトホール、０乃は金属層、＠は位置検出
マークである。 代理人 為野信− 手続補正 書（自発） ２３発明の名称 半導体装置の製造方法 ３、補正をする者 事件との関係 持許出願人 住 所 東京都千代田区丸の内二丁目２番３号
名 称（６０１） 三菱電機株式会社代表者片山仁
八部 ４代理人 住 所 東京都千代田区丸の内二丁目２辱３号
５、補正の対象 明細書の発明の詳細な説明の欄。 ６、補正の内容 （１）明細書中東３頁第４行に「リンアー回路」とある
のを１リニア回路」と訂正する。 （２）同第３頁第１３行に「配線され」とあるのを１配
置され」と訂正する。 （３）同第４頁第５行に「電子電子ビーム」とあるのを
「電子ビーム」と訂正する。 （４）同第７頁第１θ行に「重ね合ませる」とあるのを
１重ね合わせる」と訂正する０ 以上
Claims (2)
- （１） 半導体基板の一主表面に、酸化、写真製版。 拡散等の工程を経て所望の拡散領域をもつ活性素子を複
数形成する工程、これら活性素子が形成された半導体基
板の一主表面に所望のコンタクトホールを有した絶縁層
を形成する工程、この絶縁層が形成された半導体基板の
一主表面上に電極配線用の金属膜を形成する工程、上記
活性素子が形成されていない部分の上記半導体基板の一
主表面上に形成された上記金属膜をエツチングし、電子
ビーム又はイオンビームで内部配線用パターンを描画す
るための位置検出マークを形成する工程、電子ビーム又
はイオンビームで、上記位置検出マークラ検出し、上記
半導体基体と電子ビーム又はイオンビームとの位置合せ
を行う工程、この位置合わせ終了後、上記半導体基板の
一主表面上に形成された金属膜に上記電子ビーム又はイ
オンビームを照射することにより電極配線パターンを形
成する工程を備えた半導体装置の製造方法。 - （２）位置検出マークは、金属膜及びその下の半導体基
板をエツチングされることにより形成されたことを特徴
とする特許請求の範囲第１項記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22227182A JPS59110133A (ja) | 1982-12-15 | 1982-12-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22227182A JPS59110133A (ja) | 1982-12-15 | 1982-12-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59110133A true JPS59110133A (ja) | 1984-06-26 |
Family
ID=16779761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22227182A Pending JPS59110133A (ja) | 1982-12-15 | 1982-12-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59110133A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63307736A (ja) * | 1987-06-10 | 1988-12-15 | Hitachi Ltd | イオンビ−ム加工方法 |
-
1982
- 1982-12-15 JP JP22227182A patent/JPS59110133A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63307736A (ja) * | 1987-06-10 | 1988-12-15 | Hitachi Ltd | イオンビ−ム加工方法 |
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