JPS59108131A - 入出力制御装置 - Google Patents
入出力制御装置Info
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- JPS59108131A JPS59108131A JP21798082A JP21798082A JPS59108131A JP S59108131 A JPS59108131 A JP S59108131A JP 21798082 A JP21798082 A JP 21798082A JP 21798082 A JP21798082 A JP 21798082A JP S59108131 A JPS59108131 A JP S59108131A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/004—Error avoidance
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の属する技術分野の説明）
本発明は入出力制御架ｗ（ＩＯＣ）、特に、複数の中央
処理装置（ＣＰＵ）に共用されるＩＯＣ□ においてＣＰＵから発行される入力出命令の実行過程に
おいて発生する状態情報の制径１方式に関する。
処理装置（ＣＰＵ）に共用されるＩＯＣ□ においてＣＰＵから発行される入力出命令の実行過程に
おいて発生する状態情報の制径１方式に関する。
（従来技術の説明）
入出力命令の実行は、周知のように、ＩＯＣ甘たけチャ
ネルとＩＯＣとを介して行なわれる。
ネルとＩＯＣとを介して行なわれる。
ＩＯＣは、入出力命令に応答してテークの転送を制御す
ると共に、入出力命令の実行に関連して発生する各棟の
状態情報をも制御し、該状腕情報をＣＰＵに報告する。
ると共に、入出力命令の実行に関連して発生する各棟の
状態情報をも制御し、該状腕情報をＣＰＵに報告する。
この状態情報にはテーク転送の終了を示すチャネル終了
情報、入出力装ｋ（１０）の動作終了を示すテバイス終
了情報および入出力命令実行中のエラーを示すエラー情
報などが含まれる。
情報、入出力装ｋ（１０）の動作終了を示すテバイス終
了情報および入出力命令実行中のエラーを示すエラー情
報などが含まれる。
これらの状態情報がＩＯＣに保持されている間はＩＯＣ
は同じ■０に対する次の入出力命令の実行を行なわない
ように制御する。複数のＣＰＵに対してアクセスパスを
向えているＩＯＣは、入出力命令単位に複数のＣＰＵと
時分割に接続されて、処理を行う。
は同じ■０に対する次の入出力命令の実行を行なわない
ように制御する。複数のＣＰＵに対してアクセスパスを
向えているＩＯＣは、入出力命令単位に複数のＣＰＵと
時分割に接続されて、処理を行う。
このような従来構成においては、１つのＣＰＵに対する
前記状態情報がＩＯＣに保留中である場合には、当該状
態情報と関連している■０は状態情報がＣＰｔＪに１成
られる壕で他のＣＰＵから使用できないような状態とな
る。このため、片方のＣＰＵが状態情報をＩＯＣに保留
させたままでダウンすると、当該■０は他のＣＰＵから
全く使用できなくなるという欠点がある。特に、他方の
ＣＰＵがオンラインシステムでめる場合Ｋｉｉ、 シス
テムタウンの発生する要因となるＯＪ訃、性があった。
前記状態情報がＩＯＣに保留中である場合には、当該状
態情報と関連している■０は状態情報がＣＰｔＪに１成
られる壕で他のＣＰＵから使用できないような状態とな
る。このため、片方のＣＰＵが状態情報をＩＯＣに保留
させたままでダウンすると、当該■０は他のＣＰＵから
全く使用できなくなるという欠点がある。特に、他方の
ＣＰＵがオンラインシステムでめる場合Ｋｉｉ、 シス
テムタウンの発生する要因となるＯＪ訃、性があった。
（発明の詳細な説明）
本発明はの目的はＩＯＣが各■０単位の状態情報の保留
状態を監視して、予め定めた時間が経過した俵では、上
記保留状態を自動的に解除することにより、入出力装置
の体動性を向上させるＩＯＣを提供することにある。
状態を監視して、予め定めた時間が経過した俵では、上
記保留状態を自動的に解除することにより、入出力装置
の体動性を向上させるＩＯＣを提供することにある。
（発明の構成）
本発明の装置は複数のＣＰＵに共用されるＩＯＣにおい
て、 前記ＣＰＵからの入出力命令大行に関連して発生する状
態情報、該状態情報の有無の区別および該状態情報発生
からの経過助１１＝＋１を営む情報を前記ＩＯＣによυ
制御される１０対応に記憶する記憶手段と、 前言じ入出力命令が入力すると＠肖已韻憶十段の番地の
うちのし入出力命令によ＃）指示される工０対応の番地
會欣１出しアクセスし前記状態情報が発生すると前記記
憶手段の番地のうちの対応する番地を書込みアクセスし
また前記入出力命令が無いときには前記記憶手段の全番
地を順次に走査する走査制御手段と、 前記読出しアクセスの結果によシカ「、み出された状態
の不無区別に応答してそれぞれ前記入出力命令の不起動
／起動を行ない前記豊込みアクセス時に前記状態情報と
前記状態情報の不表示とを書き込みまた前記走査時には
状態情報准表示のある番地の前記経過時間を更新し該経
過時間が予め定めた時間を超過すると当該状態情報右表
示を無表示に切シ換える制御手段 とを設けたことを特徴とする。
て、 前記ＣＰＵからの入出力命令大行に関連して発生する状
態情報、該状態情報の有無の区別および該状態情報発生
からの経過助１１＝＋１を営む情報を前記ＩＯＣによυ
制御される１０対応に記憶する記憶手段と、 前言じ入出力命令が入力すると＠肖已韻憶十段の番地の
うちのし入出力命令によ＃）指示される工０対応の番地
會欣１出しアクセスし前記状態情報が発生すると前記記
憶手段の番地のうちの対応する番地を書込みアクセスし
また前記入出力命令が無いときには前記記憶手段の全番
地を順次に走査する走査制御手段と、 前記読出しアクセスの結果によシカ「、み出された状態
の不無区別に応答してそれぞれ前記入出力命令の不起動
／起動を行ない前記豊込みアクセス時に前記状態情報と
前記状態情報の不表示とを書き込みまた前記走査時には
状態情報准表示のある番地の前記経過時間を更新し該経
過時間が予め定めた時間を超過すると当該状態情報右表
示を無表示に切シ換える制御手段 とを設けたことを特徴とする。
（この発明の詳細な説明）
次に本発明について図面を参照して計細に説明する。
第１図は本発明の一実施例および第２図は第１図に示し
た実施例の一使用例をそれぞれ示すブロック図である。
た実施例の一使用例をそれぞれ示すブロック図である。
第２図において、参照番号１−０と１−１はＣＰＬＩ、
参照番号２−０と２−１はチャネル。
参照番号２−０と２−１はチャネル。
参照企号３は本発明によるＩＯＣおよび参照番号４−０
、４−１・・・・・・４−ＮはＩＯである。
、４−１・・・・・・４−ＮはＩＯである。
第１図において、本実施例は第２図におりるチャネル２
−０および２−１とそれぞれ対応するドライバ／レシー
バ回路５−０および５−１と、入出力柿令に応答してド
ライバ／レシーノく回路５−０と５−１のうちのいずれ
か一方を選択する選択回路６と、チャネルインタフェー
スを制御するインタフェース制御部７と、走査制御部８
と、該走査制御部８により走査されてフェッチ／ストア
される制御記憶部９と、リード／ライト制御１１部１０
と、マイクロフログラム制御部１５とから構成さｎてい
る。制御記憶部９はｌ１０４−０．４−１・・・・・・
４−Ｎのそれぞれに対応して番地９−０．９−１・・・
・・・９−Ｎを有し、これら各番地９−０．９−１・・
・・・・９−Ｎは状態情報の有無の別を表示する状態情
報表示部１１と、いずれのチャネルからの入出力命令に
対応して動作中であるかを示すチャネル情報部１２と、
状態悄訓シか発生してからの経過１時間が引時される時
間積外部１３と状態情報部１４とを含む。なお、制御記
憶部９のテータ糸パスの図示は繁雑化を避けるため省略
した。
−０および２−１とそれぞれ対応するドライバ／レシー
バ回路５−０および５−１と、入出力柿令に応答してド
ライバ／レシーノく回路５−０と５−１のうちのいずれ
か一方を選択する選択回路６と、チャネルインタフェー
スを制御するインタフェース制御部７と、走査制御部８
と、該走査制御部８により走査されてフェッチ／ストア
される制御記憶部９と、リード／ライト制御１１部１０
と、マイクロフログラム制御部１５とから構成さｎてい
る。制御記憶部９はｌ１０４−０．４−１・・・・・・
４−Ｎのそれぞれに対応して番地９−０．９−１・・・
・・・９−Ｎを有し、これら各番地９−０．９−１・・
・・・・９−Ｎは状態情報の有無の別を表示する状態情
報表示部１１と、いずれのチャネルからの入出力命令に
対応して動作中であるかを示すチャネル情報部１２と、
状態悄訓シか発生してからの経過１時間が引時される時
間積外部１３と状態情報部１４とを含む。なお、制御記
憶部９のテータ糸パスの図示は繁雑化を避けるため省略
した。
イせ、たとえはチャネル２−１がＣＰＵｔ−１からの入
出力命令と１０番号（４−ｏとする）とを受けとると、
入出力命令に応答して所定の処理を行なった後で、ｌ０
Ｃ３に対して命令コードと１．０査号とを出力する。選
択回路６はこのＩＯ＆号によシ指定される１、 ０４−
Ｑとチャネル２−１との間のテータ転送パスヲ確立す
る。
出力命令と１０番号（４−ｏとする）とを受けとると、
入出力命令に応答して所定の処理を行なった後で、ｌ０
Ｃ３に対して命令コードと１．０査号とを出力する。選
択回路６はこのＩＯ＆号によシ指定される１、 ０４−
Ｑとチャネル２−１との間のテータ転送パスヲ確立す
る。
マイクロプロクラム制御部１５は、ドライバ／レシーバ
回路５−１と選択回路６とを祠でインタフェース制御部
７に、命合コードトＩ Ｏｊ＄’番号４−０とか転送さ
れたことを検出すると、゛この命令コードを解読し、ま
た制御ｉピ憶部９のうちの１０番号４−ｏに対応する番
地９−０を走査制？Ａ１部８により腓、み出し、状態情
報表示部１１を参照して１０４−０が動作可能か否かを
判断する。
回路５−１と選択回路６とを祠でインタフェース制御部
７に、命合コードトＩ Ｏｊ＄’番号４−０とか転送さ
れたことを検出すると、゛この命令コードを解読し、ま
た制御ｉピ憶部９のうちの１０番号４−ｏに対応する番
地９−０を走査制？Ａ１部８により腓、み出し、状態情
報表示部１１を参照して１０４−０が動作可能か否かを
判断する。
状態情報表示部１１が９１１であれば、■０４−０に対
する以前の状態情報がＣＰ［Ｊ １−０まだはＣＰＵ１
−１に引きとられていないことを表わしておｆｉ、ｌ０
４−０は動作不可であ）。
する以前の状態情報がＣＰ［Ｊ １−０まだはＣＰＵ１
−１に引きとられていないことを表わしておｆｉ、ｌ０
４−０は動作不可であ）。
状態情報表示部１１が１０１であれはｌ０４−０は動作
可能である。この吉きは、走査制御部８はマイクロプロ
グラム制御部１５の制御により、制御記憶部９の番地９
−０のチャネル情報１２に［２−ＩＪを簀き込み、また
リード／ライト制御部１０はマイクロプログラム制御部
１５の制御により、ＣＰＵｌ−１側と１０４−０との間
で所定のデータ転送を実行する。インタフェース制御部
７はこのデータ転送およびルＪ述の命令コード等の受ｊ
ｅ、！ｌｌに関するチャネル２−１とｌ０Ｃ３との間の
インタフェース制御を行なう。
可能である。この吉きは、走査制御部８はマイクロプロ
グラム制御部１５の制御により、制御記憶部９の番地９
−０のチャネル情報１２に［２−ＩＪを簀き込み、また
リード／ライト制御部１０はマイクロプログラム制御部
１５の制御により、ＣＰＵｌ−１側と１０４−０との間
で所定のデータ転送を実行する。インタフェース制御部
７はこのデータ転送およびルＪ述の命令コード等の受ｊ
ｅ、！ｌｌに関するチャネル２−１とｌ０Ｃ３との間の
インタフェース制御を行なう。
マイクロプログラム制御部１５はリー ド／ライト制御
部１０からの信号によＪ、ｌ０４−０とのデータ転送か
終了したこと音検知するか、またＶリード／ライト制御
部１０．インタフェース制御部７および選択回路６がら
の信号圧よシ、データ転送時に誤りが発生したことを検
知すると、制御記憶部９のうちのｌ０４−Ｑ対応番地９
−〇の状態情報表示部１１に１１１を、状態情報部１４
に状態情報をそれぞれ書き込み、まだ時間情報１３を１
０１イニシヤライズする。この時点でｌ０４−ＱはＣ’
ｌ’Ｕｌ−１側から接続＆％状態となき この状態下においては、マイクロプログラム制御部１５
ｉｄ選択回路６を監袂してＩＯに対する指示か無いこと
を確認しながら、走査制御部８に対して制御記憶部９の
全番地金走食し、状態情報表示部１１が“１１である番
地の時間情報部１３を更新していく。
部１０からの信号によＪ、ｌ０４−０とのデータ転送か
終了したこと音検知するか、またＶリード／ライト制御
部１０．インタフェース制御部７および選択回路６がら
の信号圧よシ、データ転送時に誤りが発生したことを検
知すると、制御記憶部９のうちのｌ０４−Ｑ対応番地９
−〇の状態情報表示部１１に１１１を、状態情報部１４
に状態情報をそれぞれ書き込み、まだ時間情報１３を１
０１イニシヤライズする。この時点でｌ０４−ＱはＣ’
ｌ’Ｕｌ−１側から接続＆％状態となき この状態下においては、マイクロプログラム制御部１５
ｉｄ選択回路６を監袂してＩＯに対する指示か無いこと
を確認しながら、走査制御部８に対して制御記憶部９の
全番地金走食し、状態情報表示部１１が“１１である番
地の時間情報部１３を更新していく。
このとき、対応する状態情報表示部１１が１０１である
■０からの入出力命令があると、マイクロプログラム１
４はこの入出力命令に対する受付けあるいは既に受は付
けていた入出力命令に対する処理を時分割で実行し、状
態情報表示部１１が１１１である番地の状態情報部１４
の内容も、走査制御部８．マイクロプログラム制御部１
５．インタフェース制御部７および選択回路６を経由し
て、チャネル情報部１３の内容により示きれるチャネル
２−０またはチヤ不化２−１に送出する。
■０からの入出力命令があると、マイクロプログラム１
４はこの入出力命令に対する受付けあるいは既に受は付
けていた入出力命令に対する処理を時分割で実行し、状
態情報表示部１１が１１１である番地の状態情報部１４
の内容も、走査制御部８．マイクロプログラム制御部１
５．インタフェース制御部７および選択回路６を経由し
て、チャネル情報部１３の内容により示きれるチャネル
２−０またはチヤ不化２−１に送出する。
上述の走五町において、マイクロプロクラム制御部１４
が、予め定めた時間をり、Ｍ→した時間情報部１３のあ
ることを検出すると、当該番地の状態情報表示部１１を
ＩＯ”に強制的にリセットする。この結果により、１０
″にリセットされたＪＯはＣＰＬＩＩ−０またはＣＰＵ
ｌ−１との間でデータ転送が可能となる。
が、予め定めた時間をり、Ｍ→した時間情報部１３のあ
ることを検出すると、当該番地の状態情報表示部１１を
ＩＯ”に強制的にリセットする。この結果により、１０
″にリセットされたＪＯはＣＰＬＩＩ−０またはＣＰＵ
ｌ−１との間でデータ転送が可能となる。
（発明の効果の欣明）
本発明によれは、以上のような構成の採用によｐ、状態
情報が発生時点から予め定められた時間以上経過しても
ＣＰＵに引き取られないと該状態情報に関連するＣＰＵ
と入出力装拠との接続保留状態が解除されるため、該Ｉ
Ｏを他のＣＰＵから使用できるようになシ、ＩＯの稼動
性を向上させることができる。
情報が発生時点から予め定められた時間以上経過しても
ＣＰＵに引き取られないと該状態情報に関連するＣＰＵ
と入出力装拠との接続保留状態が解除されるため、該Ｉ
Ｏを他のＣＰＵから使用できるようになシ、ＩＯの稼動
性を向上させることができる。
第１図は本発明の一実施例および第２図は第１図に示し
た実施例の一朗用例をそれぞれ示す。 １・・・・・・中央処理装置（ＣＰＬＩ）、２・・・・
・・チャネル、３・・・・・・入出力制御装置ｉ （Ｉ
ＯＣ）、４−０゜４−１・・・・・・４−Ｎ・・・・
・・入出力装置（１０）、５−０．５−１・・・・・・
ドライバ／レンーバ回路、６・・・・・・選択回路、７
・・・・・・インタフェース制徊：部、８・・・・・・
走査制御部、９・・・・・・制御記憶部、９−０．９−
１・・・・・・９−Ｎ・・・・・・番地、１０・・・・
・・リード／ライト制御部、１１・・・・・・状態情報
表示部、１２・・・・・・チャネル情報部、１３・・・
・・・時（口ｊ情報部、１４・・・・・状糾情報部、１
５・・・・・・マイクロプログラム制御部。 １８６− 第 ２ 図
た実施例の一朗用例をそれぞれ示す。 １・・・・・・中央処理装置（ＣＰＬＩ）、２・・・・
・・チャネル、３・・・・・・入出力制御装置ｉ （Ｉ
ＯＣ）、４−０゜４−１・・・・・・４−Ｎ・・・・
・・入出力装置（１０）、５−０．５−１・・・・・・
ドライバ／レンーバ回路、６・・・・・・選択回路、７
・・・・・・インタフェース制徊：部、８・・・・・・
走査制御部、９・・・・・・制御記憶部、９−０．９−
１・・・・・・９−Ｎ・・・・・・番地、１０・・・・
・・リード／ライト制御部、１１・・・・・・状態情報
表示部、１２・・・・・・チャネル情報部、１３・・・
・・・時（口ｊ情報部、１４・・・・・状糾情報部、１
５・・・・・・マイクロプログラム制御部。 １８６− 第 ２ 図
Claims (1)
- 【特許請求の範囲】 複数の中央処理装置に共用される入出力制御装置にお１
ハて、 前記中央処理装置、からの入出力命令実行に関連して発
生する状態イ”ｈ報、該状態情報の有無の区別および該
状態情報発生からの経過時間を含む情報を前記入出力制
御装置により制御される入出力装置対応に記憶する記憶
手段と、 前記入出力命令か入力すると前記記憶手段の番地のうち
の該入出力命令により指示される入出力装置対応の番地
を脱出しアクセスし前記状態情報が発生すると前記記憶
手段の番地のうちの対応する番地全書込みアクセスしま
た前記入出力命令が無いときには前記記憶手段の全番地
を順次に走査する走査制御手段と、 前記読出しアクセスの結果によシ読み出された状態情報
の有無区別に応答してそれぞれ前記入出力命令の不起動
／起動を行ない前記街込みアクセス時に前記状態情報と
前記状態情報の右表示とを書き込みまた前ｉＣ走査時に
は状態情報右表示のある番地の前記経過時間を更新し該
経過時蝙：予め定めた時間を超過すると当該状態情報右
表示を無表示に切り換える制御手段 とを設けたことを％徴とする入出力制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21798082A JPS59108131A (ja) | 1982-12-13 | 1982-12-13 | 入出力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21798082A JPS59108131A (ja) | 1982-12-13 | 1982-12-13 | 入出力制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59108131A true JPS59108131A (ja) | 1984-06-22 |
Family
ID=16712736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21798082A Pending JPS59108131A (ja) | 1982-12-13 | 1982-12-13 | 入出力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59108131A (ja) |
-
1982
- 1982-12-13 JP JP21798082A patent/JPS59108131A/ja active Pending
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