JPS5939060B2 - 外部処理装置制御装置 - Google Patents

Description

【発明の詳細な説明】 発明の背景 利用分野 本発明はゼータ処理装置、特に外部処理ユニツトによる
ターゲツトシステム使用者プログラムの実行のために要
求された操作ホスト処理装置に実行するよう作動する装
置に関する。

他の処理装置用に書かれたプログラムに応答して工ミニ
レート操作をするために多くの装置が造られた。

他の処理装置のジヨブを実行する準備のために、普通、
ジヨブ実行用に必要な種々のシステムパラメータがオペ
レータによつて設定される必要があつた。もちろん、こ
れは相当時間を消費するし、通常そのジヨブがそのシス
テム内にストアされた貴重な情報を破壊するような間違
いがなく正確に実行されることを確実にするために、経
験を積んだオペレーターの補助を必要とする。従つて、
本発明の第１の目的は、ホストシステムによつて実行さ
れる外部処理装置のジヨブをデイスパツチするために必
要な初期操作のための方法及び装置を提供することにあ
る。本発明の他の目的は、デイスパツチされる使用者プ
ログラムにとつて平明な方法のデイスパッチ操作によつ
て実現される装置を提供することにある。

発明の要約 これらの目的は、ホスト処理装置の主メモリと外部処理
ユニツトとに動作上結合されたマイクロプログラム化さ
れた処理ユニツトを含む本発明の好適な実施例によつて
達成される。

ホスト処理装置から受取つた指令に応答して、前記マイ
クロプログラム化された処理ユニツトは、使用者プログ
ラムの実行のために外部処理装置を条件付けるために必
要な信号を発生するようにマイクロプログラム制御の下
に動作する。本発明の好適な実施例において、前記マイ
クロプログラム化された処理ユニツトは、外部処理ユニ
ツトに接続された制御インターフエースに結合されてい
る。

外部処理ユニツトのある部分は、前記処理ユニツトがマ
イクロプログラム化された処理ユニツトによつて直接条
件付けられ得るように前記制御インターフエースと結合
されるべく調整されている。また、付加的な割込み制御
回路が前記外部処理ユニツトに含まれている。これによ
つて、前記マイクロプログラム化処理ユニツトは前記外
部処理ユニツトの動作を監視でき、またその処理が正確
に実行されるのを保証できる。制御命令に応答して、前
記マイクロプログラム化処理ユニツトはオペレーターの
操作によつて前もつて準備された機能を果すための副命
令信号を発生する。

更に、マイクロプログラム制御の下に、前記マイクロプ
ログラム化処理ユニツトは主メモリから前もつてストア
されたパラメータ情報によつて前記使用者プログラムを
デイスパツチするのに必要な外部処理ユニツトの記憶装
置及び種々の内部レジスタヘロードするための制御信号
を発生する。このような本発明の装置は、使用者プログ
ラムに対して平明な方法によつて、使用者プログラムが
デイスパツチされるように動作する。

より重要なことは、外部処理ユニツトの条件付けがオペ
レーターの速さでなく計算機の速さでできることである
。以下図面を参照して本発明による制御装置の好適な実
施例について詳細に説するが、本発明はこの実施例に限
定されるものでないことはいうまでもない。

第１図のホストシステムについての一般的説明第１図は
本発明による方法及び装置を含む情報処理システムの図
である。

図を参照すると、このシステムがホスト処理装置１００
を含んでおり、この処理装置１００は主メモリ１５０内
に含まれる多数のメモリーモジユールの内のどの１つで
もこのシステム内の異なつたユニツトからアクセスでき
るようにするシステム制御ユニツト（ＳＣＵ）１１０に
結合されている。主メモリ１５０の多数の異なつたポー
トとの結合に加えて、このシステム制御ユニツトは第１
図中に示されている副システム１３０及び１４０によつ
て多数の入力／出力装置の動作を制御するためのＩ／Ｏ
制御装置即ち多重化装置（ＩＯＭ）１２０の多数のポー
トに結合されている。前記副システム１３０は複数のテ
ープ駆動装置１３０−１ないし１３０−ｎを制御する。
前記副システム１４０は複数のデイスク駆動装置１４０
−１ないし１４０−ｎを制御する。本発明の目的のため
に、ユニツト１００ないし１５０は米国特許第３４１３
６１３号及び同特許３５１４７７２号に記載された装置
を利用し得る。上記好適な実施例において参照されたデ
ータ処理システムの動作を監視し、管理するための管理
制御副システム又はオペレーテイングシステムソフトウ
エアは米国特許第３６１８０４５号に記載されたシステ
ムを利用し得る。第１図を見ると、このシステムは中央
処理装置（Ｓ２Ｐ）３００を含み、この中央処理装置は
処理装置インターフエースアダプタ（ＰＩＡ）２００に
結合されているのがわかる。

この処理装置３００は、本発明の目的上、従来の設計で
よい。例えば、ｆｌ府物である、［モデル３２００概要
説明書、バネウェル社発行、１９７０年版権、注文番号
１１１．００１５．０００．１−Ｃ５２］に記載された
ものでよい。更に、本発明と同一の譲受人に譲渡された
、ルイス・ジ一・オリアリ（ＬｅｗｉｓＧ．Ｏｌｌａｒ
ｉ）他の発明による米国特許第３３２３１１０号及びり
チャート・エイ・レメイ（ＲｉｃｈａｒｄＡ．Ｌｅｍａ
ｙ）他の発明による米国特許第３８１１１１４号を参照
されたい。前記処理装置インターフエースアダプタ２０
０は外部中央処理装置３００とホストシステムとの間の
データ及び制御をインターフエースするマイクロプログ
ラム化された処理装置であつて、このシステムがターゲ
ツトシステムプログラムを工ミニレートすることを可能
にする、前記アダプタ２００はシステム制御ユニツト１
００のポートの１つと直接結合し、全システムに対する
修正が不要となるようにする。

主メモリー１５０ 第７図は、ホスト処理装置１００のオペレーテイング・
システムを補助するのに必要かつ十分なメモリー又はＳ
２Ｐ処理装置３００の機能のためのスペースとして設け
られたメモリーを含む主メモリーの部分を示している。

Ｓ２Ｐ処理装置３００のためのメモリースペースは両立
性補助実行ルーチンと、両立性モード状態保持領域（２
ＳＳＡ）と、Ｓ２メモリー領域と、副バツフア領域との
ための記憶を与えるのに十分なものである。

本発明の目的のために、前記両立性補助実行ルーチンは
、従来の設計でよく、例えば、Ｓ２Ｐ処理装置３００の
オペレーテイングシステムの［モニターコール］機能と
、ホストオペレーテイングシステムとの間のインターフ
エースを与える従属モードルーチンのセツトでよい。前
記両立性モード状態保持領域は、前記アダプタ及び前記
外部処理装置の操作の制御に用いるパラメータを記憶す
る。

前記Ｓ２メモリー領域は、必要なシステム情報と、使用
者プログラムを記憶する。前記副バッファ領域は、出力
操作に必要な、十分な大きさの中間バツフアのための記
憶領域である。上記の領域は、第７図を参照してさらに
詳細に説明される。第７図を参照すると、多数の表がア
ダプタ２００との通信に使用されることがわかる。

表にはＩ／０割込みベクトル、通信領域、ＩＯＭメール
ボツクス、チヤネルモジユール領域、そして従属プログ
ラム領域が含まれる。これらの表のみが、本発明を理解
するために十分なものなので、以下に詳細に説明される
。前記１／Ｏ割込みベクトルは、ホスト処理装置によつ
て実行されるべき割込みを処理装置にセツトさせる。前
記通信領域は、［接続」シーケンスに応じて実行される
チヤネルプログラムの初期化、実行、及び終了の間の同
期を維持するために用いられる固定記憶ロケーシヨンを
含む。このロケーシヨンは、図示のように、チャネルメ
ールボックスポインタ（ＣＭＰＷ）を記憶する。前記１
０Ｍメールボックスは、Ｉ／０多重化装置１２０のチヤ
ネルに割りつけられ、アダプター２００が、メールボッ
クスチャネルの中に含まれるポインターによつて示され
るチヤネル表を参照することを可能にする。前記チヤネ
ルモジユール領域は、チャネルメールボックスブロック
（ＣＭＢ）及びチヤネルプログラムプロック（ＣＰＢ）
を定義するのに十分な多数の語を記憶する。

前記ＣＭＢは、８語から成．り、通信領域のロケーシヨ
ンの１つにあるチャネルメールボックスポインター語（
ＣＭＰＷ）によつて指示される。前記チャネルメールボ
ックス語は、［接続］命令の発生以前に前記アダプター
２００によつて値をセツトされ、前記チヤネルプログラ
ムプロツク内に特定されたチヤネルプログラムを、正確
に実行するために、前記アダプターによつて使用される
。第７図を参照すると、第１のチャネルメールボックス
語は、状態保持領域を指示するポインターを含んでいる
。

第２のチャネルメールボックス語は、すべての相対番地
を絶対番地に変換するためにアダプター２００によつて
使用される２４ビットの絶対番地を含んでいる。それは
従属メモリー領域の第１語を指示し、このメモリー領域
が１Ｋバウンダリーで始まるので、前記絶対番地の低位
１０ビツトはＯにセツトされる。第３のメールボックス
語は、従属（使用者用）メモリー領域の大きさを表わす
２４ビツトの定数を含んでいる。この値もまた、その従
属メモリー領域が１Ｋバウンダリーで終わらなければな
らないので、前記絶対番地の低位１０ビツトはＯにセツ
トされる。第４のチャネルメールボックス語は、状態情
報の記憶領域を与えるチヤネル状態プロツク（図示しな
い）の第１語を指示する２４ビツトの番地を含んでいる
。第７図に示すように、前記チヤネルプログラムプロツ
クはそれぞれアダプター命令を特定するように符号化さ
れたチヤネル命令（ＣＣＳ）を含む。

各チヤネル命令は、１つ以上の語から成り、命令の型に
依存している。前記チヤネルプログラムプロックの第１
語のロケーシヨンは、前記チャネルメールボックスポイ
ンターに８語（すなわち、それは前記チヤネルプログラ
ムプロツクに関して固定されている）を付加したものに
よつて、限定される。前記従属領域は種々の領域を含み
、それらの中の２つのみが本発明に関係している。

それらは、状態保持領域（２ＳＳＡ）と、メモリー領域
である。前記バツフア領域は、Ｉ／０データ転送操作用
の記憶領域を与えるが、ここではより詳細に論義はしな
い。前記状態保持領域は、前記Ｓ２Ｐ処理装置を操作す
るためにアダプター２００によつて要求される必要なす
べての情報を含む。

これはまた前記Ｓ２Ｐ処理装置によつて実行された操作
の結果と、結果を表示する前記アダプターによつて発生
された状態を含む。図にみられるように、この領域は、
アダプター制御領域（ＰＣＡ）と、表示及び制御レジス
タ領域（ＩＣＡ）と、終了状態領域とを（すべて図示し
ない）含む。ＰＣＡは、前記Ｓ？Ｐ処理装置３００の操
作を開始し、制御し、停止するために要求される必要な
情報とともに、アダプター２００へ供給するためにあら
かじめロードされる８語のロケーシヨンから成つている
。ＰＣＡ内に含まれる情報は、第１図に示される形式で
ある。これらの語は以下のように符号化される。ＰＣＡ
Ｗｌ ビット ＰＣＡＷ２ ビット ＰＣＡＷ３ ビット ＳＢＺ（ビツトをＯにセツトする） ＳＢＺ Ｒ一特定された相対番地。

このビットは、１にプリセツトされＳ２Ｐメ モリーポインターが相対番地である こと（ＢＡＲに関する）を特定する。

２００（０）メモリーボインタ一。

この２４ビットの番地フイールドは、 ＢＡＲに関連して、Ｓ２Ｐメモリー 領域の始まりを特定する。

Ｓ２Ｐメモリー領域が１Ｋバウンダリで始ま るので、この低位１０ビツトはＯに 等しい。

ＳＢＺ ＳＢＺ Ｓ２Ｐメモリーサイズ。

これはＳ２Ｐメモリー領域を画定する２４ ビットの定数である。

もしｎがメモリー領域内の最終メモリーロケーシ ヨンの番地であるなら、メモリーサ イズとこの２００（０）メモリー領域の 始まりを定義する番地を加えたもの は、従属メモリー領域内のメモリー ロケーシヨンｉ＋１を指示する。

このメモリーサイズは、ソフトウエア によつてロードされ、Ｓ２Ｐによつ て行われる全てのメモリーアクセス のバウンダリ検査を実現するために、 ＰＩＡによつて使用される。

この定数の低位１０ビツトは、Ｓ２Ｐメモ リー領域が１Ｋバウンダリで終了す る必要があるためＯにセツトされる。

ＳＢＺ Ｓ２Ｐプログラム時間切れ定数 （ＰＴＣ）。

この２４ビツトの定数は、この定数によつて定められた
経 過時間が終了したときはいつでも ＰＣＡＷ４ ビット Ｓ２Ｐプログラムを停止させるよう にＰＩＡを条件付けるために、ソフ トウエアによつてロードされる。

こうして、ソフトウエアはＳ２Ｐプロ グラム内での内部割り込み、即ち、 モニターコールが時間切れ定数の終 了前に発生しない場合のタイムスラ イシング機能を得る。

ＳＢＺ ＳＢＺ 検知スイッチ設定。

これらのビツトの状態は、８個のＳ２Ｐ検知スイッ チの状態を反映している。

もしビット１がセツトされていれば、Ｓ２Ｐ 内の検知スイツチ１はセツトであり、 もしりセツトされていれば、検知ス イツチ１はりセツトである。

他のビットも同様である。

Ｓ２Ｐ状態パラメータ。

これらのビットは以下の状態を表示するように 符号化される。

ロードシーケンス中に、このビットがセツトされていれ
ば、ＰＩＡは、Ｓ２Ｐ処理装置を内部割り込みモードに
する。

ストアシーケンス中には、ＰＩＡは、 もしＳ２Ｐが内部割り込みモードで ない又はなかつたときは、割り込み 条件の発生に応じて夫々このビツト をセツト又はりセツトする。

ロードシーケンス中、このビットがセツトされていれば
、ＰＩＡはＳ２Ｐ処理 装置を外部割り込みモードにする。

ストアシーケンス中には、割り込み 条件の発生に応じて、ＰＩＡは、も しＳ２Ｐが外部割り込みモードでな い又はなかつたとき、夫々このビツ トをセツト又はりセツトする。

ロードシーケンス中、このビツトがセツトされていれば
、ＰＩＡはＳ２Ｐを継 続割込みモードにする。

ストアシーケンス中には、割り込み 条件の発生に応じて、ＰＩＡは、も しＳ２Ｐが継続割り込みモードでな い又はなかつたとき、夫々このビツ トをセツト又はりセツトする。

１２−このビットが１にセツトされると、ＰＩＡはロー
ドシーケンシ中に外部割り込み機能を起動して外部割り
込みを模 擬する。

１３−このビツトが１にセツトされると、Ｓ２Ｐ科学オ
プシヨンが要求されることを表わし、その結果ＰＩＡは
、ロード シーケンス中にＳ２Ｐの科学レジス タをロードする必要があることをも表 わす。

１４−フエーズ表示。

このビットがＯにセツトされると、第１の機能型を表わ
し、１にセツトされると、第２の機能型を 表わす。

１５−このビットがＯにセツトされると、Ｓ２Ｐが内部
割り込みモードに入るようになつているとき、ＰＩＡは
Ｓ２Ｐに 割り込む。

１６−このビットがＯにセツトされると、Ｓ２Ｐが外部
割り込みモードに入るようになつているとき、ＰＩＡは
Ｓ２Ｐに 割り込む。

１７−このビツトがＯにセツトされると、Ｓ２Ｐが継続
割り込みモードに入るようになつているとき、ＰＩＡは
Ｓ２Ｐに 割り込む。

第７図の表示及び記憶レジスタ領域（２１ＣＡ）は、Ｓ
２Ｐ処理装置３００の制御メモリ内に含まれる種々のレ
ジスタの内容の像（イメージ）をストアするための４０
のワークロケーシヨンを含んでいる。

第７図は、内容がストアされた特定のレジスタを表して
いる。これらのレジスタの使用に関するさらに進んだ情
報についてぱ、次に示す刊行物を参照されたい。（［モ
デル２００ないし４２００までのシリーズ２００プログ
ラマ用参照便覧」ハネイウエル・インフオメーシヨン・
システムズ・インコーポレイテツド発行、版権１９７０
年、注文番号１１３．０００５．００００．４１３９．
）ここで説明したように、２１ＣＡ領域は、ホスト処理
装置１００によつて、ジヨブの開始時に種種のレジスタ
の状態と、Ｓ２Ｐ処理装置３００によつてストアされる
種々の特性情報を定義するために使用される。

本発明に従つて、それはまた、その後アダプタ２００に
よつて、制御チヤネル命令の実行中に、Ｓ２Ｐ処理装置
中で種々のレジスタをロードするために使用される。ま
た、この領域は、同じチヤネル命令が完了した後、実行
中のＳ２Ｐ処理装置パラメータをストアするために、使
用される。このメモリ領域は、Ｓ２Ｐ処理装置に見える
唯一の領域である。

第７図に見られるように、それはシステム領域と使用者
プログラム領域とを含んでいる。この領域は、使用者プ
ログラムの命令とデータをストアする。処理装置インタ
ーフエースアダプタ２００の一般的説明第２図は処理装
置インターフエースアダプタ２００を示すプロツク図で
ある。

図からアダプタ２００は制御部２０１と入出力処理部２
１０を含むことがわかる。制御部２０１は、ホスト処理
装置１００から受取る諸指令に応じて処理装置３００の
動作を制御するための副指令信号を与える。

特に、この部分は、処理装置３００を制御し、主メモリ
ー１５０に対してデータを出入させ、処理装置３００に
より用いられる制御パネルを制御する副指令信号を形成
する。入出力処理部２１０は、ＳＣＵｌｌＯ、制御パネ
ルおよび処理装置３００のデータ回線にアダプタ２００
を結合するインターフエース回路を含んでいる。

この部分は、各種のデータ操作動作、および制御部２０
１又は処理装置３００のいずれかの制御下で生じるメモ
リー番地指定動作を行う。これら２つの主要部について
は以下に更に詳細に論議する。制御部 第２図において、この部分は、各語が３６ビツトを含む
最大５１２０語を有する様構成された制御記憶２０１−
１０を含む事が判る。

この制御記憶の構成は、第４図に概略示されている。同
図から判る様に、８進数の番地０００００ないし０１７
７７により示される下位の１０２４ロケーシヨンは、各
々９ビツト巾の４つの読出し専用メモリ（ＲＯＭ）回路
ボードを含んでいる。これらの記憶ロケーシヨンは多数
の基本ハードウエア論理テスト（ＢＬＴ）のマイクロプ
ログラムを記憶し、このマイクロプログラムは、アダプ
タ回路および制御部の予備テストの実施、主メモリー１
５０へのアクセス実施および検査ルーチンおよび［パー
ンナリテイ」（通常動作）マイクロプログラム即ちフア
ームウエアを用いた制御記憶１１０の他の部分のロード
を行うために使用される。第４図から判る様に、８進数
の番地０２０００ないし１１７７７により示される残り
の記憶ロケーシヨンは、２部分までの書込み可能記憶ロ
ケーシヨン（ＲＡＭ）からなる。

これらのロケーシヨンは、検査ルーチン「オーバーレ一
」、及び制御記憶２０１−１０の読み出し専用メモリ部
に記憶されるマイクロプログラム・ローダ・ルーチンに
よりロードされるパーソナリテイフアームウエアを記憶
する。所要の記憶ロケーションの量を最少限度にするた
め、検査ルーチンは、多数の異なるロードに分割され、
最後にパーソナリテイフアームウエアが制御記憶２１０
−１０にロードされるまで、相互にオーバーレ一される
シーケンスを実行する。本発明の諸目的のために、この
制御記憶は、テキサスインストルメンツ社により１９７
２年に刊行された文献［設計技術者のためのＩＣカタロ
グ」に開示される型式の諸回路を含む公知の諸回路を用
いて構成される。第４図から判るように、メモリ番地レ
ジスタ（ＣＳＡ）２０１−１２からの信号ＣＳＡＯ３Ｏ
ＯないしＣＳＡｌ２ＯＯの補数即ち否定は、各ＲＯＭ回
路パッケージに与えられるが、これは各パツケージが、
入力番地信号を反転させる各番地回路に対して直列のバ
ツフア反転回路を含んでいるためである。

レジスタ２０１−１２からの番地信号の肯定及び否定は
両方共ＲＡＭチツプに対する入力として使用される。信
号ＣＳＣＥＯＯＯないしＣＳＣＥ４ＯＯはチツプ作動可
能信号で、ＣＳＡレジスタ２０１１２の土位の番地ビツ
ト（即ち、ビツト００〜０２）のデコードに応答して生
成される。

生成されると、これら信号は適当なＲＯＭ又はＲＡＭパ
ツケージを条件付けて、制御記憶２０１−１０の記憶ロ
ケーシヨンの１つにアクセス可能にする。書込みパルス
ＣＳＷＲＴｌＯも又、選択された記憶ロケーシヨンにＢ
ＳＺＯＯｌＯないしＢＳＺ３５ｌＯに与えられた信号を
書込ませる各チップに対する入力として与えられる。第
４図は、これも又ＲＯＭチツププロツクに与えられるＣ
ＳＷＲＴｌＯ信号を示し、この信号は、必要に応じて保
守の目的のためＲＯＭパツケージの代りにＲＡＭパツケ
ージの設置を許容する事が判るであろう。作動可能信号
を与えるために用いられる回路の種類に関するこれ以上
の情報については、本願と同一の譲受人に譲渡された米
国特許第３９１１４０６号を参照されたい。アクセスさ
れた記憶ロケーシヨンの内容は、プロック２０１−１４
の複数個の増巾回路に対する入力バスを介して読出され
る。

これらの回路は、クロツクパルスの発生の１３９＋１秒
後有効信号を示す早期データ出力信号ＣＳＮＯＯ３Ｏな
いしＣＳＮ３５３Ｏを与える。図示しない４ＭＨｚのシ
ステムクロツクは、本システムのための基本的タイミン
グを設定するクロツクパルス即ちＰＤＡパルスを生成す
る。本発明の諸目的に関しては、このクロックは構成上
周知のものと考えられる。全ての早期レジスタ転送副指
令信号は、プロック２０１−１４から出力として出て来
る信号から第５ａ図に詳細に示されるプロック２０１−
３２に含まれる諸回路によりデコードされる。出力信号
ＣＳＮＯＯ３ＯないしＣＳＮ３５３Ｏは、プロック３０
１−３２に含まれる諸回路により生成される副指令信号
ＣＳＮＦＭＯＯに応答してプロツク２０１−１６のラツ
チ回路に対応する３６ビットの局部メモリレジスタに転
送される。更に、出力信号ＣＳＮＯＯ３ＯないしＣＳＮ
Ｏ４３Ｏは、プロック２０１−３２の諸回路により生成
される副指令信号ＣＳＮＦＭ９Ｏに応答して５ビットポ
ジシヨン０Ｐコードレジスタ２０１−３０に転送される
。第５ａ図に関して本文に説明した様に、信号ＣＳＮＦ
Ｍ９Ｏは、条件付き分岐および非実行条件が存在して次
のマイクロ命令の実行を阻止する時を除き、あるいはシ
ステムがＳＴＯＰモードにあるか、読出し又は書込み型
のマイクロ命令の実行中は、通常２進数１である。レジ
スタ２０１−３０は、実行中の現行マイク口命令の０Ｐ
コードを常に記憶する。

この様に、ビット信号ＣＳＮＯＯ５Ｏ〜ＣＳＮＯ４５Ｏ
はＣＳＮＯＯｌＯ〜ＣＳＮＯ４ｌＯから得られる。レジ
スタ２０１−１６は、前のクロツクサイクルの間ＣＳＡ
レジスタ２０１−１２に含まれる番地により番地指定さ
れた制御記憶ロケーシヨンの内容を常に記憶する。局部
レジスタ２０１−１６からの出力信号は、全ての副指令
、データ伝送及び乗算器制御信号、テストフイールド等
のデコーデイングのため、プロツク２０１−３４，２０
１３６，２０１−３８および２０１−４０の複数個のデ
コーダ回路に与えられる。０Ｐコードレジスタ２０１−
３０からの出力信号は、本文に説明した様に主なグルー
プデコーダ信号およびある転送動作を禁止するための副
指令禁止信号を生成するプロツク２０１−３４に含まれ
るデコーダ回路に与えられる。

第２図から判る様に、プロツク２０１−３４の諸回路は
、アダプタ２００のための多くの異なる動作モードを設
定するための状態フリツプフロツプを含むプロツク２０
１−５０から信号を受け取る。

各状態フリツプフロツプは、プロツク２０１３２の回路
により、又はマイクロ命令自体の内部のビツトから生成
される副指令信号によりセツト又はりセツトされる。異
なる状態フリツプフロップからの出力信号は、プロツク
２０１−５５の制御パネル回路に入力として与えられる
。ここで説明するようにこれ等回路は、Ｓ２Ｐ処理装置
３００の一部として通常含まれる制御パネルインターフ
エース論理回路を介してＳ２Ｐ処理装置３００の動作を
制御するための制御インターフエースに関する信号を生
成する。例えば、これ等回路は、その制御記憶に含まれ
るＳ２Ｐ処理装置のプログラム／割込みカウンタのエン
ター／デイスプレ一、１つの命令のＲＵＮおよびＳＴＯ
ＰモードにおけるＳ２Ｐ処理装置の動作、Ｓ２Ｐ処理装
置のクリアおよび初期設立、およびＳ２Ｐ処理装置の番
地モードおよび感知スイッチのセッテイングの変更を可
能とする。各回路は又、第８図の一部に示すように制御
システムの動作に必要な全ての外部のオペレータ、又は
保守設備に対する保守／制御パネルに対して信号を与え
る。

これ等回路の動作については、本発明の完全な理解に必
要な範囲でのみ記述する。然し、前記の動作の種類に開
する情報については、共に本文に記したものと同じ譲受
人に譲渡された米国特許第３９０９８０２号および同第
３８１３５３１号を参照されたい。

第２図から判る様に、早期データ出力信号も又、プロツ
ク２０１−１５の諸回路、ＣＳＡレジスタ２０１−１２
、および制御記憶の割込み（ＣＳＩ）レジスタ２０１−
２６に対する入力として与えられる。

出力信号は、第５ｇ図に詳細に示されるプロック２０１
−１５の書込み制御回路を条件付けして書込みパルス信
号ＣＳＷＲＴｌＯを生成する。本文に説明した様に、プ
ロック２０１−３２の諸回路は、ある種のマイクロ命令
に応答して、副指令信号ＣＳＡＮＥｌＯとＣＳＩＦＮｌ
Ｏの対応するものを２進数１に強制して、これが更にＣ
ＳＡレジスタ２０１−１２とＣＳＩレジスタ２０１２６
にそれぞれ転送経路２０１−２９と２０１２７を介して
ビツト信号ＣＳＮＯ５〜ＣＳＮｌ７およびＣＳＮ２３を
ロードする。又、ＣＳＡレジスタ２０１−１２も、本文
に説明する如く、プロック２０１−３２の諸回路により
副指令信号ＣＳＡＦＮｌＯが２進数１に強制される時、
経路２０１−３１を介してメモリーの局部レジスタ２０
１−１６からの分岐番地とパリテイチエツクビツトでロ
ード出来る事が判るであろう。セクシヨン２０１−１０
の制御番地レジスタおよび回路を考慮すれば、ＣＳＡレ
ジスタ２０１２２は制御メモリーの記憶番地レジスタと
して作用する事が判る。

これは１４ビツトのレジスタで、２０１部分の諸回路に
より生成された１３ビツト番地と、制御記憶２０１−１
０にその後ロードされるマイクロプログラムのマイクロ
命令のアセンブルの間、本発明により既に生成されてい
る１つのパリテイチエックビットとを記憶する。図示の
如く、ビツトポジシヨン０〜１２は１３ビツト番地を記
憶し、ビツトポジシヨン１３はパリテイチエックビット
を記憶する。レジスタビットポジシヨン０〜１２は、制
御記憶２０１−１０の５１２０語の記憶ロケーシヨンの
どれかを番地指定するために経路２０１−２１を介して
１３ビット番地を与える。パリエイチエックビット信号
は、本文に更に詳細に説明する様に、プロック２０１−
１４の増巾回路に読み出される各マイクロ命令のビツト
３１からの出力信号によりレジスタ２０１１２のビツト
ポジシヨン１３に対し回線２０１１１を介して与えられ
る。ＣＳＡレジスタ２０１−１２の１３ビツト番地およ
びパリテイチエツクビット内容は、転送経路２０１−１
７を介して１４ビットポジシヨンの制御記憶リターン番
地（ＣＳＲ）レジスタ２０１２２に対し、又転送経路２
０１−１９を介して１４ビットポジシヨンの制御記憶履
歴（ＣＳＨ）レジスタ２０１−１８に対して入力として
与えられる。

番地およびパリテイチエツク信号は、副指令信号ＣＳＲ
ＦＡｌＯおよびＣＳＨＦＡｌＯの対応するものがプロッ
ク２０１−３２の諸回路により２進数１に強制される時
、ＣＳＲレジスタ２０１−２２およびＣＳＨレジスタ２
０１−１８に記憶される。ＣＳＲレジスタ２０１−２２
はマイクロプログラムの副指令のリターンのためのリタ
ーン番地を記憶するために使用される。

本文に説明した様に、このレジスタは、分岐型およびリ
ターン型のマイクロ命令に応答してリターン番地でロー
ドされる。この記憶された番地は経路２０１−３７を介
してＣＳＡレジスタ２０１−１２に与えられる。番地お
よびパリテイチエツク信号は、プロツク２０１３２の諸
回路が転送信号ＣＳＡＦＲｌＯを２進数１に強制する時
、ＣＳＲレジスタ２０１−１２にロードされる。ＣＳＨ
レジスタ２０１−１８は、ＣＳＡレジスタ２０１−１２
の前の内容を表示するために用いられる。このレジスタ
は、制御回路により自動的にロードされ、マイクロ命令
によりアクセスすることは出来ない。更に、ＣＳＡレジ
スタ２０１−１２からの１３ビット番地も又、この番地
を１丈自動的に増進する１３ビツトの加算器回路（ＣＳ
Ｂ）２０１２０に対して入力として与えられる。

本発明の目的においては、この加算器回路２０１−２０
は構成上周知のものと考えられる。増進された番地は、
転送経路２０１−２３を介してＣＳＲレジスタ２０１−
２２の土位の１３ビットポジシヨンに、又転送経路２０
１−２５を介してＣＳＩレジスタ２０１−２５の上位の
１３ビットポジシヨンに与えられる。同様に、回線２０
１−１１上のパリテイチエツクビツト信号は、前記転送
経路を介してＣＳＲレジスタ２０１−２２およびＣＳＩ
レジスタ２０１−２６の最下位のビツトポジシヨンに与
えられる。副指令信号ＣＳＲＦＢｌＯおよびＣＳＩＦＢ
ｌＯの対応するものがプロツク２０１３２の諸回路によ
り２進数１に強制される時、番地およびパリテイチエッ
ク信号はＣＳＲレジスタ２０１−２２およびＣＳＩレジ
スタ２０１２６にそれぞれ記憶される。ＣＳＩレジスタ
２０１−２６は、制御記憶の読み出しおよび書込み動作
の間、第２のリターン番地レジスタおよび番地／作業用
レジスタとして使用される。このレジスタは、副指令信
号ＣＳＩＦＮｌＯがプロツク２０１−３２の諸回路によ
り２進数１に強制される時、経路２０１〜２７を介して
ロードされる。加算器回路２０１−２０からの増進され
た番地および回線２０１−１１上のパリテイチエック信
号の両者は、転送経路２０１−３３を介してＣＳＡレジ
スタ２０１−１２へ入力として与えられる。番地および
パリテイチエツク信号は、副指令信号ＣＳＡＦＢｌＯが
プロック２０１−３２の諸回路により２進数１に強制さ
れる時、ＣＳＡレジスタ２０１−１２に記憶される。第
２図から判る様に、ＣＳＩレジスタ２０１２６からの出
力信号は、経路２０１−３９を介して入力データセレク
タマルチプレクサ回路２０１２４の１入力側に与えられ
る。

回路２０１−２４は、その他の入力側を制御パネルから
番地を受け取る様結合させている。信号ＤＰＳＡＡ−Ｃ
に応答して、回路２０１−２４の選択された出力信号は
、更に経路２０１−３５を介してＣＳＡレジスタ２０１
−１２に与えられる。通常の動作の間、ＣＳＩレジスタ
２０１−２６は番地信号のソースとして選択される。こ
の番地およびパリテイチエツク信号は、転送副指令信号
ＣＳＡＦＩｌＯがプロツク２０１−３２の諸回路により
２進数１に強制される時、ＣＳＲレジスタ２０１−１２
にロードされる。マイクロプログラムのアクセス可能な
番地レジスタＣＳＡ，．ＣＳＲｌおよびＣＳＩの各々は
パリテイチエツク回路（即ち、回路２０１−４２，２０
１−４３、および２０１−４４）に結合する事が判ろう
。

これ等回路の各々は、常に作動可能であり、又本文に説
明する様に関連するレジスタの妥当なパリテイを検査す
る様作用する。各パリテイチエツク回路により生成され
た出力信号は、制御セクシヨン２０１内の障害を示すエ
ラー信号の発生と同時にシステム動作を停止させるプロ
ツク２０１−４５に含まれたエラー回路に対し１入力と
して与えられる。制御セクシヨン２０１の最後の要素は
、図示の如く結合された２４ビツトのタリーカウンタ２
０１−５６および関連する２４ビツトの増分／減分回路
２０１−５８である。

タリーカウンタ２０１−５６は、マイクロプログラムお
よびハードウエアの制御下で動作させられる加減算カウ
ンタである。カウンタ２０１−５１にロードされたカウ
ントおよびカウント方向はある種のマイクロ命令により
指定出来る。カウンタ２０１−５６は、出された最後の
制御マイクロ命令に対して交差する境界の発生の検出を
表示するための１対のフリツプフロツプ（オーバーフロ
ーおよびアンダーフロー）を含む。カウンタ２０１−５
６は、副指令信号ＣＳＳ８６ｌＯに応答して入力回路Ｂ
ＳＺ４８〜ＢＳＺ７ｌからロードされる。同時に、両方
の境界検出フリップフロツプは零にりセツトされる。増
分／減分回路２０１−５８の動作モードは、プロック２
０１−５０のフリツプフロツプの１つの状態により規定
される。

このフリップフロツプが２進数１と２進数零である時、
回路２０１５８は、カウンタ２０１−５６の内容をそれ
ぞれ減少および増加させる様に条件付けられる。信号Ｃ
ＳＭＴＣｌＯがマイクロ命令に応答して２進数１に強制
される時、増加又は減少された値はカウンタ２０１−５
６にロードされ、オーバーフローおよびアンダーフロー
フリツプフロツプがストローブされる。増分モードにお
いては、オーバーフローフリツプフロツプは、カウント
が７JカカカカカモVから全て零に切りかわる時のみ２進
数１に切りかえられる。

同様に、減分モードにおいては、アンダーフローフリツ
プフロツプは、カウントが全て零から７Jカカカカカモ
Vに切りかわる時のみ２進数１に切りかえられる。入出
力処理部２１０ 第２図から判る様に、この部分は、図示の如く結合され
た入力マルチプレクサ回路２１０−１０と、データ部２
１０−６と、番地部２１０−２と、ＳＣＵメモリーイン
ターフエース部２１０−４と、Ｓ２Ｐインターフエース
部２１０−８を含んでいる。

３６ビツトのマルチプレクサ（データセレクタ）回路２
１０−１０は、図示のデータソース（即ち、制御記憶２
０１−１０、記憶インターフエース部２１０−一４等）
から入力信号に受け取り、選択されたソースから２１０
−２部および２１０６の相方に信号を与える。

これは、あるマイク口命令フイールド、又はプロツク２
０１−４０の諸回路又は本文に説明する様に選択される
ソースを示す他の諸回路によるマイクロ命令のデコーデ
イングにより規定される各信号Ｐｌ，Ｐ２およびＰ３の
状態である。同様に、あるマイクロ命令フイールドおよ
びプロック２０１−３４の諸回路に応答して生成された
信号Ｐ５，Ｐ６，ＭＧ２、およびＤ５，Ｄ６，ＭＧ３の
グループの状態は、マルチプレクサ回路２１０−１０か
らの信号のセットのレシーバとして、それぞれ２１０−
２部および２１０−１０を示す。第５ｆ図に更に詳細に
示されるゼータ部２１０６は、アダプタ２００およびＳ
２Ｐプロセサ３００にＳＣＵｌｌＯへの連絡経路を与え
る。

２１０−６部は、データバイトを転送し適正なデータバ
イトの位置合せを確保するための必要なデータ操作動作
を行う。

アダプタ２００内のデータ転送は、マイクロプログラム
又はハードウエアのシーケンスにより制御出来る。マイ
クロプログラムが、プロツク２１０−６の一部として考
えられる１グループの・・−トウエア制御回路に制御を
解除しなければ、レジスタおよびマルチプレクサ回路の
操作はマイクロプログラムの直接制御下で進行する。あ
るマイクロ命令が制御解除のためのデータ転送動作を開
始する等のため実行されると、ハードウエア制御回路は
この転送が完了されるまで転送を制御する。この事から
、データ信号の転送を起こさせる副指令信号（即ち、Ｐ
ｌ，Ｐ２，Ｐ３、又はＤ５，Ｄ６，ＭＧ３等）が、少く
とも２セツトの入力を有する論理ゲート回路により生成
される事が判る。

１つのセツトは、・・−トウエア制御回路が転送を制御
すべき事を示す信号と、・・−トウエア制御回路の一部
として含まれるサイクルカウンタからの信号と、システ
ム条件を示す信号とを含んでいる。

他のセツトは、この転送がマイクロプログラム制御下で
進行すべき事を示す信号の補数と、特定の種類のマイク
ロ命令を示す信号と、特定のマイク口命令内のビツト（
単数又は複数）に対応する信号とを含んでいる。この様
なハードウエアシーケンスを生成するのに使用出来る回
路形態の一例として、本文に記されたと同じ譲受人に譲
渡された米国特許第３９０９７９９号を参照されたい。
番地制御部２１０−２は、読出し及び書込み動作の間主
メモリ１５０を番地指定するための動作を行う。この部
分もまた、メモリ保護及びベース再配置動作に関する所
要の番地検査動作を行う。本文に説明するように、この
部分はデータ部２１０−６に似た形態で構成されている
。ＳＣＵメモリインターフエース部２１０−４はアダプ
タ２００をＳＣＵｌｌＯのシステムポートインターフエ
ースから成る回線に結合するための回路及びレジスタを
含んでいる。

これらの回線は、７４本までの両方向データ及びパリテ
イ回線と、２４本の番地回線と、５本の指令回線と、初
期設定、伝送、割込み、使用可能及びアダプタ２００と
ＳＣＵｌｌＯ間の結合信号を伝送するための各回線を含
む多数の制御回線を含んでいる。第２図に見られるよう
に、Ｓ２Ｐインターフエース部２１０−８は、マルチプ
レクサ回路２１０９０、一組の１バイト巾のレジスタ２
１０８０ないし２７０−８３、及びアダプタ２００を処
理装置３００のメモリインターフエース回線に結合する
ための出力マルチプレクサと受信回路２１０−８５と２
１０−８６を含んでいる。

これらの回線は、２組の１９本のメモリ番地回線２１０
−８５及び２１０−８６と、３６本のデータ回線（１８
本は入力、１８本は出力、２１０８０ないし２１０−８
３）と、制御インターフエースの多数の制御回線（Ｓ２
Ｐのクロックストール、Ｓ２Ｐ再配置、書き込みマスキ
ング等を行うため）とを含んでいる。２１０−８部分も
また、２１０８６及び２１０−８８のようなデータ選択
回路を含んでおり、処理装置３００のメモリインターフ
エース要求と速度コンパチブルでキヤラクタのアライニ
ング及び転送を可能にする。

レジスタ２１０−８０と２１０−８１は、Ｓ２Ｐ処理装
置３００の局部レジスタＮへデータを転送するためにデ
ータ部２１０−６内でレジスタの対に結合される。

マルチプレクサ回蕗２１０−８５もまた、Ｓ２Ｐ処理装
置３００の番地レジスタへ番地を転送するためにデータ
部２１０−６へ結合される。レジスタ２１０−８２と２
１０−８３は、Ｓ２Ｐ処理装置局部レジスタからアダプ
タ２００へデータを転送するために、マルチプレクサ回
路２１０−１０へ結合されている。最後に、受信回路２
１０−８６もＳ２Ｐ処理装置番地レジスタからアダプタ
２００へ番地を転送サるために、マルチプレクサ回路２
１０−８６へ結合されている。マルチプレクサ回路２１
０−９０はタリーカウンタ２０１−５６のビツトポジシ
ヨン１８から２３の内容を受取る。タリーカウンタ信号
は、Ｓ２Ｐ処理装置３００の制御メモリ番地レジスタ（
Ｒ）へ与えられる。全ての場合について示されてはいな
いが、２１０８部の種々のマルチプレクサ回路は、信号
の第２の供給源として種々の制御パネルスイツチからの
出力を受取る。

しかしながら、制御パネルの操作は本発明の理解のため
には重要でないので、ここでは詳細には説明しない。好
適な実施例において、Ｓ２Ｐ処理装置３００は２キヤラ
クタ処理装置であつて、通常操作の間は、１マイクロ秒
の動作サイクルの間にその主メモリから２データキヤラ
クタを取り出す。

この２データ／番地バスの構成は、「クロスバ一」バス
切換ネツトワークに結合された２つの非同期型の１バイ
ト巾のレジスタとのインターフエースを与える。この構
成は処理装置３００に１時に２キヤラクタ（読み出し又
は書き込み）を操作することを、その通常の動作環境と
同じ方法で可能とする。この部分は第９図を参照して更
に詳細に説明される。マイクロ命令フオーマツト 第２図の各プロツクを詳細に記述する前に、異なる種類
のマイクロ命令およびそのフオーマットについて第３図
に関して記述する。

第３図において、アダプタ２００は、８つの主要グルー
プに構成される２５までの異なるマイク口命令の０Ｐコ
ードにより指定される諸動作を実行出来る。

各マイクロ命令語は、与えられた動作に必要な全てのオ
ペランドを含んでいる。８つの主要グループと表示され
た動作の種類は、下記の如くである。

グループ０：ＮＯ−０ｐ動作なし グループ１：ＭＭＲＱ主メモリー（ＳＣＵ）要求パラメ
ータおよび制御動作 グループ２：ＡＲＣＡ番地レジスタの算術演算および制
御動作ＡＲＣＬ番地レジスタの論理演 算および制御動作 データレジスタの算術 演算および制御動作 データレジスタの論理 演算および制御動作 ＢＳＮｌレジスタに対 するロード定数動作 グループ４：ＤＣＫｌ直接制御１動作 ＤＣＫ２直接制御２動作 グループ５：ＣＢＯＴＮテストによる条件付分岐および
非実行動作テストによる条件付分 岐および実行動作 テストによる条件付分 岐およびロードリター レジスタおよび非実行 動作 テストによる条件付分 岐およびロードリター ンレジスタおよび実行 動作 ロード制御メモリー割 込みレジスタおよび制 御動作 無条件分岐および制御 動作 無条件分岐および制御 およびロードリターン レジスタ動作 割込みレジスタからの リターンおよび制御動 作 割込みレジスタからの リターンおよび制御お よびロードリターンレ ジスタ リターンレジスタから のリターンおよび制御 動作 リターンレジスタから のリターンおよび制御 およびロードリターン レジスタ動作 制御メモリー メモリ グループ３：ＤＲＣＡ グループ６ ＤＲＣＬ ＬＤＣ ＣＢ０ＴＥ ＣＢＲＴＮ ＣＢＲＴＥ ：ＬＣＳＩＫ グループJメFＵＣＢＫ ＵＢＲＫ ＲＴＮＦＩ ＲＴＦＩＲ ＲＴＮＦＲ ＲＴＦＲＲ ＣＳＭＲ 一読出し動作 ＣＳＭＷ制御メモリー メモリ ー書込み動作 第３図から、各マイクロ命令は、実施すべき動作の種類
を指定するための５ビツト０Ｐコード（即ち、ビツト０
〜４）を含む事が判る。

更に、各マイクロ命令は、副指令、定数、番地等を指定
する様コード化された２６ビット（ビット５〜３０）と
、５パリテイチエツクビツト（即ち、ビツト３１〜３５
）を有する。パリテイビツト３２〜３５の各々は、マイ
クロ命令語の異なるバイトと関連する。即ち、ビツト３
２はビット０〜７に対する奇数パリテイを示し、ビツト
３３はビツト８〜１５に対する奇数パリテイを、ビツト
３４はビット１６〜２３に対する奇数パリテイを、ビツ
ト３５はビツト２４〜３０に対する奇数パリテイを示す
。ビツト３１は特殊なパリテイチエックビツトで、これ
は、本発明によれば、アクセスすべき次のシーケンスの
絶対メモリー番地に対する奇数パリテイを示す。本文に
説明した通り、ビツト３１に対する数値は、マイクロ命
令が制御記憶２０１−１０に記憶される前にそのアセン
プリングの間に設定される。第３図の別のマイクロ命令
については以下に更に詳細に論議する。

グループ０の唯一のマイクロ命令は、非実行を指定する
全ての零の０Ｐコードを有する。グループ１の唯一のマ
イクロ命令は、００１００の０Ｐコードを有し、このマ
イクロ命令は主メモリー（ＳＣＵ）サイクルに対するパ
ラメータを準備する。ビツト５〜９はメモリー指令の種
類を指定する様ロード化され、ビット１０〜１３はゾー
ンを指定する様コード化される。ビット１７，１８およ
び１９は、それぞれ再配置、ページング、および限界検
査モード制御を指定する様コード化される。ビツト２０
〜２２，２５〜２７、および２８〜３０は、≧れぞれ副
指令グループ６，７および８を指定する様コード化され
る。グループ２の最初のマイクロ命令ＡＲＣＡは、０１
０００（Ｉ）０Ｐコードを有する。このマイクロ命令は
番地制御セクシヨン２１０−２を条件付けて、主メモリ
ー（ＳＣＵ）番地指定に必要なセクシヨンレジスタに記
憶された番地に対する算術演算を実施する。ビット５〜
１０は、セクシヨン２１０−２に含まれる算術論理演算
装置（ＡＬＵ）により実施される算術演算（モード）の
種類を規定する様にコード化されている。（ビット１０
はキャリーインビット）。ピツト１５〜１７は、マルチ
プレクサ回路２１０−１０における所望のポート（ソー
ス）を選択する様にコード化される。ビット１１〜１２
と１８〜１９の対は、第１と第２のレジスタのグループ
のどのレジスタがＡＬＵの結果の出力信号を受け取るか
を指定する様コード化されている。ビツト対２３〜２４
は、第１のグループのどのレジスタがマルチプレクサ回
路２１０−１０からの出力信号を受け取るかを指定する
様コード化されている。ビツト２０〜２２，２５〜２７
、および２８〜３０は、それぞれ副指令のグループ６，
７および８を指定する様コード化されている。グループ
２の第２のマイクロ命令ＡＲＣＬは、０１００１なる０
Ｐコードを有する。

このマイク口命令は、ビット５〜１０がこのセクシヨン
のＡＬＵにより実施される論理演算の種類を規定する様
コード化されている点を除いて、ＡＲＣＡマイクロ命令
と同様にコード化されている。これは論理演算であるた
め、キヤリーイン信号はなく、ビツト１０は零である。
グループ３の第１と第２のマイクロ命令は、グループ２
のマイクロ命令と同様にコード化されている。

グループ３の第１のマイクロ命令ＤＲｅＡは０１１０．
０の０Ｐコードを有する。このマイクロ命令は、このセ
クシヨンに含まれる異なるレジスタのデータ内容に対し
て算術演算を実施するためデータセクシヨン２１０−６
を調整する。本文に説明した様に、諸動作は各レジスタ
の上位３６ビット００ゝ３５又は下位３６ピット３６〜
７１に対して個別又は同時に実施出来る。ビット５〜１
０は、このセクシヨンの算術論理演算装置（ＡＬＵ）に
より実施されるべき算術演算の種類を規定する。ビット
１５〜１７はマルチプレクサ回路２１０−１０からビッ
ト０〜３５のポート（ソース）を選択する様コード化さ
れ、ビツト２０〜２２は第２のマルチプレクサ回路（図
示せず）からビツト３６〜７１のポート（ソース）を同
様に選択する。対のビット１１〜１２と１３〜１４は、
第１と第２のレジスタのグループ内の各レジスタのどれ
がこのセクシヨンのＡＬＵから結果出力信号を受け取る
かを規定する様コード化されている。対のビツト１８〜
１９および２３〜２４は、第１と第２のレジスタのグル
ープ内のどのレジスタがマルチプレクサ回路２１０−１
０および第２のマルチプレクサ（図示せず）から出力信
号を受け取るかを規定する様にコード化されている。再
び、ビツト２５〜２７と２８〜３０はそれぞれグループ
７および８の副指令を指定する様にコード化されている
。グループ３の第２のマイクロ命令ＤＲＣＬは、０１１
０１なる０Ｐコードを有する。

このマイク口命令は、このセクシヨンのＡＬＵにより実
施される論理演算の種類を規定する様コード化されたモ
ードビット５〜１０を除き、ＤＲＣＡマイクロ命令と同
様にコード化されている。グループ３の最後のマイクロ
命令は、０１１１０なる０Ｐコードを有する。

このマイクロ命令は、マルチプレクサ回路２１０−１０
を介してセクシヨン２１０−６内の特定のレジスタ（Ｂ
ＳＮｌ）に２６ビットの定数（ビツト５〜３０）を伝送
させる。グループ４の第１と第２のマイクロ命令ＤＣＫ
ｌおよびＤＣＫ２は、それぞれ１００００および１００
０１なる０Ｐコードを有する。

グループ４の第１のマイクロ命令は、副指令グループ１
〜８により規定される各動作を指定する様にビツトのグ
ループをコード化する。ＤＣＫ２マイクロ命令は、表示
の如く副指令グループ６〜１３により規定された各動作
を規定する様コード化されたビットのグループを有する
。グルーブ５のマイクロ命令は、アダプタ２００内の各
種のテスト標識回路の状態を検査し、テストの結果が指
定された基準に照して妥当する時、番地ビット５〜１６
により指定される制御メモリー２０１−１０内のロケー
シヨンに分岐する様使用される条件付分岐マイクロ命令
である。

ビット１７〜２２および２４〜２９はそれぞれ、その状
態を検査すべき２つのテスト標識回路を指定する様コー
ド化される。下位の分岐番地ビツトＡｌ２がマイクロ命
令に指定されていない事が判るであろう。ビット２３は
、制御メモリー２０１−１０に記憶される前のマイクロ
命令のアセンプリングの間に番地ビット５〜１６につい
て計算された１奇数パリテイビツトである。ビットＡｌ
２は、この計算に対する零であるとする。用いられた分
岐動作基準において、制御記憶のマイクロプログラムは
、テストフイールド１により指定された標識の状態が妥
当せず、テストフイールド２により指定された標識の状
態が妥当する時分岐番地ロケーシヨンに分岐する。

ＣＳＡレジスタ２０１−１２のビツト１２は２進数零に
セツトされている。テストフイールド１により指定され
た標識の状態が妥当し、テストフイールド２により指定
された標識の状態が妥当もしくは誤りである時、マイク
ロプログラムは分岐番地ロケーシヨンプラス１に分岐す
る（ＣＳＡのビツト１２は２進数１にセツトされる）。
ビツト２３は、分岐番地に対する奇数パリテイビツトで
あるから、テストフイールド１の結果が妥当して分岐番
地を１丈増進する時、このビットの状態は、ＣＳＡレジ
スタ２０１−１２に記憶される前に補数演算即ち反転さ
れる。これにより、本文に説明した様に妥当なパリテイ
を維持する。分岐型のマイクロ命令の各々により実施さ
れる動作の種類について以下に論議する。

各分岐マイクロ命令の実行の間、もしテストフイールド
１と２によりテストされるいずれかの条件が妥当するな
らば、制御記憶のマイクロプログラムは、この分岐番地
により指定されるマイクロ命令に分岐する。異なるマイ
クロ命令は動作における以下の如き変態を行う。ＣＢＯ
ＴＮマイクロ命令は、１０１００なる０Ｐコードを有す
る。

実行される時、この命令は、テストされた分岐条件が妥
当する時次のシーケンスのマイクロ命令の実行を禁止す
る。テストされる条件が妥当しない時、このマイクロプ
ログラムは次のマイクロ命令に移行する。ＣＢＯＴＥマ
イクロ命令は、１０１０１なる０Ｐコードを有する。

このマイクロ命令は、直ぐ次のマイクロ命令が分岐に先
立つて常に実行される事を除いて、ＣＢＯＴＮマイクロ
命令と同様に実行される。ＣＢＲＴＮマイクロ命令は、
１０１１０なる０Ｐコードを有する。

このマイクロ命令も又、分岐マイクロ命令の直後のロケ
ーシヨンの番地でＣＳＲレジスタ２０１−２２をロード
させる点を除けば、ＣＢＯＴＮマイクロ命令と同様に実
行される。ＣＢＲＴＥマイクロ命令は、１０１１１なる
０Ｐコードを有する。

このマイクロ命令は、分岐マイクロ命令プラス２（これ
は分岐に続いて実行されるマイクロ命令となる）の番地
でＣＳＲレジスタ２０１−２２をロードさせる点を除け
ばＣＢＯＴＥマイクロ命令と同様に実行される。グルー
プ６の唯一のマイクロ命令ＬＣＳＩＫは、１１０１０な
る０Ｐコードを有する。このマイク口命令は、ＣＳＩレ
ジスタ２０１−２６にロードされるビット５−１７およ
びビツト２３にそれぞれ対応する１３ビット番地および
奇数パリテイチエックビットを含んでいる。ビツト２０
〜２２，２５〜２７および２８〜３０はそれぞれ副指令
のグループ６，７および８を指定する様にコードされる
。グループ７のマイクロ命令は、実行に先立つてＣＳＡ
レジスタ２０１−１０の内容の変更を行う。

第３図から判る様に、この様なマイクロ命令は、分岐番
地又は全て零を指定する様コード化された１３ビツトの
フイールド（即ち、ビット５〜１７）を含んでいる。ビ
ット２３は、分岐番地を含むマイクロ命令に対する奇数
パリテイを指定する様にコード化される。ある場合には
、ビツト１８〜１９および２３〜２４も又更にマイクロ
命令の種類を規定する様にコード化されている。ビツト
２０〜２２，２５〜２７および２８〜３０はそれぞれ副
指令のグループ６，７および８を指定する様コード化さ
れている。各マイクロ命令を個々に考えると、ＵＣＢＫ
マイクロ命令は１１１００なる０Ｐコードを有する事が
判る。

このマイクロ命令は、制御記憶マイクロプログラムを番
地ビツト５〜１７により指定されるロケーシヨンに分岐
させる。１１１１０なる０Ｐコードを有するＵＢＲＫマ
イクロ命令は、これも又ＣＳＲレジスタ２０１−２２を
ＣＢＳ増分回路２０１−２０からのリターン番地でロー
ドさせる点を除いて、ＵＣＢＫマイクロ命令と同様に実
行される。

ＲＴＮＦＩマイクロ命令は、１１１００なる０Ｐコード
を有する。

このマイクロ命令は、制御記憶マイクロプログラムをＣ
ＳＩレジスタ２０１２６の内容により指定されるプログ
ラム番地にリターンさせる。ＲＴＦＩＲマイクロ命令は
、１１１１０なる０Ｐコードを有し、これも又ＣＳＲレ
ジスタをＣＳＢ増分回路２０１−２０から得るリターン
番地でロードさせる点を除けば、ＲＴＮＦＩマイクロ命
令と同様に実行される。ＲＴＮＦＲマイクロ命令は、１
１１００なる０Ｐコードを有する。このマイクロ命令は
、ＣＳＲレジスタ２０１−２２により指定されるプログ
ラム番地に制御記憶マイクロプログラムをリターンさせ
る。１１１１０なる０Ｐコードを有するＲＴＦＲＲマイ
クロ命令は、これも又ＣＳＲレジスタ２０１−２２をＣ
ＳＢ増分回路２０１−２２から得るリターン番地でロー
ドさせる点を除けば、ＲＴＮＦＲマイクロ命令と同様に
実行させる。

ＣＳＭＲマイクロ命令は、１１１０１なる０Ｐコードを
有する。このマイクロ命令は、ＣＳＩレジスタ２０１−
２６の内容により指定される記憶ロケーシヨンの内容を
制御メモリー２０１−１０から読出させてデータセクシ
ヨン２１０−６のレジスタの予め定めた１つにロードさ
せる。同じ０Ｐコードを有するＣＳＭＷマイクロ命令は
、データセクシヨン２１０−６のレジスタの予め定めた
１つにおける内容をＣＳＩレジスタ２０１２６の内容に
より指定される記憶ロケーシヨンに書込ませる。第２図
の回路の詳細説明 第２図のプロックの個々のものについて以下の第５ａな
いし５１図に関して論議する。

基本制御デコード回路２０１−３２ 第５ａ図は、回路２０１−２００ないし２０１一２７２
を示し、この回路は、マイクロ命令の実行中転送のため
の制御セクシヨン２０１の各種のレジスタを条件付ける
ための異なるレジスタの転送信号を生成する。

同図において、インバータ回路２０１−２０３と増巾回
路２０１−２０４と共に複数個のＡＮＤゲート２０１−
２００ないし２０１−２０２は、グループ７のあるマイ
クロ命令（即ち、ＵＣＢＫおよびＵＢＲＫマイクロ命令
）に応答して早期転送信号ＣＳＡＮＥｌＯを生成する様
に作用する事が判る。

信号ＣＳＩＦＮｌＡは、テストフイールド１又はテスト
フイールド２により指定される条件が妥当するＣＢＯＴ
Ｎ又はＣＢＲＴＮマイクロ命令のいずれかで２進数零に
強制される。これは、信号ＣＳＡＮＥｌＯおよびＡＮＤ
ゲート２０１２５３による早期転送信号ＣＳＩＦＮｌＯ
の生成を禁止する。ＡＮＤゲート２０１−２０６および
２０１２０７は、グループ５および７のあるマイクロ命
令に応答して、増巾回路２０１−２０６をして転送信号
ＣＳＲＦＢｌＯを２進数１に強制させる。

これ等は、グループ５のＣＢＲＴＥマイクロ命令および
グループ７のＵＢＲＫ．ＲＴＦＩＲおよびＲＴＥＲＲマ
イクロ命令である。ＡＮＤゲート２０１−２１０は、グ
ループ５のＣＢＲＴＮマイクロ命令に応答して、増巾回
路２０１−２１１に転送信号ＣＳＲＦＡｌＯを強制させ
る。

ゲート２０１−２１２および２０１２１３は、ある条件
（即ち、初期設定信号、又は予備走査動作ＣＳＡＦＲＩ
Ｂ−０の間［メモリー頂部」信号に応答する走査動作の
終端ＣＳＡＳＣＯＴ−０）に応答し、およびグループ７
のあるマイクロ命令（即ち、ＲＴＮＦＲおよびＲＴＦＲ
Ｒマイクロ命令）に応答して、増巾回路２０１−２１４
をして転送信号ＣＳＡＦＲｌＯを２進数１に強制させる
。

ゲート２０１−２３０および２０１−２３１、およびイ
ンバータ回路２０１−２３２ないし２０１−２３４は、
図示の如くゲート２０１−２１２に適当な調整信号を与
える。ゲート２０１−２１６は、ＣＳＭＲおよびＣＳＭ
Ｗマイクロ命令の間、ＣＳＩレジスタ２０１−２６がＣ
ＳＢ増分回路２０１−２０から増分された番地でロード
される［ハードウエアレジスタスワップ」動作（即ち、
ＣＳＨＲＳｌＯ＝１）の間増巾回路２０１−２１８をし
て転送信号ＣＳＩＦＢｌＯを２進数１に強制させる。

ＡＮＤゲート２０１−２１７は、ＣＳＭＲおよびＣＳＭ
Ｖマイクロ命令のフエッチング段階の間、回路２０１−
２１８をしてＣＳＩＦＢｌＯ信号を２進数１に強制させ
る。ＡＮＤゲート２０１−２２０は、テストされる条件
のどれもが妥当する（ＣＳＡＴＴｌＯ−１）時、ＣＢＯ
ＴＮおよびＣＢＲＴＮ分岐マイクロ命令の実行中にイン
バータ回路２０１−２２２をして履歴レジスタ２０１−
１８を更新するために必要な転送信号ＣＳＨＦＡｌＯを
強制させないようにする。

ゲート２０１−２２１も又、制御セクシヨン２０１がＲ
ＵＮの状態にない（即ち、ＣＳＲＵＮＯＯ−１）時、信
号ＣＳＨＦＡｌＯが２進数１に強制させない様にする。

制御セクシヨンをＲＵＮの状態にセツトする条件は、制
御パネルの１命令ボタン、パネルのランボタンの押下げ
、あるいは成功した走査動作の完了である。制御セクシ
ヨンは、パネル初期設定ボタン、１命令ボタン又はある
エラー条件等に加えてパネル停止ボタンの押下げと同時
に、ＲＵＮの状態から停止状態に切換わる。ＡＮＤゲー
ト２０１−２２４，２０１−２２６および２０１−２２
７は、ある種類のマイクロ命令の場合に、インバータ回
路２０１−２２８をして転送信号ＣＳＡＦＢｌＯを２進
数１に強制させない様にする。

例えば、ＡＮＤゲート２０１２２４と２０１−２２６は
、テストフイールド１又はテストフイールド２によりテ
ストされるいずれかの条件が妥当する時、グループ５の
分岐マイクロ命令の実行中ＣＳＡＦＢｌＯをして２進数
１に切換えさせない様にする。これは、ＣＳＢ増分回路
２０１−２０からのＣＳＡレジスタ２０１−１２の番地
内容の通常（非分岐）の増進動作を阻止する。ＡＮＤゲ
ート２０１−２４１およびゲート２０１−２４０も又、
ＣＳＭＲおよびＣＳＭＷマイクロ命令の問ＣＳＡＦＢｌ
Ｏを２進数１に切換えさせない様にする。ＡＮＤゲート
２０１２３７も又、制御セクシヨン２０１がＲＵＮの状
態にない時（即ち、ＣＳＲＵＮＯＯ−１）および初期設
定されなかつた時、走査モードにない時（ＣＳＩＮＴＯ
Ｏ−１、ＣＳＡＳＣＯＯ＝１）、あるいは信号ＣＳＡＦ
ＲｌＯが２進数１である時、ＣＳＡＦＢｌＯを禁止する
。最後のＡＮＤゲート２０１−２３６は、グループ７の
マイクロ命令のフエツチング段階の間ＣＳＡＦＢｌＯが
２進数１に切換えらない様にする。ゲート２０１−２４
５は、ＣＳＭＲ又はＣＳＭＷマイクロ命令の完了時、あ
るいは１クロックパルス間隔においてフリツプフロツプ
２０１−２７０を２進数１に切換える（ＡＮＤゲート２
０１一２６９を介してりセツト）ゲート２０１−２６５
ないし２０１−２６８を介するパネル書込み動作の完了
時、増巾回路２０１−２４７をして転送信号ＣＳＡＦＩ
ｌＯを２進数１に強制させる。

グルーブ７のＲＴＮＦＩおよびＲＴＦＩＲマイクロ命令
に応答して、ＡＮＤゲート２０１−２４６も又ＣＳＡＦ
ＩｌＯ信号を２進数１に強制する。対のＡＮＤゲート２
０１−２４８と２０１Ｊｌ ２４９は、テストフイールド１又はテストフイールド２
によりテストされるいずれかの条件の結果が妥当する時
、グループ５の条件付き分岐マイク口命令の実行中、増
巾回路２０１−２５０をして遅延転送信号ＣＳＡＦＮｌ
Ｏを２進数１に強制させる。

ＡＮＤゲート２０１−２５２と２０１−２５３は、信号
ＣＳＩＦＮｌＡが前述の条件下で２進数１である時、Ｌ
ＣＳＩＫグループ６のマイクロ命令のフエッチング段階
の間、増巾回路２０１２５４をして早期転送信号ＣＳＩ
ＦＮｌＯを２進数１に強制させる。

ゲート２０１−２５６および２０１−２５７は、グルー
プ７のＣＳＭＲおよびＣＳＭＷマイクロ命令の実行中０
Ｐコード転送信号ＣＳＮＦＭ９Ｏが２進数１に強制され
ない様にする。

ゲート２０１２５８は、テストフイールド１又はテスト
フイールド２によりテストされる条件が妥当する時、グ
ループ５のＣＢＯＴＮおよびＣＢＲＴＮマイク口命令の
実行中、ＣＳＮＦＭ９Ｏ信号を禁止する。ある場合には
、ＡＮＤゲート２０１−２６２はテストされる条件が妥
当する時、ＣＢＯＴＮおよびＣＢＲＴＮマイクロ命令に
応答して増巾回路２０１−２６３をして転送信号ＣＳＮ
ＦＭＯＯを２進数零に強制させる。主要グルーブおよび
副指令デコード回路２０１プロツク２０１−３２の諸回
路に与えられる各種のグループデコード信号を生成する
諸回路は、第５ｂ図に詳細に示される。

同図においては、主グループ信号は主として０Ｐコード
ビット０〜４の異なる組合せのデコーデイングから生じ
る事が判る。これ等回路は、異なる種類のマイクロ命令
の異なる０Ｐコードビツトのパターンに応答して、その
各々の増巾回路２０１−４１４ないし２０１４２４を条
件付ける様に作用する複数個のＡＮＤゲート２０１−４
００ないし２０１４１１を含んでいる。

第５。

図は、マイクロ命令の実行に必要とされる副指令信号を
生成する様作用する副指令デコーダ回路を示す。同図か
ら判る様に、副指令は７つの副指令の１３の別個のグル
ープに分割される。この様に、プロツク２０１−３４は
、２進数から１０進数（ＢＣＤ）へのデコーダ回路２０
１４５１ないし２０１−４６３を含み、その各々は、メ
モリー局部レジスタ２０１−１６からの特殊なビツトグ
ループをデコードする。各デコーダ回路の上位のビット
入力は作動可能入力として使用され、回路２０１−４７
０ないし２０１−４８７の個々のものにより生成される
禁止信号（即ち、ＣＳＧＡＩｌＯないしＣＳＧＤＩｌＯ
）を受け取る。この事は、禁止信号が２進数１に強制さ
れる時、これが副指令信号のデコーデイングを禁止する
が、その理由はこの入力コードがこの時７つの副指令を
生成するのに必要なコードより更に上位の数値を有する
ためである事を意味する。グループＡからＤを付した禁
止信号は下記の如く規定される。

即ち、１．ＣＳＧＡＩ１０−（グループＡ）副指令デコ
ーダグループ１〜５対象。

ＤＣＫｌマイクロ命令に応答して２進数零のみに強制さ
れる。２．ＣＳＧＢＩ１０−（グループＢ）副指令デコ
ーダグループ７〜８対象。

グループ０、グループ５を除く全てのマイクロ命令グル
ープ又はＬＤＣマイクロ命令に応答して２進数零に強制
される。３．ＣＳＧＢＩ３０−（グループＢ）副指令デ
コーダグループ６対象。

グループ０，３および５を除く全てのマイクロ命令に応
答して２進数零に強制される。４．ＣＳＧＣＩ１０−（
グループＣ）副指令デコーダグループ９〜１２対象。

ＤＣＫ２マイクロ命令に応答して２進数零のみに強制。
５．ＣＳＧＤＩ１０−（グループＤ）副指令デコーダグ
ループ１３対象。

ＤＣＫ２マイクロ命令に応答して２進数零にのみ強制。
テスト標識および分岐回路２０１−３６ 第５ｄ図は、グループ５のマイクロ命令内に含まれるテ
ストフイールドビツトの２つの６ビットグループのデコ
ーデイングのための回路を示す。

同図から判る様に、各回路は４グループのマルチプレク
サ回路を含んでいる。フロツク２０１６００および２０
１−６０２に対応するグループの内の２つは、それぞれ
８つのマルチプレクサ回路を含んでいる。プロツク２０
１−６０４と２０１−６０６に対応する他の２つのグル
ープはそれぞれ単一のマルチプレクサ回路を含んでいる
。各マルチプレクサセレクタ回路は８つの入力側をσσ
有し、その各々は特定の条件を示す予め定められた標識
信号を受け取る様に結合されている。

ブロツク２０１−６００と２０１−６０２の各マルチプ
レクサ回路により選択される特定の条件は、テストフイ
ールド１のビツトＣＳＮ２Ｏ〜２２およびテストフイー
ルド２のビツトＣＳＮ２７〜２９により示される。各テ
ストフイールドの残りの３ビツトは、図示の如く、８つ
のマルチプレクサ回路の各グループからの８つの出力（
即ち、信号ＣＳＴＦｌＯＡ−ＣＳＴＦｌＯＨおよびＣＳ
ＴＦ２ＯＡ−ＣＳＴＦ２ＯＨ）の１つを選択するために
使用される。１ＡＮＤゲートおよびインバータ回路はテ
ストフイールド１とテストフイールド２の標識出力信号
を合成し、テストフイールド１又はテストフイールド２
によりテストされた条件が妥当する時、信号ＣＳＡＴＴ
ｌＯを２進数１に強制する。

主要状態回路２０１−５０ 主要状態回路は複数個のフリップフロップ２０１−５０
０ないし２０１−５０７を含み、その番号は第５ｅ図に
示される。

簡略化のため、フリツプフロツプの内３つのみについて
関連する回路と共に示す。ただし、他のフリツプフロツ
プは同様な回路構成を有している。フリツプフロツプ２
０１−５００は、制御セクシヨン２０１が初期設定され
た時を示す。

ＡＮＤゲート２０１−５１０は、制御記憶初期設定ボタ
ンが押される時、フリツプフロツプ２０１５００を２進
数１に切換える。

ＡＮＤゲート２０１−５１２は、このボタンの解除と同
時に、又信号ＣＳＮＥＭｌＡが高くなる時フリツプフロ
ツプをりセツトする。ＣＳＩＮＴｌＯ信号は、本文に説
明する様にＣＳＲおよびＣＳＩレジスタ２０１−２２お
よび２０１−２６をりセツトするために使用され、アダ
プタ２００とＳ２Ｐプロセサを既知の状態におく。フリ
ツプフロツプ２０１−５０１は、［ハードウエア」エラ
ー、制御記憶のメモリーパリテイエラー、レジスタパリ
テイエラー（即ち、ＣＳＡｌＣＳＩおよびＣＳＲレジス
タ）、又は存在しないメモリーチエックエラ一の検出と
同時に、制御セクシヨン２０１に動作を停止させる。

ゲート２０１−５１４は、副指令信号ＣＳＳ４２ｌＯに
応答してフリツプフロツプを２進数１に切換える。フリ
ツプフロツプは、初期設定ボタンの押下げ又は副指令信
号ＣＳＳ４ｌｌＯに応答してりセツトする。りセツトす
ると、フリツプフロツプ２０１５０１は、制御記憶エラ
ーに応答してシステム動作の停止は惹起しない。エラー
は唯適当な状態標識のセッテイングを惹起する。フリツ
プフロツプ２０１−５０１により作動可能となる動作の
モードは、検査回路動作のテストのため基本論理テスト
および保守検査ルーチンを実行する様調整される時有利
となる事は判るであろう。次のフリツブフロツプ２０１
−５０２は、制御記憶２０１−１０に書込むための未修
正の３６ビット（信号ＣＳＡＨＰｌＯ−０の時）か、制
御記憶２０１−１０に書込むためのプロック２０１１５
の諸回路に生成されたパリテイチエックビット（即ち、
信号ＣＳＡＨＰｌＯ−１）のいずれかの選択を許容する
。

フリツプフロツプ２０１５０２は、ゲート２０１−５２
４を介して２進数１の副指令信号ＣＳＳ７６ｌＯに切換
えられる。これは、ＡＮＤゲート２０１−５２６を介し
て副指令信号ＣＳＳ７７ＯＯによりりセツトされる。フ
リツプフロップ２０１−５０３は、状態標識として保守
検査ルーチンの実行中に使用される診断モードである。
これは、副指令信号ＣＳＳ２３ｌＯにより２進数１に切
換えられ、保留信号ＣＳＤＩＡｌＨにより２進数零にり
セツトされる。フリツプフロツプ２０１−５０４は、Ｃ
ＳＴタリーカウンタ２０１−５４のモードを規定する。
副指令信号ＣＳＳ８７ｌＯにより２進数１にセツトされ
る時、フリップフロップはカウンタが［減算カウント」
モードにある事を示す。副指令信号ＣＳＳ８３ＯＯによ
り２進数零にりセツトされると、フリツプフロツプはカ
ウンタが［加算カウント］モードにある事を示す。フリ
ツプフロツプ２０１−５０６は、状態フリツプフロップ
で、２進数１にセツトされる時、制御記憶２０１−１０
が「パーソナリテイフアームウエア」をロードされた事
を示す。

これは、副指令信号ＣＳＳｌ２ｌＯに応答して２進数１
に切換えられ、制御記憶パネルの初期設定ボタンが押さ
れる時２進数零に強制される保留信号ＣＳＦＬＤｌＨに
より零にりセツトされる。

最後のフリツプフロツプ２０１−５０７は始動データ移
動フリツプフロツプで、データセクシヨン２１０−２０
に含まれる諸回路を起動してデータをアダプタ２００を
介して移動する。これは、副指令信号ＣＳＳ３ｌｌＯに
応答して２進数１に切換えられる。フリップフロツプは
、信号ＣＳＩＮＴＯＯを２進数零に強制する事により、
２進数零にりセツトされる。

信号ＣＳＩＮＴＯＯは、データセクシヨン回路か、Ｓ２
Ｐ初期設定信号か、あるいは副指令信号により低値に強
制される。データ制御デコード回路２０１−４０ 殆んどの部分、これ等回路は第５ａないし５ｃ図の諸回
路と同様である。

第５ｇ図は、ＣＳＭＲおよびＬＤＣマイクロ命令の実行
の間、データセクシヨン２１０−６およびマルチプレク
サ回路２１０−１０を調整する諸回路を詳細に示す。同
図において、それぞれＬＤＣグループ３のマイク口命令
およびＣＳＭＲグループ７のマイクロ命令のいずれかに
応答してＡＮＤゲート２０１〜７０２又はＡＮＤゲート
２０１−７０４を介してフリツプフロツプ２０１−７０
０が２進数１に切換えられる時、制御信号ＢＳＮＦＭｌ
Ｏは、生成される事が判る。ＡＮＤゲート２０１−７０
６は、次のクロックパルスの発生と同時に、フリツプフ
ロツプを２進数１の状態にりセツトする。読出し／書出
しおよびパリテイ生成回路２０１諸回路は、制御記憶の
書込み動作の実行に必要とされる制御信号を生成する。

第５ｇ図において、諸回路は１対の直列に接続されたフ
リツプフロツプ２０１−１５０と２０１−１５１を含む
事が判る。フリツプフロツプの２進数１の出力はＡＮＤ
ゲート２０１−１５９で合成され、増巾回路２０１−１
６０をして書込み制御パルスＣＳＸＶＲＴｌＯを形成さ
せる。フリツプフロツプ２０１−１５１は、制御パネル
ボタンの押下げにより生成されたゲート２０１１５７を
介して与えられる信号ＤＰＣＳＥｌＯに応答して２進数
１に切換えられる。

ＡＮＤゲート２０１−１５８はＣＳＭＷマイクロ命令に
応答フリップフロップ２０１−１５１を２進数１に切換
える。ＡＮＤゲート２０１−１５５は、次のクロツクパ
ルスの発生と同時に、フリツプフロツプを２進数零にり
セツトする。フリツプフロツプ２０１−１５１から生じ
る信号により条件付けられるいくつかの回路は、１対の
フリツプフロツプ２０１−１６１および２０１１６２を
含む。

フリツプフロツプ２０１１６１は、ＡＮＤゲート２０１
−１６３を介して書込み信号ＣＳＷＲＴｌＡにより２進
数１に切換えられる。

ＡＮＤゲート２０１−１６４も又、ＣＳＭＲグループ７
のマイクロ命令に応答してフリツプフロツプを２進数１
に切換える。後続のクロツクパルスの発生と同時に、Ａ
ＮＤゲート２０１−１６５はフリップフロツプを２進数
零の状態にりセツトする。ゲート２０１−１６６を介し
て与えられる時、フリツプフロツプ２０１−１６１から
の２進数１の信号は、フリップフロツプ２０１−１６２
を２進数１に切換えさせる。

この７リツプフロツプからの２進数１の信号は、ＣＳＭ
ＲおよびＣＳＭＷマイクロ命令の実行の後、あるいは制
御パネルの設定した書込み動作の後、パリテイチエック
回路２０１−４４をしてＣＳＩレジスタ２０１−２６の
番地内容についての検査を行わせない様にさせるために
使用される。フリツプフロツプ２０１１６２は、ＬＣＳ
ＩＫグループ６のマイクロ命令（即ち、ＣＳＩＦＮｌＯ
−１）、あるいは副指令信号（即ち、ＣＳＳ７３ｌＯ−
１）に応答して、ＡＮＤゲート２０１−１６７を介して
りセツトされる。この様に、フリツプフロップ２０１１
６２は、ＣＳＩレジスタ２０１−２６が再びＬＣＳＩＫ
マイクロ命令、初期設定信号又は、フアームウエア副指
令を介して妥当なパリテイでロードされるまで、制御記
憶の１読出し又は書込み動作サイクルの後ＣＳＩレジス
タ２０１−２６のパリテイ検査を禁止する。

第５ｇ図は又、ＣＳＭＷマイクロ命令の実行中制御記憶
２０１−１０に書込まれた語に対して新しいパリテイビ
ットを生成するパリテイ生成回路を含んでいる。

このパリテイ回路は構成上公知である。同図において、
４つのパリテイ生成回路の各々は、語を形成する４バイ
トの別の１つのビツトに対して奇数パリテイチエックビ
ットを生成する。

各回路からの奇数検査ビット（即ち、信号ＢＳＺＰｌｌ
ＯないしＢＳＺＰ４ｌＯ）は、図示の如く第１のグルー
プのＡＮＤゲート２０１−１７４ないし２０１−１７６
の別の１つに与えられる。もとの未修正ビット（即ち、
信号ＢＳＺ３２ｌＯないしＢＳＺ３５ｌＯ）は、図示の
如く第２のグループのＡＮＤゲート２０１−１７５ない
し２０１１７ｒの別の１つに与えられる。回路２０１−
１８０ないし２０１−１８４は、回路２０１−１７０な
いし２０１−１７３（即ち、信号ＣＳＡＨＰｌＯ−１の
時）により生成されるパリテイビツト、又は未修正のＢ
ＳＺビット（信号ＣＳＡＨＰｌＯ＝０）いずれかの選択
を行う。

前述の如く、第１の動作モードは、本文に述べた様にデ
ータを制御記憶２０１−１０のスクラツチパツドロケー
シヨンに書込ませるのを可能にする通常の動作モードを
構成する。前述の如く、第２の動作モードは、制御記憶
ロードおよび基本論理テストルーチンの実行の間使用さ
れる。信号ＣＳＡＵＰｌＯとＣＳＡＧＰｌＯは、制御記
憶２０１−１０が停止モードにある時、それぞれ２進数
零と２進数１である。この事は、信号ＣＳＡＨＰｌＯの
状態の如何に拘わらず制御パネルの設定した書込み動作
に応答して新しいパリテイチエックビットの生成を許容
するのである。

パリテイチエツク回路およびエラー回路２０１４２ない
し２０１−４５第５ｈ図は、プロツク２０１−４２，２
０１４３および２０１−４４のパリテイチエック回路を
関連するフリツプフロツプおよびプロツク２０１−４５
のゲート作用回路と共に示す。

早期パリテイチエツク回路は、構成土公知である２個の
直列に接続されたパリテイ生成回路（即ち、回路２０１
−４２８および２０１−４２６）を含む。第１の回路は
、その関連するレジスタの上位８ビットの排他的論理和
をとり、第２の回路は、第１の回路により行われる桁上
げをこの回路が加算する同じレジスタの下位８ビツトの
排他的論理和をとる。２進数１のビツトの数が偶数であ
る時、第２の回路はその出力側をエラー条件を信号する
２進数１（即ち、信号ＣＳＡＰＥｌＡ＝１）に強制する
。

パリテイ回路のあるものが１以上の使用可能信号（即ち
、ＣＳＨＲＳＯＯ、ＣＳＬＯＧｌＯ、ＣＳＩＩＣＯＯ）
を受け取る事が判るであろう。通常、これ等信号は２進
数１であつて、これは更にシステムの演算中にパリテイ
チエツク回路を動作可能にする。パリテイエラー信号Ｃ
ＳＡＰＥｌＡ， ＣＳＲＰＥｌＡおよびＣＳＩＰＥｌＡの各々は、フリツ
プフロツプ２０１−８００ないし２０１８０２の対応す
る１つに対して入力を与える。

フリツプフロツプ２０１−８００は、信号ＣＳＷＲＴＯ
Ａが２進数１である時（制御パネル又はＣＳＭＷマイク
ロ命令書込み動作でない）ＡＮＤゲート２０１−８０３
により２進数１に切換えられる。

フリツプフロツプ２０１−８０１および２０１−８０２
は、それぞれ信号ＣＳＲＰＥｌＡおよびＣＳＩＰＥｌＡ
に応答して２進数１に切換えられる。

フリツプフロツプの各々からの２進数零はＡＮＤゲート
２０１−８１０において合成され、このゲートの出力は
、ゲート兼インバータ回路２０１−８１２およびＡＮＤ
ゲート２０１−８１４に与えられる。

回路２０１−８１２は、エラーフリツプフロツプ２０１
−８００ないし２０１−８０２のどれかが２進数１に切
換えられる時、信号ＣＳＡＲＥｌＯを２進数１に強制す
る。ＡＮＤゲート２０１−８１４は、各種の制御記憶の
エラーを合成し、１つのエラーに応答してインバータ回
路２０１−８１６の出力を２進数１に強制する。エラー
信号は、メモリー出力レジスタ２０１−１６（即ち、信
号ＣＳＰＥＲＯＯないしＣＳＰＥＲ６Ｏ）の一部として
含まれる諸回路により検出された制御記憶のパリテイエ
ラーと、信号ＣＳＡＥＲｌＡにより示されるレジスタの
パリテイエラーに加えて制御記憶の番地指定条件（即ち
、信号ＣＳＮＥＭＯＯ）を含む。データ部２１０−６ 第５ｆ図は、データ部２１０−６の部分を示す。

前に示したように、同様な設計が、示さない第２の入力
マルチプレクサ回路から受け取る下位データビツト３６
−７１を操作するために使われる。第５ｆ図を参照する
と、この部分が三つの３６ビツトのラベル付けられたレ
ジスタ２１０９００から２１０−９０２、即ちＢＳＹｌ
，ＢＳＸｌ及びＢＳＮｌを含むことがわかる。

ＢＳＹｌとＢＳＸｌレジスタは、バスＢＳＺへ結合され
たもう１つのマルチプレクサ回路２１０９０４へ入力と
して接続される。２１０−９０４の回路の出力は、演算
論理ユニツト（ＡＬＵ）２１０−９０６へのＡオペラン
ド信号源として与えられる。

ＢＳＮｌレジスタは、Ｂオペランド信号源として機能す
る。ＡＬＵ２ｌＯ−９０６の出力は、図示のようにバス
ＢＳＺへ与えられ、また、レジスタ２１０９００から２
１０−９０２夫々の入力としても与えられる。

各レジスタは、また、マルチプレクサ回路２１０−１０
からの出力も受取る。グループ３のマイクロ命令（ＭＧ
３ｌＯ＝１）の実行中、ビツト対Ｄｌ，Ｄ２はＡＬＵの
出力のＢＳＸｌ，ＢＳＹｌ及びＢＳＮｌレジスタへの同
時配送を可能にする。ビット対Ｄ５，Ｄ６は、ＣＳＭＧ
３ｌＯ−１のときマルチプレクサ回路の出力ＢＳＭｌの
ＢＳＸｌ、ＢＳＹｌ及びＢＳＮｌレジスタへの配送を可
能にする。説明したように、示されないデータ部２１０
６の部分は、ＢＳＹ２，ＢＳＸ２及びＢＳＮ２と表示さ
れるレジスタの同様の構成を含む。

これらのレジスタは、ＢＳＹｌ，ＢＳＸｌ及びＢＳＮｌ
と同様に、マルチプレクサ回路（即ち２１０９０４）へ
接続され、このマルチプレクサの出力は、マルチプレク
サ回路２１０−８１及び２１０８８の入力信号を与える
。Ｓ２Ｐ制御パネル論理回路２０１−５５ 第５１図は、制御記憶２０１−１０の先行走査を行う回
路に加えて本発明を理解するために適当なインターフエ
ース制御回路を示す。

これらの全ての回路は、説明の簡略のため、プロツク２
０１一５５の部分として含まれる。図を参照すると、こ
の回路は、直列接続されたフリツプフロツプ２０１−５
５０及び２０１−５５２の対を含むことがわかる。第１
のフリップフロツプは、制御記憶初期化ボタンが釈放さ
れる時はいつでも２進数１に切換えられ、そして、走査
がうまく終了するか（即ち、信号ＣＳＢＯ２ｌＯ＝１）
又は、制御記憶エラーが検出される（即ち、信号ＣＳＡ
ＥＲｌＯ−１）までセツトされる。第２のフリツプフロ
ツプ２０１−５５２は、フリツプフロツプ２０１−５５
０が２進数１に切換わるのに１クロツク遅れてゲート２
０１−６００を介して２進数１に切換えられる。

（これは、信号ＣＳＡＳＣＯＯとＣＳＡＳＣ３Ｏであり
、ＣＳＡＥＲＯＯは信号ＣＳＡＳＯＴ．ＲＯＭ走査終了
を発生するのに使用され、それは、制御部２０１をうま
く走査が終了したときにＲＵＮモードに入らせる。）。
説明したように，第５１図は、アダプタ２００とＳ２Ｐ
処理装置３００との間のインターフエースを与え、制御
インターフエースの一部を形成する論理回路及びフリッ
プフロツプを示している。制御インターフエースはアダ
プタ２００によつて利用され、種々の制御パネル機能を
行うのに加えてトラップ条件の検出時にプログラムパラ
メータを主メモリ１５０内ヘスドアし、Ｓ２Ｐ処理装置
上でランするべきジヨブをデイスパツチするのに必要な
主メモリ１５０からのプログラムパラメータのロード／
再ストアを行う。本発明に従つて、制御インターフエー
スは、アダプタ２００に、Ｓ２Ｐ処理装置３００の起動
及び停止、処理装置のクリア及び初期化，その番地モー
ドの変更及びスイツチの検出をさせる。ここで説明した
ように、アダプタ２００は制御インターフエースを利用
し、Ｓ２Ｐ処理装置３００の割込みモード論理回路を変
更する。それは、ホスト処理装置１００に要求された全
ての操作をデータ処理速度で初期化及び終端をし得る。
第５１図を参照すると、多数のＡＮＤゲート論理回路の
対（即ち、ＡＮＤゲート２０１−５６０から２０１〜５
６７及びＡＮＤゲート２０１一５９０から２０１−５９
３）は、Ｓ２Ｐ処理装置３００内に普通含まれた異なつ
た回路への入力として与えられる出力結果とオアをとら
れる。

この構成は、制御インターフエース内に含まれるべき附
加的線の必要をなくし、その中で制御信号の２つの信号
源、動作させられたときの第８図の制御パネル及びアダ
プタ２００が、互いにオアをとられる信号を供給する。
生成された信号は、Ｓ２Ｐ処理装置３００へ与えられる
。第５１図において、ＤＰ符号は、制御パネルの装置で
発生された信号を示し、ＣＳ符号は、第２図のアダプタ
制御記憶から読み出されたマイクロ命令に応じて発生さ
れた信号を示すのに用いられる。

異なつたＣＳ信号の発生をさせる特別のグルーブコーデ
イングには後に言及する。ＡＮＤゲート２０１−６００
から２０１ ６０２を、制御信号と対応するフリップフロップ２０１
−６４２，２０１−６４５及び２０１６５０によつて動
作させられると、信号ＣＳＳＩＩｌＯ，ＣＳＳＥＩｌＯ
及びＣＳＳＣＩｌＯを２進数１にする。

これらの信号は、Ｓ２Ｐ処理装置３００の割込み回路へ
の入力信号の他のセツトとして与えられる。この割込み
回路は、ここで第９図を参照して更に詳細に説明する。
ＡＮＤゲート２０１−６９０から２０１−７０１までの
グループは、副命令信号か又は制御パネル信号によつて
適当に条件付けられると、増巾回路２０１７０２から２
０１−７０７までをして信号ＤＰＣＭＤｌＯからＤＰＣ
ＩＮｌＯまでを２進の１にするべく条件付ける。

これらの信号は、制御インターフエースを介してＳ２Ｐ
処理装置３００のサイクル制御回路へ与えられる。これ
らは、種種の制御メモリパネル機能をして、Ｓ２Ｐ処理
装置３００によつて実行されるレジスタ内容を表示させ
、番地を入力させる等を許す。Ｓ２Ｐ処理装置内で、こ
のように操作を実行するし方は公知のものでよい。ＡＮ
Ｄゲート２０１−６０６から２０１ ６１０までのもう１つのグループは、副命令制御信号か
又は、制御パネル信号上によつて適当に条件付けられる
と、信号ＣＳ２ＣＭｌＯからＣＳ４ＣＭｌＯまでを２進
数の１にする。

これらの信号は、Ｓ２Ｐ処理装置３００のキヤラクタモ
ード回路へ入力として供給されるこのモード回路は、構
成上は公知のものでよく、これらの回路の形態は、Ｗ．
Ｒ．Ｌｅｔｈｉｎ他による「可変幅番地付け方式」とい
う米国特許第３３３１０５６号に記載されているもので
よい。制御パネルロード信号ＤＰＢＰＬｌＯは、ＡＮＤ
ゲートと増幅回路２０１−６１８を通して発生される。
制御記憶によつて発生されたストローブ信号ＣＳＦＰＳ
ｌＯとその補信号ＣＳＦＰＳＯＯは、フリツプフロツプ
とゲート回路２０１−６２７から２０１６３７を通して
、タイミング信号ＴＣＴＯｌｌｌがＳ２Ｐ処理装置３０
０から受信されたときにのみ発生される。

第２図の制御記憶は、入力ゲート回路２０１６５２から
２０１−６６０を通してフリツプフロツプのグループ（
即ち２０１−６５６と２０１６６２）の異なつた１つを
セツトするために信号を供給する。

フリツプフロツプの２進１側は、Ｓ２Ｐ処理装置３００
の検知スイツチ回路への入力として与えられる。この回
路は、また公知の構成でよく、回路の形態は引用したプ
ログラミングマニユアルに記載されているものでよい。
他の回路のグループ２０１−５８１から２０１５８６ま
では、第８図の制御パネル上の表示ライトへ与えられる
Ｓ２Ｐ許容パネル信号ＤＰＡＳ２ｌＯを発生し、これは
、制御記憶ビジーフリップフロップ２０１−６２６へも
与えられる。

このフリツプフロツプは制御パネルか又は第２図の制御
記憶から回路２０１−６２０から２０１６２４を介して
来る制御信号によつてセツトされる。

それは、ここで示されたように、Ｓ２Ｐ処理装置３００
によつて信号ＰＰＦＩＮ４Ｏが２進１にされたときにＡ
ＮＤゲート２０１−６２５によつてりセツトされる。第
５１図内の他の１つの回路は、他の示された回路の夫々
に与えられる制御パネル信号ＤＰＳＴＲｌＴとＩ）ＰＳ
ＴＲ７Ｔとを発生する。

この回路はＡＮＤゲート２０１−６７０、構成上公知の
りセツト可能なワンシヨツト回路２０１６７２、直列接
続されたフリップフロツプ対２０１−６７７と２０１−
６８０，そして一対の出力ＡＮＤゲート２０１−６８１
と２０１６８２を関連した増幅回路２０１−６８３と２
０１−６８４と共に含んでいる。

このりセツト可能なワンシヨット回路は、制御パネルの
押ボタンスイッチの解放による雑音を除去するために十
分な３０ミリ秒の遅延を与える。Ｓ２Ｐ処理装置３００
からのタイミング信号ＴＣＴＯ４２ｌは、２進０にされ
ると、フリツプフロツプ２０１６７７をＡＮＤゲート２
０１−６７４及び増幅回路２０１−６７５を介してりセ
ツトする。第５１図の最後の回路グループは、Ｔ１テス
ト回路へのもう１つの入力として与えられる信号ＣＴ２
ＭＯｌＯを発生する命令タイマーとして働く。この回路
は０Ｒゲート２０１−７１０、増幅回路２０１７１０、
りセツト可能なワンシヨット回路２０１７１４、一対の
ゲート２０１〜７１６と２０１７１８及びフリツプフロ
ツプ２０１−７２０を含む。このりセツト可能なワンシ
ヨツト回路は、ＤＣＫ２マイクロ命令に応答してトリガ
され、Ｓ２Ｐ処理装置３００が１命令の実行の後ストッ
プするのに十分な２５０ミリ秒の遅延を与える。フリツ
プフロツプ２０１−７２０は、りセツトされ２５０ミリ
秒の間りセツトされている。その後、回路２０１−７１
４がりセツトした時、フリップフロップ２０１−７２０
はアンドゲート２０１４Ｊ７１６を介してセツトされる
。

システム制御パネル 第８図を参照すると、オペレータ領域を含むことを示す
制御パネルの一部が見られ、前記領域の右側はアダプタ
２００に左側は、Ｓ２Ｐ処理装置に関連して使用されて
いる。

２ポジシヨントグルスイツチＣＴＬ−ＰＮＬ−ＥＮＡＢ
ＬＥが［ＯＮ］の位置にされると、パネルのＳ２Ｐ部分
が使用され得る。

この部分は、通常Ｓ２Ｐ型処理装置に関する種々の制御
パネルの機能を含む。ＥＮＡＢＬＥスイツチに加えて、
このオペレータ領域は「ＩＮＩＴ］（初期化）スイツチ
とＣＬＥＡＲスイツチを含み、これら相方は、モーメン
タリ一接続の押しボタンスイツチである。

ＣＨＥＣＫ表示装置は、Ｓ２Ｐ回路のエラーが検出され
たときはいつでも発光する。この３つのＣＨＥＣＫ表示
装置は、エラーの型を特定する（即ち３、２、１−００
０はエラーなし、旧１１はメモリエラー １０１はサイ
クル又はタイミングエラー、など）。各エラーは、Ｓ２
Ｐ処理装置をＳＴＯＰモードにする。オペレータ領域パ
ネルのアダプタ（ＰＩＡ）部分は２つのスイッチと６つ
の表示装置を含む。

これらの夫々の機能は第２図に関して以前に説明したの
で、ここでは更に説明はしない。第８図に見られるよう
に、この制御パネルは、Ｓ２Ｐ検知スイツチ／キヤラク
タモードエンタ一（ＳＳＷ／Ｃ．Ｍ．ＥＮＴＥＲ）押し
ボタンスイツチを含む。

この押しボタンは、オペレータに検知スイツチをセツト
することとＳ２Ｐ処理装置３００のキヤラクタモードを
セツトすることを許す。このＥＮＴＥＲスイッチは、Ｃ
ＴＬ−ＰＮＬＥＮＡＢＬＥスイツチが［ＯＮ」位置にセ
ツトされているときはいつでも動作させられ得る。この
検出スイツチのセツトは、２位置データスイツチの初め
の８つのセツトによつて決められる。スイツチ０−７は
検出スイッチ１から８に対応している。全てのデータス
イッチが［０ＦＦ］位置にセツトされているとき、対応
するＳ２Ｐ内の検知スイツチは［ＯＦＦ」状態にされて
いる。キャラクタモードスイッチは、データスイツチ９
−１０に対応している。ただ１つのスイッチがＳＳＷ／
Ｃ．Ｍ．ＥＮＴＥＲ押ボタンが押されたときにオンされ
得る。データスイツチ８，９及びＱｌｅｌＯは、夫々キ
ヤラクタモード２，３及び４を選択する。

前述のように、制御パネルのＳ２Ｐ部分は一般のＳ２Ｐ
型処理装置制御パネルの全ての機能を備えている。

それは又、ＲｉｃｈａｒｄＬ．Ｋｉｎｇ他による米国特
許第３８１３５３１号に記載されたものと同様の一般的
な診断機能も含む。この部分のスイツチは、ＣＴＬ−Ｐ
ＮＬ−ＥＮＡＢＬＥ又はＭ．Ｐ．ＥＮＡＢＬＥスイツチ
が［ＯＮ」位置にされているときに動作させられ得る。
Ｓ２Ｐ処理装置３００ Ｓ２Ｐ処理装置３００のある部分が第９図にプロックで
示されている。

より多くの部分のための多くの図示された素子はＲｉｃ
ｈａｒｄＡ．Ｌｅｍａｙ他による米国特許第３８１１１
１４号に適当に記載されている。しかしながら、それが
第９図及び第１０図に示された形式のＳ２Ｐ処理装置の
ある要素の構成を変えることはさけがたいものである。
Ｓ２Ｐ処理装置は、一対のレジスタ３０４−８から２つ
のデータキヤラクタのグループのデータを受け取る。Ｎ
レジスタ３０４−８は、図示のように制御部３０２のレ
ジスタ３０２−１から３０２−３と、演算論理ユニツト
（ＡＬＵ）部３０１のレジスタに結合される。Ｓ２Ｐ処
理装置３００は又、メモリ部３０４をも含む。

この部分は、半導体制御メモリ３０４１をもち、このメ
モリは、制御インターフエース（制御パネルスイッチ又
はアダプタ２００による）か又は、ＣＰＵ部から制御メ
モリ番地レジスタ３０４−２を介して番地付けられ得る
。このレジスタは又、アダプタ２００によつて発生され
た番地を受取るために、制御インターフエースへ接続さ
れる。半導体制御メモリー３０４−１は、入力／出力デ
ータ転送命令と非科学命令の処理に関する番地とデータ
を記憶する６４個の番地付け可能な記憶ロケーシヨンを
構成する。一対のレジスタ３０４−８と３０４−９は、
メモリー局部レジスタとして働き、制御インターフエー
スを介して、アダプタレジスタＢＳＥとＢＳＦから一対
のデータキヤラクタを受取るように接続されている。ま
た、これらのレジスタの内容は、制御インターフエース
を介して、アダプタレジスタＭＮＥとＭＮＯへの入力と
して与えられる。加えて、それらは、メモリ番地レジス
タ３０４−６へ与えられるか、一時記憶レジスタ３０４
−４へ外部増加／減少レジスタ３０４−５によつて修正
されるように与えられる。レジスタ３０４−３へ読み出
された内容は、修正されるか無修正のまま、プロツク３
０４−６のＲ番地レジスタへ戻される。このレジスタは
、又制御インターフエースへ接続され、アダプタ２００
からの制御メモリ番地を受取る。プロツク３０４−６も
又、指標／防塞レジスタを含み、該レジスタは、Ｎレジ
スタ３０４−８と３０４−９に接続されている。加えて
、メモリシステム１５０からの信号は、ＡＬＵ加算器を
介して制御メモリ３０４−１内へ書き込まれ得る。上述
の番地情報の転送と同情報の修正をする副命令は、制御
部３０２で発生される。この制御部３０２は、種々の命
令０Ｐコードに割込む効力があり、その割り込みに従つ
て、特定された操作の実行に必要な副命令信号のシーケ
ンスを発生する。第９図には示されていないが、中央処
理制御部３０２は主クロツクユニツトを含み、それは基
準タイミング信号をシステムのために供給し、本質的に
、ＣＰＵ処理サイクルを多くの時間間隔に区切る。これ
らのタイミング信号は、システムのサイクル制御ユニツ
トを構成する多数の双安定記憶装置によつて確定された
制御信号と共に、その命令を実行し、抽出する間ＣＰＵ
によつて成される特定の操作の間の多数の主サイクルを
決定する。３０２部分は、命令がレジスタ３０１へ読み
出されたとき命令の種々の部分をストアするように構成
された複数のレジスタを含んでいる。

このレジスタは、０Ｐコード即ちＩレジスタ３０２−１
、変化するキャラクタ即ち０Ｐコード修正Ｖレジスタ３
０２−２、及びｗレジスタ３０２−３と表わされるもう
１つの変化する即ち制御キヤラクタ記憶レジスタを含む
。これらのレジスタの内容は、０Ｐコード及びデコーダ
回路３０２−４へ与えられ、更に、これらの種々のレジ
スタの内容はデコードされ、クロック及びサイクル制御
回路プロック３０２−５の回路を条件付けて、その命令
の処理のための副命令信号の必要なシーケンスを発生す
る。このクロツク及びサイクル制御回路はまた、制御イ
ンターフエースを介してアダプタ２００から信号を受け
取り転送するために接続されている。加えて、このプロ
ックは、種々のモードフリップフロツプ即ちＲＵＮ．Ｓ
ＴＯＰ、等を含み、それらの出力は、また制御インター
フエースへ接続される。制御部３０２はまた割込みを検
出し処理するための回路を含む。

これらの重要な多くの回路と他の回路は、前述の刊行物
内に説明された普通のＳ２Ｐ型処理装置内で使われる通
常の割込み回路から説明されたので、ただ、異なつた部
分の変更のみをここで説明する。割込み制御回路３０２
−８ 第１０図はプロツク３０２−８の回路をより詳細に示す
。

この回路は、内部割込み部３０２８０、外部割込み部３
０２−１３０、継続割込みモード部３０２−１８０、割
込み部３０２２４０、Ｓ２Ｐトラツプ部３０２−２６０
、及び、トラツプレジスタ部３０２−３５０を含む。

これらの回路のあるものは、ＤａｖｉｄＭ．ＤｅｖＯｙ
他による米国特許第３８０３５６０号に説明されている
。第９図を参照すると、ほとんどの部分でアダプタ２０
０からの副命令信号によつてセツト及びりセツトされる
、部分３０２−８０，３０２１３０及び３０２−１８０
への割込み及び許容モードフリツプフロツプの附加を含
む割込み制御回路３０２−８の修正が見られる。

また、３０２２４０及び３０２−２８０部分の回路が、
アダプタ２００をして、使用者命令の実行中Ｓ２Ｐ処理
装置の操作をモニターをし、［トラツプ］条件を検出し
たときにＳ２Ｐ処理装置の操作を停止させるために附加
される。多くの回路がＳ２Ｐ型処理装置の通常の割込み
論理回路の部分を構成するので、それらの操作は、ここ
では概略のみ説明する。

まず３０２−８０部分を見ると、回路３０２−８１から
３０２−８４までが、内部割込みフリツプフロツプ３０
２８５の動作のセツト及びりセツトをすることがわかる
。回路３０２−８６から３０２−１０２までは、内部割
込みモードフリツプフロツプ３０２９４をセツト及びり
セツトする。内部割込みモードフリツプフロツプ３０２
９４のセツトは、許容信号ＵＩＡＬＷｌＯが２進１のと
きにのみ生起する。

第９図を見ると、この信号はアダプタ２００からの副命
令信号ＣＳＳ８７５Ｏに応じて２進１にされることがわ
かる。ＣＳＳ８７５Ｏ信号は、ゲート３０２−１２４を
介して与えられ、プロック３０２−１２０の許容内部モ
ードフリツプフロップ３０２−１２６を２進１にする。
ＡＮＤゲート３０２−１２５は２進ＯにされるＣＬＥＡ
Ｒ信号ＰＭＣＬＲ４Ｏに応じてフリツプフロツプ３０２
−１２６を２進０にりセツトする。プロツク１２０の回
路３０２−１２１から３０２−１２３までは、アダプタ
２００をして、信号ＣＳＳＩＩ５Ｏを２進１にすること
により、モードフリツプフロツプ３０２−９４を２進１
にする。

内部割込み要求信号ＵＩＩＭＲｌＯは、ベースモードが
能動（ＨＰＢＭＡｌＯ−１）であるとき、記憶保護違反
（即ち、信号ＨＯＣＶＯＯＦＰＥＲＲＺＯ）が起こるこ
とにより、発生し、Ｓ２Ｐ処理装置３００が割込みのよ
り高い優先順位（外部又は継続）でなく、内部割込みモ
ード内の準備でないときに、内部割込み指令フリツプフ
ロツプ３０２−１１６をセツトする。

指令信号ＵＩＩＤＳｌＯは、第９図に示されるように回
路３０２〜１０３から３０２−１１６によつて発生され
、動作割込みフリツプフロツプ３０２−８５のセツトを
要求する条件付け信号として与えられる。同様の構成が
３０２−１３０部分内で外部割込み信号を処理するため
に使用されている。

外部割込みは、制御パネル割込み（ＰＣＰＩＴＯＯ−０
）モニター呼出し命令の実行（ＵＭＣＲＩＯＯ−０）に
応じて、Ｓ２Ｐ処理装置３００がすでに各部割込み又は
継続、割込みモードにあるのでないときに発生される。
回路３０２−１４０から３０２１５７は、外部割込み要
求信号を発生しストアする。この要求は外部割込みモー
ドフリツプフロツプ３０２−１３９が回路３０１−１３
１から３０２−１３７及び３０２−１６８から３０２１
７０を介して２進１状態にスイツチされているときに、
処理される。処理指令フリツプフロツプ３０２−１６８
は割込み指令がストアされており、内部割込み指令がス
トアされていないときにＡＮＤゲート３０２−１６９を
介して、２進１にスイツチされる。回路３０２−１３８
から３０２１４４までは、Ｓ２Ｐ処理装置３００が操作
の継続割込みモードにあるかどうかに従つてモードフリ
ツプフロツプ３０２−１３９のりセツトをするために設
けられている。プロツク３０２−１６０の外部割込みモ
ードフリップフロツプ３０２−１３９は、アダプタ２０
０が回路３０２−１６４を介して許容外部モードフリツ
プフロツプ３０２−１６６を２進１にスイツチするとき
にのみ２進１にスイツチされ得ることに注意されたい。

こｑ杵容フリツプフロツプ３０２−１６６はＣＬＥＡＲ
信号ＰＭＣＬＲ４Ｏに応答してＡＮＤゲート３０２−１
６５を介してりセツトされる。また、アダプタ２００は
、外部割込みフリップフロツプ３０２−１６３がＡＮＤ
ゲート３０２−１６１を介して２進１にスイツチするこ
とによつて、Ｓ２Ｐ処理装置３００を動作の外部割込み
モードにする。ＡＮＤゲート３０２一１６２は１ＰＤＡ
クロック後にフリツプフロップ３０２−１６３をりセツ
トする。次の３０２−１８０部分は図示のように構成さ
れた回路３０２−１８１から３０２−２３３を含む。

この回路は、公知の構成の部分として、処理継続割込み
フリツプフロツプ３０２−２１１、継続モード許容表示
フリツプフロツプ３０２１９０、継続割込み指令フリツ
プフロツプ３０２２１０、及び継続割込みモードフリッ
プフロップ３０２−２２２を含む。

説明した他の部分と同様に、プロック３０２−２２５の
フリツプフロツプ３０２−２２８と３０２−２３０が含
まれている。それらは副指令信号ＣＳＳＣＩ５Ｏ又はＣ
ＳＳＤ７ｌＯを２進１にスイツチすることによつてアダ
プタ２００をして、Ｓ２Ｐ処理装置３００を継続割込み
モード又は操作の許容モードにさせる。スイッチ動作は
、ＡＮＤゲート３０２２２６を介してのみ起こる。ＡＮ
Ｄゲート３０２−２２７と３０２−２３３は１ＰＤＡク
ロック後にフリップフロツプ３０２−２２８と３０２−
２３３を夫々りセツトする。

要求信号ＵＣＩＭＲｌＯは、許容信号ＵＣＩＭＡｌＯに
よつて動作させられた時、そして、条件付け信号（即ち
、停止等）が回路３０２−１９０から３０２−１９９ま
でを介して与えられたのに応じて、すでに操作の継続割
込みモードになつているのでないときにフリツプフロツ
プ３０２２０１を２進１にする。

ストアされた、処理信号用の要求指令は、処理継続割込
みフリツプフロツプ３０２−２１１を、回路３０２−２
０５から３０２−２０９を介してＳ２Ｐ処理装置３００
がＲＵＮモード（即ちＰＲＵＮＮ３Ｏ−１）のときにス
トアされる内部指令信号（ＵＩＩＤＳＯＯ）と外部指令
信号（ＵＥＩＤＳＯＯ）がないときに２進１にスイツチ
する。３０２−２４０部分は、図示のような構成の回路
３０２−２４１から３０２−２４２までを含む。

この回路は、３０２−８０，３０２−１３０、又は３０
２−１８０の部分の内の１つによつてストアされる割込
み指令要求の内の１つ（即ち、ＵｌｌＤＳＯＯ，ＵＥＩ
ＤＳＯＯ、又はＵＣＩＤＳＯＯ＝１信号の内の１つ）に
応じて、２進１にスイツチされる全型式割込みフリツプ
フロツプ３０２−２６２を動作させる。この回路は、Ｓ
２Ｐ型処理装置内に含まれる普通の構成として示される
。次の部分３０２−２８０と３０２−３５０は、図示の
ように構成される回路３０２−２８１から３０２−３３
３まで及び回路３０２−３５１から３０２−３６０まで
を夫々含む。

Ｓ２Ｐ処理装置３００が使用者プログラム命令を実行し
ている問、アダプタ制御部２０１は、メモリエラー、ト
ラツプ条件等をテストする持ちループ内にある。トラツ
プ条件が３０２−２８０部分によつて検出されると、Ｊ
ＴＲＡＰｌＯ信号を２進１にし、それは、次に、１６ビ
ットのトラップレジスタ３０２〜３５１のフリツプフロ
ツプ段をしてトラツプ条件の生起の表示をストアさせる
。この信号は、また、出力段ＪＴＲｌ６を２進１状態に
もするＪＴＲｌ６ｌＯ信号は、制御インターフェースを
介して、プロツク２０１−３６のＴ２テスト回路への入
力として与えられて、アダプタ２００の介入の必要を信
号する。アダプタ２００は、その後、ＣＳＳＤ３５Ｏ信
号を２進１にすることによつて、情報内容をＪＴＲｌ６
段を通してシフトアウトする。トラツプレジスタ３０２
−３５１の段によつてストアされる情報は次の様なもの
である。ビット１６−不使用、トラップ条件の発生を信
号するために２進１にセツトされる。

ビツト１５−モニター呼出し命令に応じて２進１にセツ
トされる。

ビツト１４一番地防害の発生によつて２進１にセツトさ
れる。

ビット１３一保護ベースモード防害の発生によつて２進
１にセツトされる。

ビツト１２−４０以下の値の変化キヤラクタ（又はＳ２
Ｐ停止命令）を伴うにＬＣＲ又はＳＣＲ命令又は機器命
令に応じて２進１にセツトされる。

ビツト１１一制御パネル割込みに応じて２進１にセツト
される。

ビツト１０−科学ユニツトエラーの発生によつて２進１
にセツトされる。

ビツト９一命令時間切れの発生によつて２進１にセツト
される。

ビツト８−ベースモード能動表示装置がオンのとき２進
１にセツトされる。

ビツトJメ[不当０Ｐコードの発生によつて２進１にセツ
トされる。

ビツト６−４−Ｓ２Ｐ検査ライト表示装置３−Ｌこれら
のビツトの異なつた１つは普通Ｓ２Ｐシステムの検査ラ
イト上に表示されるエラーの発生によつて２進１にセツ
トされる。

特定のコーデイングは次の様なものである。３０２−２
８０部分の回路について考えると、ゲート３０２−２６
９は、特権０Ｐコードの試みられた実行に応じて、Ｓ２
Ｐ処理装置がベースモード能動でなく又は保護モードで
もない（即ち信号ＨＰＢＭＡｌＯ又はＨＰＲＯＣＯＯ−
０）のときトラツプフリツプフロツプ３０２−３３３を
セツトする。

回路３０２−２９２から３０２２９４までは、命令０Ｐ
コードを検査するための適当なサイクルタイミングを供
給する。

ゲート３０２−２８９はＢＣＴ命令用の（即ちスイツチ
とその上のトラツプを検知する）ある変化するキヤラク
タを検査する。ＰＤＴとＰＣＢ機器命令の試行はＡＮＤ
ゲート３０２−２８６によつて信号される。

次のＡＮＤゲート３０２−２８５は特権ＬＣＲ命令の試
行を信号し、同時にゲート３０２−２８４はＡＮＤゲー
ト３０２−２８２を介して検出される４０以下の値を持
つ変化キャラクタを伴うＳＣＲ命令の試行を信号する。
ＡＮＤゲート３０２−２８１は不当０ｐコード又は、Ｓ
２Ｐ処理装置３００が継続割込みモード内で動作してい
るときの停止命令によつて発生するＳＴＯＰ条件の発生
を検出する。ＡＮＤゲート３０２−３２４はゲート３０
２一３３０がトラツプフリツプフロップ３０２３３３を
２進１にセツトする間の適当なタイミングサイクルを供
給する。

ゲート３０２−３２７は、将来使用される（即ち、機器
命令の実行）。回路３０２−３１０から３０２−３１８
は、Ｓ２Ｐ処理装置３００が許容されなかつたある操作
を試みるとき、フリツプフロツプ３０２３２０を２進１
にセツトする。

特に、ＡＮＤゲート３０２−３１０は、外部割込み許容
がオンでない条件をトラツプする。次のＡＮＤゲート３
０２３１１は、Ｓ２Ｐ処理装置３００が継続モードが許
容されていないときに継続モードに入ろうとする（要求
がストアされる）ときにトラツプを発生する。残りのＡ
ＮＤゲート３０２−３１２から３０２一３１６までは他
の条件をトラツプする。

ＡＮＤゲート３０２−３１２はＳ２Ｐ処理装置３００が
ＲＶＩ命令に応じて許容されていない内部割込みモード
に入ろうとするときにトラツプを発生する。同様にＡＮ
Ｄゲート３０２−３１３は、ＲＶＩ命令に応じた内部割
込みモードから外部割込みモードへ入ろうとする試行が
存在する時を検出する。次のＡＮＤゲート３０２−３１
４は、内部許容がオンでなくて、内部割込み要求がスト
アされているときを検出する。アンドゲート３０２−３
１５はＳ２Ｐ処理装置３００が継続モード内で動作して
おり不当０Ｐコードが検出されたときにトラツプを発生
する。

最後に、ＡＮＤゲート３０２−３１６は、Ｓ２Ｐ処理装
置３００が継続モード中に停止が発生したときトラップ
を発生する。クロツク及びサイクル制御回路３０２−５
加えて、第１０図は、制御インターフエースを介して制
御信号ＰＰＦＩＮ４Ｏを発生する回路３０２−５の部分
を示す。

これは、アダプタ２００に、特定の制御パネル操作が完
了したこと（即ち、ビジーフリップフロツプ２０１−６
２６のりセツト）を信号する。アダプタ２００ができる
だけ最もはやい時点に操作の完了の信号をされるのを確
実にするために、多くの論理ゲートが、アダプタ２００
によつて起こされた異なつた型の制御動作の完了を早期
に検出するために含まれる。これは、第１０図に示され
ている。第１０を参照すると、回路３０２−５が、図示
のように構成されたカウンタ３０２−６１と、多数のＡ
ＮＤゲートと増幅回路３０２−５１から３０２−６０ま
でを含んでいるのがわかる。

Ｓ２Ｐ−ＲＵＮ・フリツプフロツプがアダプタ２００か
らの副指令に応答して２進１にセツトされているとき、
信号ＰＳＲＵＮｌＯが、ゲート３０２−５３を介して信
号ＰＰＦＩＮＯＯを２進Ｏにする。同様の仕方で、Ｓ２
ＰＳＴＯＰフリツプフロツプがアダプタ２００からの他
の副指令に応答して、２進１にセツトされているとき、
ＡＮＤゲート３０２−５２はＰＰＦＩＮＯＯ信号を２進
０にスイツチする。両方の場合に、アダプタ２００はＳ
２Ｐ処理装置３００から、上述の動作の完了を表示する
信号を、ただちに受取る。

アダプタ２００からの制御メモリ動作又はレジスタクリ
ア動作を特定する指令の場合、ＡＮＤゲート３０５−５
０又はＡＮＤゲート３０５−５１が信号ＰＰＦＩＮＯＯ
を２進０にした後に、固定された量の時間がある。

例えば、信号ＰＰＲＦＰｌＯとＰＣＰＭＣｌＯ夫々が、
信号ＣＴ２ｌＯの発生によるアダプタ２００からの副指
令信号の内の１つに応じて２進１にされる（即ち、副指
令信号がＳ２Ｐフリツプフロツプを２進１にする）。信
号ＣＴ２ｌＯの次の発生の間、ＡＮＤゲート３０２−５
１と３０２−５５は信号ＰＰＦＩＮＯＯを２進０にする
。こうして、アダプタ２００は、所定の時間間隔（即ち
信号ＣＴ２ｌＯの接続した発生の間）の後操作の完了の
信号をされる。ＡＮＤゲートの異なつた１つの動作に加
えて、アダプタは、また、カウンタ３０２−６１に所定
のカウントをロードするために条件付ける。このカウン
トは、その後に信号ＰＰＲＴＲｌＯが２進１にされる残
つた動作のための最大時間間隔を設定する。これは、更
に、回路３０２−５７から３０２−５９をして、信号Ｐ
ＰＦＩＮＯＯを２進０にさせる。動作の説明 本発明のシステムの動作は、第１１図の流れ図を特に参
照して説明される。

前述のように、ホスト処理装置３００は、第５図のメモ
リの２ＳＳＡ部分へ、異なつたパラメータの１つ１つの
ために適当な値をロードした。本発明の目的のためのロ
ード操作は、従来の方法で成されるものと仮定され得る
。より以上の情報は、前出の米国特許第３６１８０４５
号を参照されたい。システム制御下で行なわれるべき新
しい「ジヨブ］（即ち従属ジヨブ又はプログラム）の場
合、第５図に示されたメモリの種々の部分がここで説明
された必要なパラメータ、ポインタ及びチヤンネル指令
でロードされる。

例として、アダプタ２００によつて実行される第１のチ
ヤンネル指令は、制御指令と仮定される。チヤンネル指
令は、１つ以上の語から成り、次のような基本フオーマ
ツトを持つている。制御型チヤンネル指令のためには、
０ｐコードは００００１、ビツト６−１、ビットJヨ黷
O／１、そしてビツト８＝ＳＢＺである。

ビツト６は、通常又は診断モード指令を指定するセツト
をするようコード化される。ビツト７は、ＲＵＮ又はＳ
２Ｐ制御パネル動作ビツトがセツトされる他は、Ｏ又は
１にセツトをするようコード化される。従つてビット７
はＯにセツトされねばならない。本発明のために、ビツ
ト９−３５は、０Ｐコードフイールドの拡張として働く
。これらの制御指令用のビットは次のようにコード化さ
れる。この動作は、セットアップ段階中に遂行される。

この動作は、実行段階中に遂行される。

例として、ビツト９，１０，１４及び１６が２？０にセ
ツトされていると仮定する。

ビット１１，１２，１３，１５及び１７は２進１にセツ
トされる。第１図を参照すると、アダプタ２００が、［
アイドルループ」内にあり、このループは、分岐マイク
ロ命令を含み、この命令は、ＳＣＵｌｌＯさ接続された
線の内の１本を介してホスト処理装置１００から接続パ
ルスが受取られたとき状態をセツトするようにされるラ
ツチ増幅回路へ接続された入力線の状態をテストするよ
うコード化されることが見られる。本発明の目的のため
に、接続パルスは、Ｄ．Ｌ．Ｂａｈｒｓ他による米国特
許第３４１３６１３号に記載された方法で発生される。
この例では、ホスト処理装置１００は［接続命令］を行
うと仮定する。アダプタ制御部２０１は、制御部２０１
がロード状態であるかどうか確定するために、プロック
２０１−５０の主状態フリップフロップの１つの状態を
テストする。

それがロードされていると仮定すると制御部２０１はそ
こで、主メモリ１５０（第７図参照）の通信領域からチ
ヤネルメールボックスポインタ語（ＣＭＰＷ）を取り出
すために必要な信号を発生する。それは、以前にロード
された制御記憶２０１−１０のスクラツチパツドロケー
シヨンの１つの内容のＣＭＰＷポインタ番地を使用する
。より以上のこの部分についての情報は、ＤＯｎａｌｄ
Ｒ．Ｔ＠ＹｌＯｒの「制御記憶システム及び方法」と題
する継続中の米国特許出願第６４４７７７号を参照され
たい。

種々の副指令信号の発生を含む残りの動作の説明の前に
、これらの種々の副指令信号が異なつたグループＳ１−
Ｓｌ３内のあるコードを含むことによつて発生されるこ
とを見よう。

以下は、本発明の説明に関するグループコードのリスト
である。第１１図から、以後がエラーのテストであり、
アダプタ制御部２０１が、デコードされたときに接続り
セツト副指令信号（グループＳ２＝００１）を発生する
マイクロ命令語を読み出すことが見られる。次に、２０
１部分はＣＭＰＷのビツト１２の状態を、そのデータ部
２１０−６のＸ１レジスタへの転送時にテストする。分
岐及びテストマイクロ命令がビツト０−１が状態「１０
」であり、「接続」が行われたことを示すことを検出し
たとき、アダプタはＣＭＰＷビツト０−１を２進１状態
にセツトする。修正されたＣＭＰＷは、主メモリ１５０
内へ再書き込みされる。これは、ホスト処理装置１００
に更に「接続」できないこと（即ち、接続処理）を信号
する。第１１図に見られるように、アダプタ制御部２０
１は、ＣＭＰＷ内に含まれるポインタ番地を使用して（
第７図参照）主メモリ１５０のＣＭＢ部分のＢＡＲと２
ＳＳＡポインタを取り出す。

メモリエラーがないと仮定すると、番地のビット８がテ
ストされる。このビツトは、これが相対的であり、絶対
番地，でないことを示す２進１である。エラーがないと
仮定すると、アダプタ制御部はであるはず（即ち絶対番
地）のＢＡＲのビツト８を検査する。次に、サイズ及び
チヤネル状態バツフア（ＣＳＢ）ポインタがＣＭＢから
取り出される。

ＣＳＢポインタが正当（即ち、一定値内にある）と仮定
すると、第１チヤネル指令ＣＣｌが、そこで、主メモリ
１５０から取り出される。指令のための番地は、８の適
当な値を、主メモリ１５０のＣＭＢ領域からの語を取り
出すのに使用されるチヤンネルメールボツクスポインタ
番地へ加えることによつて得られる。エラーがないと仮
定すると、アダプタ制御部２０１は、示されない検知ス
イツチ表示フリツプフロツプＳＷｌとＳＷ４の対をりセ
ツトするマイクロ命令を実行する。

そのＳＷｌとＳＷ４の２進１の出力は制御部２０１（Ｔ
２テスト表示装置）のテスト及び分岐回路２０１−３６
へ接続されている。これらのフリツプフロツプの状態は
、主メモリ１５０情報のどの部分が（即ち従属領域）エ
ラー検出のために取り出されるか、そして第１チヤネル
指令が取り出されるかどうかを確定するためにテストさ
れる。ＳＷｌとＳＷ４がりセツトされたとき、これは、
取り出しが主メモリ１５０の従属領域（使用者プログラ
ム）からでなく、第１チヤネル指令がアダプタ２００で
進行中であることを表示する。第１１図に見られるよう
に、チヤネル指令番地ポインタが更新され番地ＡＬＵ部
２１０−２ヘスドアされる。

チヤネル指令ＣＣｌは、データＡＬＵ部２１０−６へロ
ードされる。次に、アダプタ制御部２０１は、チャネル
指令０Ｐコードをデコードするために一連のテスト後条
件付き分岐マイクロ命令を実行する。チャネル指令が制
御指令なので、アダプタ制御部２０１は次にアダプタ２
００内の全てのレジスタをクリアする。第１１図から見
られるように、アダプタ制御部２０１は、チヤネル指令
のビツト９の状態をテストするもう１つのテスト後条件
付き分岐マイクロ命令を実行する。

ビツト９が２進０と仮定したので、チヤネル指令のビツ
ト１０の状態をテストする、マイクロ命令が更に実行さ
れる。例ではこのビツトは２進１なので、制御記憶２０
１−１０は第１１図に見られるように、＄ＣＬＲＩＮＺ
ルーチンへ分岐する。アダプタ２００の遂行する最初の
動作は、Ｓ２Ｐ処理装置３００がＳＴＯＰ条件にあるか
どうかをテストすることである。

これは、処理装置３００に含まれる示されないＲＵＮフ
リツプフロツプの状態をテストすることによつて行われ
る。このフリツプフロツプの出力はプロツク２０１−３
６のＴ２テスト表示回路への入力として与えられる制御
インターフエース線の内の１本へ接続される。ＲＵＮフ
リツプフロツプが２進１状態なら、ここで説明されるＳ
２Ｐ停止命令を行うＤＣＫ２マイクロ命令が実行される
。ＤＣＫ２マイクロ命令実行の方法は第６ｂ図に図示さ
れている。

図を参照すると、第１段階１の間に、グループＳ６−Ｓ
ｌ３を含む副指令フイールドがデコードされることが見
られる。これは、ＣＳＤＫ２ｌＯ信号を２進１にし、そ
れは、ＰＤＡクロツクパルスの発生時に第５１図に許容
Ｆ／Ｗパネルストローブフリツプフロツプ２０１一６２
９とＳ２ビジーフリツプフロツプ２０１一６２６を２進
１にスイツチする。１クロツクパルス遅れて、許容パネ
ルストローブフリツプフロツプ２０１−６２９は２進０
にスイツチし、同時にパネルストローブフリツプフロツ
プ２０１−６３３は信号ＣＳＦＰＳｌＡを２進１に（第
１０図を見よ）スイツチする。

また、ＤＣＫ２マイク口命令のデコードの結果、副指令
信号ＣＳＳ９ｌｌＯが２進１にされ、それは、信号ＤＰ
ＳＴＰｌＯを適当な時に２進１にスイツチする。つまり
、Ｓ２Ｐ処理装置クロツク回路がタイミング信号ＴＣＴ
Ｏｌｌｌを２進１にするとき、これは、ストローブ信号
ＣＳＦＰＳｌＯを２進１にする。この信号はＡＮＤゲー
ト２０１−５６３をストローブし、信号ＤＰＳＴＰｌＯ
を２進１にする。この信号は制御インターフエースの線
の内の１本を介して第９図のクロツク及びサイクル制御
回路３０２−５の入力として与えられる。Ｓ２Ｐ処理装
置がＲＵＮモードのとき、これはＳＴＯＰが許容された
ことを表わす（即ちフリツプフロツプは２進１にセツト
）。Ｓ２Ｐ処理装置の次のＶ３サイクルの間、処理装置
サイクルは、普通の動作として規則的な停止をする。こ
のとき、Ｓ２Ｐ・ＲＵＮ・フリツプフロツプは２進０に
スイツチされる。第１１図から見られるようにＤＣＫ２
マイクロ命令の実行の次にアダプタ制御部は、Ｓ２Ｐ処
理装置３００内に含まれるＲＵＮフリツプフロツプの状
態をテストするための分岐及びテストマイク口命令の実
行を始める。

たとえ通常動作中でも、ＳＴＯＰ押ボタンを押せば、Ｓ
２Ｐ処理装置はＳＴＯＰモードに入り、このモードは現
在実行中の命令が完全に実行し終り、全てのまだ進行中
の機器データ転送が完了するまで入られない。従つてこ
のときにはＳＴＯＰフリツプフロツプはテストされない
。操作がパネル操作なので、十分な長さの時間が、操作
終了のために普通要求される。

従つて、各ＤＣＫ２マイクロ命令の実行の後、パネルピ
ジールーチンが実行され、これは、ビジーフリツプフロ
ツプ２０１−６２６の状態をテストする。簡単に言えば
、このルーチンは、Ｓ２Ｐ処理装置３００へ指令を実行
させた時刻から経過した時間が何マイクロ秒かをたどる
ために、どの位ＰＤＡクロツクパルスがあるかかぞえる
。ビジーフリツプフロツプ２０１−６２６はそのセツト
に続く早くて１．７５マイクロ秒、遅くて９．５マイク
ロ秒でりセツトされ得る。このルーチンが、フリツプフ
ロツプ９．５マイクロ秒以後にりセツトされないことを
検出すると、それは、制御記憶２０１−１０をして、ホ
スト処理装置１００にＳ２Ｐ処理装置３００が動作しな
いこと（第１０図を見よ）を表示する状態信号を発生さ
せるルーチンへ分岐させる。第９図に見られるように、
ビジーフリツプフロツプは信号ＰＰＦＩＮ４ＯがＳ２Ｐ
処理装置３００によつて２進０にされている間セツトさ
れている。

Ｓ２Ｐ処理装置３００はＰＰＦＩＮ４Ｏを制御パネルか
ら起動できる操作完了時に（即ち、ＤＩＳＰＬＡＹ，．
ＣＬＥＡＲ．ＳＴＯＰ，．ＲＵＮ等）口ーにする。Ｓ２
Ｐ型処理装置によつて、このような操作完了時に通常発
生される全ての信号は、制御インターフエース（第９図
を見よ）の線の内の１本を介してアダプタ２００へ与え
られるＰＰＦＩＮ４Ｏ信号を得るために本質的に互いに
オアをとられる。動作説明を続けると、第１１図から、
アダプタ制御部２０１が、ビツト１２の状態をテストし
、Ｓ２Ｐ処理装置３００が初期化されたかどうかを確定
するのが見られる。

このルーチンの最初の時間の間、アダプタ２００はビツ
ト１２の状態をテストするためにテスト後分岐マイクロ
命令を実行する。ビツトがセツトされているとき、アダ
プタ制御部２０１はもう１つのＤＣＫ２マイクロ命令を
実行する。このマイクロ命令は、制御インターフエース
の線の内の１本を介してＳ２Ｐ処理装置３００へ送られ
る初期化命令を出す。つまり、前述の方法と同様に（即
ち信号ＣＳＦＰＳｌＯが時間間隔ＴＣＴＯｌｌｌにおい
て２進１にされる）それは信号ＤＰＳ２ｌｌＯを２進１
にする。アダプタ２００は、ここで説明されるように、
Ｓ２Ｐ処理装置３００が分岐及びテストマイクロ命令を
実行することによつて初期化指令を実行することを確立
する。通常のＳ２Ｐ動作の間、Ｓ２Ｐ処理装置がＳＴＯ
Ｐモードが許容されることを信号するとき又は、ＳＴＯ
Ｐ指令（押ボタン）が初期化指令（押ボタン）より前に
発生されたときには、初期化信号は有効である。初期化
信号は通常、Ｓ２Ｐ処理装置３００に処理動作をただち
に終端させ、サイクルカウンタ及び種々の表示装置、モ
ードフリツプフロツプ、クリアレジスタ等をりセツトさ
せる。つまり、ＳＴＯＰモードが許容されたとき、初期
化指令が発生され、制御部２０１は再びビジルーチンを
参照して、Ｓ２Ｐ処理装置３００がＤＣＫ２マイクロ命
令の実行を完了したか確定するためにビジーフリツプフ
ロツプ２０１−６２６の状態をテストする。

ビジーフリツプフロツプがＳ２Ｐ処理装置３００によつ
て適当な時間間隔においてりセツトされると仮定すると
、制御部２０１はそこで、＄ＣＴＲＬルーチンヘリター
ンし、制御チャネル指令のロードビツト１３をテストす
る、連続する分岐及びテストマイクロ命令を実行する。

第１１図に見られるように、初期化ビツト１２がセツト
されずクリアビツト１１がセツトされていると、アダプ
タ２００はＤＣＫ２マイクロ命令を実行することによつ
て、マスタークリア命令を行う。

これは、前述の仕方で信号ＤＰＳＺＣｌＯを２進１にす
る。第５１図に見られるように、この信号は制御インタ
ーフエース線を介してＳ２Ｐ処理装置３００へ与えられ
る。２進１のとき、ビジーフリツプフロツプ２０１−６
２６は、クリア指令がＳ２Ｐ処理装置３００によつて実
行されたことを確定するためにテストされる。

その後、制御部２０１は＄ＣＴＲＬルーチンへ戻る。＄
ＣＬＲＩＮＺルーチンはまた、他の状態にも入る。

例えば、制御チヤネル指令の初期化ビツト１２が２進０
で、この指令のロードビツト１３が２進１のとき、ルー
チン＄ＣＬＲＩＮＺはルーチン＄ＬＤＳ２Ｐから入られ
る。つまり、初期化ビツトが２進０のとき、脱出ポイン
トはＡ２で＄ＬＤＳ２Ｐルーチンは、Ｄ点から入られ、
そこで、初期化ビツトの状態は再び分岐及びテストマイ
クロ命令によつてテストされる。このテストは、制御チ
ヤネル指令がロード動作を特定するようにコード化され
、そして失敗したことによつて、初期化ビツトがセツト
されていないときの状態を検出するように含まれている
。この場合、アダプタ２００は、＄ＣＬＲＩＮＺルーチ
ンの最初のパスの間に第１１図に見られる適当な時点で
初期化要求を出す。第１１図から見られるように、アダ
プタ制御部２０１は、その＄ＣＬＲＩＮＺルーチンの第
２回目のパスの間に、自動的に、前述の仕方でＳ２Ｐ処
理装置３００へ初期化指令を送る。

しかしながら、それが初期化ビツトをテストするときに
は、それは２進１にセツトされない。これは、Ｄ１点を
通して＄ＬＤＳ２Ｐルーチンへ入る脱出を起こす。上記
から、初期化ビツト１２の状態は、 ＄ＣＬＲＩＮＺルーチンへの入力は、制御チヤネルデコ
ードルーチン＄ＣＴＲＬからかそれともロードルーチン
＄ＬＤＳ２Ｐからかを信号する。

たとえ、どちらの入力路が選ばれても、アダプタ２００
は、Ｓ２Ｐ処理装置３００をロード動作を実際に始める
前の知られた状態にする。第１１図を参照すると、第７
図のＰＣＡへの２ＳＳＡポインタは、制御記憶２０１−
１０のスクラツチパツドロケーシヨンにストアされるの
が見られる。

アダプタ２００は、そこで種々のＳ２Ｐ制御メモリレジ
スタ（即ちシーケンスレジスタ、Ａ及びＢ番地レジスタ
）の内容をりセツトし始める。アダプタ２００は、マイ
クロ命令の制御の下で、ＺＥＲＯＳをデータ部２１０−
６（第５ｆ図）のＢＳＮｌレジスタ内へロードするため
のロード定数マイクロ命令を実行する。これに続いて、
ＢＳＮｌレジスタの内容ＺＥＲＯをＢＳＸｌレジスタへ
転送するＤＲＣＬマイクロ命令が実行される。他のマイ
クロ命令を実行することによつて、７７の定数がＢＳＮ
ｌレジスタ内へロードされる。

この定数は第９図のＳ２Ｐ制御メモリ３０４−１内のシ
ーケンスレジスタロケーシヨンの番地に対応している。
もう１つのＤＲＣＬマイクロ命令を介して番地定数がＢ
ＳＮｌレジスタからデータ部２１０−６（第５ｆ図の写
し）のＢＳＸ２レジスタへ転送される。もう１つのＤＲ
ＣＬマイクロ命令が実行され、それは、タリーカウンタ
２０１５６を７７の番地定数の値でロードする。適当な
レジスタがロードされると、アダプタ制御部２０１は、
制御メモリー入力副指令を含むようコード化されたＤＣ
Ｋ２マイクロ命令を実行する。

つまり、信号ＣＳＳＡ４ｌＯは、２進１にされストロー
ブ信号ＣＳＦＰＳｌＯが２進１（第５１図を見よ）にス
イツチするときＡＮＤゲート２０１−６９３をして副指
令信号ＤＰＣＭＥｌＯを２進１にさせる。ＤＰＣＭＥｌ
Ｏ信号は、Ｓ２Ｐ処理装置３００に、タリーカウンタ２
０１−５６の６最上位ビツトポジシヨンの内容の定数を
取つて、それらをＳ２Ｐ処理装置３００のＲレジスタ３
０４−２内ヘスドアさせる。

同時に、Ｒレジスタ３０４−２をロードすると共に、デ
ータ部２１０−６のＸ１レジスタのデータ内容が左へ１
ビツトシフトされてＳレジスタ３０４−６内へロードさ
れる。つまり、ビツト１５−３４がＳレジスタ３０４−
６（ビツト３５は使用しない）内へロードされる。この
ローデイングは、副指令信号ＤＰＣＭＥｌＯに応じて行
われる。Ｓ２Ｐ処理装置３００は、信号ＤＰＣＭＥｌＯ
に応答して、制御メモリーレジスタ＃７７（Ｒレジスタ
３０４−２の内容）をアダプタ２００によつて発生され
たＳレジスタ３０４−６の内容でロードする。Ｓ２Ｐ処
理装置３００は、公知の仕方で動作を行う。信号ＤＰＣ
ＭＥｌＯが、Ｓ２Ｐ処理装置３００によつて実行される
よう要求される副指令であるので、アダプタ制御部２０
１はパネルビジールーチンへ入り、Ｓ２Ｐ処理装置．３
００からの動作完了を表示するＰＰＦＩＮ４Ｏ信号を待
期する。

動作が完了するやいなや、動作の同じシーケンスが、「
Ａ」番地レジスタ（８進７０）と「Ｂ］番地レジスタ（
８進７４）をロードするためにくりかえされる。制御メ
モリレジスタのロードに続いて、第１１図から見られる
ように、アダプタ２００はＰＣＡＷ４の科学オプシヨン
ビツト１３の状態をテストする分岐及びテストマイクロ
命令を実行する。

もし２進１なら、アダプタ２００は、その科学オプシヨ
ンがＳ２Ｐ処理装置３００内に含まれているかどうかを
決定する分岐及びテストマイク口命令を更に実行する（
即ち、Ｓ２Ｐ処理装置３００からのもう１つの表示信号
の状態をテストする）。科学オプシヨンがあるとき、ア
ダプタ２００は、＄ＳＣＩＯＰＴルーチンに入り、これ
は、データ部２１０−６内の低位結果（ＬＯＲ）命令の
構成の結果の信号を発生する。

この命令は、次に説明する２つの命令と同じく、前出の
マニユアル内に記載されたフオーマツトをもつ。アダプ
タ２００はまた、主メモリ１５０の２ＳＳＡ領域から科
学オブシヨンデータを取り出し、それをＬＯＲ命令の適
当なフイールドヘロードする。また、アダプタ２００は
、番号制御部２１０２と供に適当なレジスタをセツトし
て、データ部２１０−６内のどの特定のレジスタを番地
付けるかのためのマイクロ命令を実行する。

例えば、第１の番地レジスタをＯに、第２の番地レジス
タを８進１０にセツトすることによつて、これは、最初
の２０の８進ロケーシヨンがデータ部２１０６のレジス
タから取られるべきことを特定する。ＬＯＲ命令がＳ２
Ｐ処理装置３００によつてＳＴＯＰモードにおいて実行
されたとき、データ部２１０−６のＢＳＸレジスタ内に
ストアされたデータは、主メモリ１５０内の参照ロケー
シヨンのかわりに参照される。第１１図に見られるよう
に、アダプタ制御部２０１は、もう１つのＤＣＫ２マイ
クロ命令を含む＄ＥＸＥＣＵＴＥルーチンを実行する。

これは、第５１図のＡＮＤゲート２０１−７０１を介し
て通告指令信号ＤＰＣＩＮｌＯを発生する。つまり、信
号ＣＳＳ９４ｌＯは２進１にされ、それは更に、ストロ
ーブ信号ＣＳＦＰＳｌＯが２進１にストローブするとき
ＡＮＤゲート２０１−７０１をして信号ＤＰＣＩＮｌＯ
を２進１にさせる。これは、Ｓ２Ｐ処理装置３００及び
科学オプシヨンユニツトに、ＬＯＲ命令を実行させ、こ
の命令はデータを科学ユニツトのＬＯＲレジスタ内へロ
ードする。加えて、信号ＣＳＳ９４ｌＯは、第５１図の
命令タイマーをトリガし、これは更に、フリツプフロツ
プ２０１−２７０を２進１にスイツチする。アダプタ２
００は、ＬＯＲ命令が正確に実行されたことを、３０２
−８０部分がトラツプ信号を発生せず、Ｓ２Ｐ処理装置
３００が第５１図のりセツト可能ワンシヨツトタイマ一
回路２０１ー７１４によつて決定された２５０ミリ秒以
内に順次の停止に入つたことを検査することによつて、
確定する。つまり、分岐及び工ストマイクロ命令を介し
て、アダプタ２００は、ＤＣＫ２マイクロ命令がうまく
実行されたことを確定するために、ビジーフリツプフロ
ツプ２０１−６２６の状態をテストする。次に、それは
、Ｓ２ＰＳＴＯＰフリツプフロツプの状態と、命令タイ
マーフリツプフロツプ２０１−７２０の状態をテストす
る。Ｓ２Ｐ処理装置３００が正確に動作しているとき、
それは、２５０ミリ秒以内にＳＴＯＰに入る。Ｓ２Ｐ処
理装置３００がＳＴＯＰモードにあることが確定される
と、アダプタはトラツプ信号ＪＴＲｌ６ｌＯの状態をテ
ストする。命令が正確に実行されたとき、トラツプ信号
は出現せず、Ｓ２Ｐ処理装置はＳＴＯＰモードにある。
第１１図に見られるように、Ｓ２Ｐ処理装置が必要な時
間内にＳＴＯＰモードに入らないときは、アダプタ２０
０は、Ｓ２Ｐ処理装置３００が動作しないことを信号す
る。上述のシーケンスは、以下に述べる第１１図の＄Ｌ
ＤＳ２Ｐ及び＄ＳＴＲＳ２Ｐルーチンによつて行われる
動作と同じであることに注意されたい。修正命令の実行
で説明された動作のテストシーケンスは全ての命令につ
いて行われるので、それはここでは更に、説明しない。
第１１図を参照すると、次に、アダプタ２００が、Ｓ２
ＰＬＩＢ命令を構成する＄ＬＩＢＳＩＢルーチンを実行
することが見られる。アダプタ２００はまた、主メモリ
１５０の２ＳＳＡ領域から指標／防塞レジスタの値を取
り出す。この値の番地は、Ｓ２ＰＬＩＢ命令のフイール
ド内にロードされる。アダプタ２００は、第１１図に見
られるように、再びもう１つの通告指令を特定するよう
コード化されたＤＣＫ２マイクロ命令を含む＄ＥＸＥＣ
ＵＴＥルーチンを実行する。上述の仕方において、その
通告指令はＳ２Ｐ処理装置をしてＬＩＢ命令を実行させ
、その結果第９図のプロツク３０４−６内に含まれるＳ
２Ｐ処理装置３００の指標／防塞レジスタヘレジスタ３
０４８と３０４−９を介してロードする。アダプタ２０
０はそこで、動作が正確に実行されたこと、そしてビジ
ーフリツプフロツプ２０１６２６がりセツトされて動作
完了を表示していることを確定する。

次に、Ｓ２Ｐ処理装置３００の状態（即ちキヤラクタモ
ード、割込みモード、許容モード）を特定するようなコ
ード化されたＳ２Ｐパラメータは、Ｓ２Ｐ処理装置３０
０内へロードされる。アダプタ２００はＰＣＡＷ４割込
み及び許容ビツトの状態をデコードする一連の分岐及び
テストマイクロ命令を実行する。その結果によつて、ア
ダプタ２００は許容フリツプフロツプ２０１−６４２，
２０１−６４５及び２０１６５０の状態をセツトし、指
令信号ＣＳＳＩＩｌＯ，ＣＳＳＥＩｌＯ、及びＣＳＳＣ
ＩｌＯを適当に発生する。つまり、他のＤＣＫ２マイク
ロ命令が実行され、副指令信号ＣＳＳＢ７ｌＯ，ＣＳＳ
Ｃ７ｌＯ，ＣＳＳＤ７ｌＯ，ＣＳＳＣｌｌＯ，ＣＳＳＣ
２ｌＯ、及びＣＳＳＣ３ｌＯが発生される。

信号ＣＳＳＢ７ｌＯ，ＣＳＳＣ７ｌＯ、及びＣＳＳＤ７
ｌＯは、発生されたときに、第５１図の対応する許容フ
リツプフロツプ２０１−６４２，２０１−６４５及び２
０１−６５０の１つ１つを２進１にスイツチする。ＰＣ
ＡＷ４の状態は、フリツプフロツプのどの１つがセツト
されるかを確定する。同じ副指令信号が、制御インター
フエースを介して、第９図のプロツク３０２−８の対応
する許容割込みモードフリツプフロツプの１つ１つに与
えられる。同様の仕方で、副指令信号ＣＳＳＣｌｌＯ、
ＣＳＳＣ２ｌＯ、及びＣＳＳＣ３ｌＯが、ＤＣＫ２マイ
クロ命令に応じて発生されたときに、対応するＡＮＤゲ
ート２０１−６００，２０１−６０１及び２０１−６０
２を２進１にする。セツトＳ２Ｐ割込み指令信号はまた
、プロツク３０２８の割込み制御回路への入力として与
えられ、これは更に、第１０図の割込みモードフリツプ
フロツプの異なつた１つをセツトする。上記の夫々の場
合、ＤＣＫ２マイクロ命令は、ビジーフリツプフロツプ
２０１−６２６をセツトし、Ｓ２Ｐ処理装置３００が信
号ＰＰＦＩＮ４Ｏを２進０にすることによつてそれをり
セツトするのを待つ。

従つて、アダプタ２００は、Ｓ２ＰＳＴＯＰフリツプフ
ロツプのテストが続くビジルーチルへ入る。第１１図に
見られるように、アダプタ２００は次に、前述の仕方で
Ｓ２ＰＲＶＩ命令を構成する。

変化キヤラクタ表示データは主メモリ１５０の２ＳＳＡ
領域から取り出され、データ部２１０一６へロードされ
る。それは、キヤラクタモードを規定する変化するキヤ
ラクタの１つであるから、１つの変化キヤラクタ内のビ
ツトの状態は、第５１図のＡＮＤゲート２０１−６０６
，２０１一６０８又は２０１−６１４の１つを２進１に
するために使われる。これは、更に、キヤラクタモード
指令信号ＣＳ２ＣＭｌＯ，ＣＳ３ＣＭｌＯ、又はＣＳ４
ＣＭｌＯの１つを２進１にする。この指令信号は第９図
のプロツク３０２−５のクロツク及びサイクル制御回路
へ与えられる。次に、第１１図に見られるように、アダ
プタ部２０１は、指令信号ＤＰＣＩＮｌＯを発生するＤ
ＣＫ２マイクロ命令を実行することによつて、通告指令
を発生する＄ＥＸＥＣＵＴＥルーチンへ入る。

同じＤＣＫ２マイクロ命令は、実行されたとき、副指令
信号ＣＳＳＢ２ｌＯ，ＣＳＳＢ３ｌＯ、又はＣＳＳＢ４
ｌＯの内の適当な１つ発生し、キャラクタモード指令信
号ＣＳ２ＣＭｌＯ，ＣＳ３ＣＭｌＯ、又はＣＳ４ＣＭｌ
Ｏの対応する１つを２進１にする。上述の仕方で、ＤＣ
Ｋ２マイクロ命令は、実行されたとき、ビジーフリップ
フロップ２０１６２６をオンにスイツチし、アダプタ２
００は、Ｓ２Ｐ処理装置３００がビジーフリップフロッ
プ２０１−６２６をりセツトするのを待つ。

Ｓ２Ｐ処理装置３００（即ちＶレジスタ３０２−２、Ｗ
Ｕ／ＷＬレジスタ３０２−３、Ｓモード、実行、再配置
、キャラクタモード、そしてオブシヨン表示装置）。Ｒ
ＶＩ命令が正確に実行されたと仮定すると（即ち、トラ
ツプ条件が検出されず、適法にＳＴＯＰ）アダプタ２０
０は次に、Ｓ２Ｐ制御メモリ３０４−１の種々のレジス
タ（８進番地４０から７７）に主メモリ１５０の２ＳＳ
Ａ領域から取り出されたデータをロードする。

ロード動作は、シーケンスレジスタのロードと同様の仕
方で行われる。しかしながら、この場合、データは２Ｓ
ＳＡ領域内にある。従つて、番地制御部２１０−２内の
番地レジスタは今、主メモリ１５０内のロケーシヨンを
指す。主メモリ１５０からのデータ取り出し中、そして
そのデータのＳ２Ｐ制御メモリ３０４−１への書き込み
即ち入力時にエラーがないと仮定すると、アダプタ２０
０はＰＣＡＷ３内のプログラム時間切れ定数値をタリー
カウンタ２０１−５８内へロードするマイクロ命令を実
行する。

アダプタ制御部２０１は、制御チャネル指令デコードル
ーチン＄ＣＴＲＬへ戻る。次に、アダプタ２００は、Ａ
３の点において、制御指令のＩＮＳＴＲＵＣＴビツト１
４の状態をテストするテスト及び分岐マイクロ命令を実
行する。

そのビツトが２進１のとき、アダプタ２００は第１１図
の＄ＩＮＳＴＲルーチンへ入る。図から見られるように
、アダプタ２００は、もう１つのテスト及び分岐マイク
ロ命令を介して制御チャネル指令ＲＵＮビツト１５の状
態をテストすることによつて、そのルーチンの実行を続
ける。ＲＵＮビットはセツトされていないので、更に分
岐及びテストマイクロ命令によつて制御パネル動作可ビ
ット１６の状態がテストされる。動作はパネル操作保守
でないと仮定するので、アダプタ２００は更に分岐及び
テストマイクロ命令を実行する。上記のテストは、上述
のビツトは両方共、不注意でセツトされていないことを
確実にする。ＩＮＳＴＲＵＣＴ．ＲＵＮ）制御パネル動
作可は、相互に実行されるように規定され、そうでなけ
れば、それは、不当なシーケンスを宜言される。次に、
アダプタ２００は、Ｓ２Ｐ−ＳＴＯＰフリツプフロツプ
の状態をもう１つの分岐及びテストマイクロ命令を介し
てテストする。適当な番地が＄ＰＡＲＡＭルーナンを介
して番地及び制御部２１０−２へロードされる。このル
ーチンは、Ｓ２Ｐ処理装置３００が最初にデータ部２１
０−６からでなく主メモリ１５０からデータを取り出す
ように番地レジスタをロードする。第１１図に見られる
ように、アダプタ２００は、Ｓ２Ｐ処理装置３００に対
してＩＮＳＴＲＵＣＴ指令を発生する。アダプタ２００
は、Ｓ２Ｐ処理装置３００がＩＮＳＴＲＵＣＴ指令を実
行したことを確定するためのビジーフリップフロップの
状態をテストする。上述の指令が正確に実行されたと仮
定すると、アダプタ２００は第１１図のＲＵＮ待機ルー
プルーチン＄Ｓ２ＡＣＴＶへ続く。

＄ＡＣＴＶルーチンは、Ｓ２Ｐ処理装置３００のセツト
アツプと制御チヤネル指令の部分の実行の開始のために
必要とされるこれらの動作の完了を表示する。実行の間
、Ｓ２Ｐ処理装置３００は、 ＩＮＳＴＲＵＣＴ指令に応じて、ＲＵＮモードに入り、
制御メモリーシーケンスカウンタの内容によつて特定さ
れる主メモリ番地を持つ１命令を実行する。

図に見られるように、アダプタ２００は、一連のテスト
及び分岐マイクロ命令を実行する。最初のマイクロ命令
は、Ｓ２Ｐ処理装置が命令の実行を完了したかどうか確
定するために、Ｓ２ＰＳＴＯＰフリツプフロツプの状態
をテストする。２進１のとき、アダプタ２００はルーチ
ン＄ＤＵＮＩＮＳへ脱出する。

ここで説明されたように、このルーチンは、Ｓ２Ｐ処理
装置３００が規則的な停止に来たかどうかを確立する。
アダプタ２００がＳ２Ｐ命令タイマがセツトされていな
いことを検出したとき、これは、以前の動作が適当であ
つたことを示す。しかしながら、Ｓ２ＰＳＴＯＰフリツ
プフロツプがりセツトされないとき、アダプタ２００を
表示されたテストを行うことを続ける。つまり、それは
テスト及び分岐マイクロ命令を実行し、トラツプビツト
が検出されて、そのビツトがＳ２Ｐ処理装置３口０が、
使用者メモリ領域として指定された外部又は主メモリ又
は発生した制御記憶からのデータをアクセスしたかどう
かを決定する（即ち、プロツク２０１−３６のテスト回
路へ与えられた表示信号をテストする）。これらのテス
トは、Ｓ２Ｐシステム動作が正確に行われていることを
保証する。次に、アダプタ２００は、ホスト処理装置１
００がＳ２Ｐ処理装置のより多くの動作を終える切断信
号を出したかどうかを検査する。ホスト処理装置１００
は接続と同じ仕方で切断信号を出す。上記のテストに加
えて、アダプタ２００は、タリーカウンタ２０１−５６
がｏを起えて減少させられたかどうかをテストする。

前に説明したように、カウンタ２０１−５６は時間切れ
定数をロードされる。このカウントは、アダプタ２００
（Ｓ２Ｐ処理装置３００が１つ以上のマイクロ命令を実
行したとき、動作の全サイクルを完了する。によつて６
マイクロ秒毎に一づつ減少させられる。１度０に減少さ
れると、カウンタはＳ２Ｐ処理装置３００によつて実行
される特定の使用者プログラムの時間がなくなつたこと
を信号するアンダーフロー表示をセツトする。

ＩＮＳＴＲＵＣＴ動作に特に関係する最後のテストは、
Ｓ２Ｐ処理装置３００が１命令を実行するかどうかを決
定する。

そうなら（即ち、命令ビツト一１）、アブプタ２００は
、Ｔ１テスト回路２０１−３６へ制御インターフエース
を介して１入力として与えられる表示信号の状態をテス
トするテスト及び分岐マイクロ命令を更に実行する。Ｓ
２Ｐ処理装置が１命令モードでないとき、アダプタ２０
０はタリーカウンタ２０１−５６を１減分する。ＩＮＳ
ＴＲＵＣＴビツト１４が２進０のとき、アダプタ２００
は、ＲＵＮビツト１５の状態をテストする＄ＣＴＲＬル
ーチンのテスト及び分岐マイクロ命令を更に実行するこ
とに注意されたい。

チヤネル制御指令のこのビツトが２進１のとき、アダプ
タ２００はルーチン＄ＲＵＮＥＴＨを参照する。＄ＲＵ
ＮＥＴＨルーチンはアダプタ２００に、両方共２進０で
あるべきＣ．Ｆ．ビツト７と制御パネル動作可能ビツ口
６（即ち両方がＯでなければ不当シーケンスである）の
状態をテストする最初のテスト及び分岐マイクロ命令を
実行させる。

次のテスト及び分岐マイクロ命令は、そのときは２進１
であるべきＳ２Ｐ停止フリツプフロツプの状態をテスト
する。アダプタ２００は、次に＄ＡＬＷＤＩＳルーチン
を実行し、このルーチンは、以前に主メモ１月５０から
取り出されたＣＭＰＷの状態ビツトを切断がホスト処理
装置１００によつて許容されたことを（１つ以上の命令
）表示するコードにセツトする。

番地制御部２１０−２はそこで、＄ＰＡＲＡＭルーチン
を介してデータが主メモリ１５０から取り出されるよう
に適当な番地でロードされる。アダプタ２００はそこで
、ＤＣＫ２マイクロ命令を実行することによつて、ＲＵ
Ｎ指令信号ＤＰＧＯＢｌＯを発表する。

ＤＣＫ２マイクロ命令は、副指令信号ＣＳＳ９２ｌＯを
２進１にし、ＡＮＤゲート２０１−５６５が信号ＤＰＧ
ＯＢｌＯを２進１にスッチするように条件付ける。ＲＵ
Ｎ指令は制御インターフエースを介してＳ２Ｐ−ＲＵＮ
・フリツプフロツプへ与えられ、それを２進１にスイツ
チする。

切換えが生起するとすぐに、第１１図の回路は信号ＰＰ
ＦＩＮ４Ｏを２進０にしアダプタ２００に動作完了を信
号する。第１１図に見られるように、アダプタ２００は
ビジーフリツプフロツプ２０１−６２６の状態を調べる
もう１つのテスト及び分岐マイクロ命令を実行し、それ
がＯにスイツチしたとき、これは指令実行が正しく行わ
れたことを示す。

アダプタ２００はそこで上述の＄Ｓ２ＡＣＴＶルーチン
を実行し始める。

このルーチンは、上述のように制御指令実行開始を信号
する。Ｓ２Ｐ処理装置３００はＲＵＮモードにスイツチ
されると主メモリ１５０からの使用者命令を、トラツプ
条件又は他の条件がここで説明したようにアダプタ２０
０によつて検出されるまで実行する。通常の動作を仮定
すると、アダブタ２００はタリーカウンタ２０１−５６
がＯに減少するまで＄Ｓ２ＡＣＴＶルーチンを実行し続
ける。

これはアダプタ２００を入力点＄ＵＮＦＬＯＷから＄Ｓ
ＴＰＴＲＵルーチンへ入らせる。＄ＳＴＰＴＲＵ勤ルー
チンは、前述のように、Ｓ２Ｐ処理装置３００が規定の
停止に行くことをみるために検査する。

それは、そこでトラツプレジスタの内容によつて規定さ
れたどんな条件でも検出されたかどうかを決定するため
に、トラツプ信号ＪＴＲｌ６ｌＯの状態をテストする。
信号ＪＴＲｌ６ｌＯが２進０のときは、アダプタ２００
は特定の型の命令の実行完了に附加的サイクルが必要か
どうかを決定するテストをする。より詳細には、もしＳ
２Ｐモニター呼び出し命令がＳ２Ｐ処理装置３００によ
つて実行されたが、トラツプ信号が発生しなければ、シ
ーケンスカウンタを変えるために附加的サイクルが必要
である。従つて、アダプタ２００は「コーステイング要
求」を検出すると、更にＤＣＫ２マイクロ命令を実行し
、もう１つの命令指令を発生する。第１１図から見られ
るように、アダプタ２００は全ての結果のデータを主メ
モリ１５０へ書き戻し、タリーカウンタ５０１−５６の
番地内容を主＼メモリ内ヘスドアし、ＢＡＲをメモリ内
へロードすることによつて＄ＳＴＰＴＲＵルーチンの実
行を完了する。

図示のように、アダプタ２００は入力 ＄ＵＮＦＬＯＷから、上述の動作が要求された点からＳ
２ＡＣＴルーチン内の．４点へ戻る。

アダプタ２００はＰＣＡＷ３をはずし、トラツプがない
とすると、タリ一時間切れ状態を発生し、それをアダプ
タ制御記憶２０１−１０のスクラツチパツド領域ヘスド
アする。アダプタ２００はそこで、制御チヤネル指令デ
コードルーチン＄ＣＴＲＬへ戻る。アダプタ２００が制
御チャネル指令のＳＴＯＲＥビツト１７の状態を決定す
るために更にテスト及び分岐マイクロ命令を実行するの
が見られる。

そのビツトが２進１と仮定すると、アダプタ２００は＄
ＳＴＲＳ２Ｐルーチンを実行し始める。こののルーチン
は＄ＬＤＳ２Ｐルーチンによつて行われたのと反対の動
作を行うことが見られる。つまり、アダプタ２００はタ
リーカウンメを制御メモリ番地でロードしデータ部２１
０−６のＸレジスタが特定された制御メモリーロケーシ
ヨンの内容を受け取るマイクロ命令を実行する。各ロケ
ーシヨンについて、ＤＣＫ２マイクロ命令がアダプタ２
００によつて実行される。

このマイクロ命令は、表示制御メモリ指令ＤＰＣＭＭｌ
Ｏを特定するようコード化される。つまヴ、このマイク
ロ命令は、実行されると、副指令信号ＣＳＳ９７ｌＯを
２進１にしてＡＮＤゲート２０１−６９７を信号ＤＰＣ
ＭＭｌＯを２進１にするように条件付ける。この信号は
制御インターフエースを介して与えられ、第９図のプロ
ツク３０２−５の回路を条件付ける。Ｓ２Ｐ処理装置３
００はそこで各制御メモリ３０４−１ロケーシヨンから
、Ｎ１及びＮ２レジスタ３０４−８及び３０４−９を介
してデータ部２１０−６へ内容を読み出す。そこから、
その内容は、主メモリ１５０の２ＳＳＡ領域へ書かれる
。アダプタ２００は、テスト及び分岐マイクロ命令を実
行し、メモリーエラー又は制御メモリー表示エラーがな
いことを確実にする（即ち、回路２０１−３６へ与えら
れた表示信号の状態をテストする）。

制御メモリシーケンスレジスタ、Ａ及びＢ番地レジスタ
内のバンクビツトはりセツトされる。次に、アダプタ２
００は、Ｓ２Ｐ処理装置３００の状態をストアする（即
ち、継続、外部、又は内部割込みモード）。アダプタ２
００は、そこで、他の使用者命令を構成するのと同様な
仕方でＳＶＩ命令を構成する。

これに、１命令指令を発生するようにコード化されたＤ
ＣＫ２マイクロ命令の実行が続く。この指令に応じてＳ
２Ｐ処理装置３００は、ＳＶＩ命令を実行し、アダプタ
２００へＳ２Ｐ処理装置３００の状態を特定するようコ
ード化された７つの変化キヤラクタを転送する。アダプ
タ２００がエラー条件を検出しなければ（即ち、トラツ
プ条件が発生しない）、ビジーフリツプフロツプ２０１
−６２６が適当な時間内にりセツトされ、停止フリツプ
フロツプがセツトされ（即ち、命令が正確に実行された
）、アダプタ２００はデータ部２１０−６のレジスタか
らの変化キヤラクタを主メモリ１５０の２ＳＳＡ領域へ
書込む。主メモリエラーがないと仮定すると、アダプタ
２００は、ＰＣＡＷ４内の科学オプシヨンビツトの状態
を、そして科学オプシヨンが有るかどうかをテストする
（番地表示の状態をテネトする）。

有るときは、アダプタ２００は、マイクロ命令シーケン
ス＄ＳＣＩＯＰＴを実行し、これによつてＳＴＯＲＥＬ
ＯＲ命令を構成する。この命令は、Ｓ２Ｐ科学ユニツト
の下位結果レジスタの内容をストアするようコード化さ
れる。再び、アダプタ２００は＄ＥＸＥＣＵＴＥルーチ
ン内に含．まれるＤＣＫ２マイクロ命令を実行し、もう
１つの１命令指令を発生する。

アダプタ２００は、そこで、ＬＯＲ値を２ＳＳＡ領域へ
書含む。アダプタ２００によつて構成される最後の命令
は、ブロツク３０４−６のＳ２Ｐ指標／防塞レジスタの
内容をストアするＳＩＢ命令である。Ｓ２Ｐ処理装置３
００は、もう１つの１命令指令に応じて、指標／防塞レ
ジスタの内容をアダプタ２００へ伝え、アダプタ２００
は、データ部２１０−６からのと同じくメモリ１５０の
２ＳＳＡ領域へ書込む。エラーがないとすると、アダプ
タ２００は通常終端ルーチン＄ＮＲＭＴへ戻る。

＄ＮＲＭＴルーチンはアダプタ２００をしてＣＭＰＷ状
態ビツトを、アダプタ２００が次の接続命令を実行する
よう準備完了であることを示す準備状態を特定するよう
に変更する（即ち、状態ビツト一１にセツト）通常の終
了の場合、アダプタ２００は＄ＮＲＭＴＯ４Ｏ点におい
て＄ＮＲＭＴルーチンへ入る。

次に、適当な情報が主メモリ１５０内のＣＳＢ状態語１
内へ書かれ、ＣＭＰＷ内の状態ビツトが００にセツトさ
れ、非動作状態を表示する（即ち、他のＣＯＮＮＥＣＴ
の準備）、そして待機ルーチン＄ＷＴＬＰへ戻る。上記
から、本発明の好適な実施例がどのようにして、ホスト
処理装置によつて発せられる１チヤネル指令の手段によ
る外部装置によつて使用者プログラム命令の処理を迅速
に行い得るかがわかる。

好適な実施例では、システムの主メモリ内にストアされ
た情報に従つて設定される外部処理装置の種々のレジス
タ及び表示装置のセツトアツプは、チャネル命令のスツ
トアツプ段階中に計算機の速さで行われる。更に、同じ
指令の実行段階中に、外部処理装置の動作は、実行が正
確に行われ、ホスト処理装置の通常動作と干渉しないこ
とを保証するように調整される。加えて、本発明の好適
な実施例は、使用者プログラウ命令の処理のための情報
のストア及び読み出しのための特定の使用者プログラム
命令を発生することによつて、外部処理装置の動作を制
御するのに必要とされる回路の数を最小にする。

アダプタや処理装置等の好適な実施例に多くの変更を加
えられることは明白であり、説明中に示した種々のマイ
クロ命令等のコード化の仕方も、また種々変更し得るこ
とも言うまでもない。

【図面の簡単な説明】

第１図は、本発明の主要部を組み入れたシステムを示す
プロツク図、第２図は、第１図の処理装置インターフエ
ースアダプタ２００をより詳細に示した図。 第３図は、アダプタ２００によつて実行される異なつた
マイクロ命令の形式を示す図。第４図は、第２図の制御
記憶装置２１０−１０の構成を示す図。第５ａ図ないし
第５１図は、第２図のプロツクの異なつた１つ１つをよ
り詳細に示した図。第６ａ図及び第６ｂ図は、第２図の
システムの動作説明に用いるタイミング図。第７図は、
本発明に従つた、第１図の主メモリの割り付けを示す図
。第８図は、第１図のシステムに関して用いる制御パネ
ルを示す図。第９図及び第１０図は、第１図のＳ２Ｐ処
理装置３００の部分をより詳細に示す図。第１１図は、
本発明の動作説明に用いる流れ図。１００・・・・・・
ホスト処理装置、１１０・・・・・・システム制御装置
（ＳＣＵ）、１２０・・・・・・入出力マルチプレクサ
（ＩＯＭ）、１３０，１４０・・・・・・サブシステム
、１５０・・・・・・主メモリー ２００・・・・・・
処理装置インターフエースアダプタ（ＰＩＡ）、２０１
・・・・・・制御部、３００・・・・・・外部処理装置
（Ｓ２Ｐ）、２１０・・・・・・入出力処理部。

Claims (1)

【特許請求の範囲】
1. １ ホスト処理装置と、主メモリと、前記ホスト処理装
   置と主メモリに接続されたシステム制御ユニットとを含
   む、ターゲットシステムプログラムの命令を実行する装
   置であつて、前記主メモリは複数のメモリ領域を含み、
   その第１の領域は、前記ターゲットシステムプログラム
   の前記命令をストアし、第２の領域は、複数のチャネル
   指令をストアし、また前記ターゲットシステムプログラ
   ムの前記装置による実行の開始のために必要な多くの機
   能を特定するためにコード化されている少くとも１つの
   チャネル制御指令を前記複数のチャンネル指令は含み、
   前記装置は更に、前記メモリから前記指令及び命令を取
   り出すために前記システム制御ユニットに接続されたエ
   ミユレータを含み、このエミユレータが（イ）マイクロ
   命令の複数のシーケンスをストアする番地付け可能な制
   御記憶装置と、前記マイクロ命令に応じて指令制御信号
   を発生するための前記記憶装置に結合されたデコーダ回
   路と、該デコーダ回路に結合された制御論理回路と、前
   記制御記憶装置と前記デコーダ回路と前記システム制御
   ユニットとに結合された入出力処理部と、及び、前記デ
   コーダ回路と前記制御論理回路とに結合された制御イン
   ターフェースとから成る、マイクロプログラム化アダプ
   タと、（ロ）制御回路と、演算及び論理ユニットと、及
   び制御メモリとから成る、前記入出力処理部と前記制御
   インターフエースへ結合された、前記命令を処理するた
   めの処理ユニットと、を含み、前記制御回路、前記演算
   及び論理ユニット、前記制御メモリは前記制御装置に結
   合され前記制御記憶装置は前記制御指令に応じて前記シ
   ーケンスの第１のものを参照し、前記デコーダ回路は前
   記制御回路を条件付けるために前記信号の組を発生し、
   前記演算及び論理ユニット、前記記憶装置および前記制
   御回路を前記命令の正確な実行のための前記制御指令の
   前記コーディングによつて特定される状態へプリセット
   するため前記制御インターフェースに信号を与えるよう
   構成されていることを特徴とする制御装置。