JPS59103424A - 直列−並列デ−タ変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は非同期ディジタル信号受信器、一層詳細には、
非同期ディジタル信号受信器内に用いるための直列ビッ
ト−並列ビット変換回路に係る。

遠隔ステーションの間のディジタル信号データ伝送のた
めの共通の形態は甲−の線を介しての直列ビット伝送で
ある。信号情報は直列ビットフレーム内で伝送され、各
ビットフレームは選択されたｎ個の直列ビットを含んで
おり、これらのビットはフレームの開始を示す最初のス
タートビットにより先導されている。直列ビットは送信
ステーションにより定められる選択されたライン周波数
で伝送される。送信ステーションのクロック信号が受信
ステーションに伝送されないとき、データ伝送は非同期
である。

受信ステーションの信号データシステムは典型的に並列
形態のデータで作動するので、受信された直列データは
まず並列形態に再構成されな（プればならない。直列−
並列変換はシフトレジスタによりなされる。各フレーム
内で直列に受信されるデータビットは、局部発振器によ
り定められるサンプリング周波数でシフトレジスタ内に
ストローブ・インされる。データのストローブ・インは
、データビットの喪失を避けるため、ライン周波数と同
一のレートで行われなければならないので、サンプリン
グ周波数はライン周波数と等しく且それと位相同期され
ていなければならない。

受信器の局部発振器は、各フレームのスタートビットの
存在を検出することにより、到来するライン周波数と位
相同期されている。これは各スタートビットと組合わさ
れる論理状態の移行を検出することにより行われる。公
知の汎用非同期受信器／送信器（ＬＪＡＲＴ）では、ス
タートビットの移行はライン周波数よりも高い周波数例
えばライン周波数の１６倍の周波数の゛１６倍クロック
″でスタートビットの前縁を検出することにより示され
る。この前縁は、一つのクロックサンプルが状態を変化
する点に於けるクロックサンプル間隔内に位置している
。成る選択された時間間隔（例えばゼロ復帰（ＲＺ）信
号に対するビット時間間隔の１／２）中の論理状態変化
の継続は有効なスタートビットとみなされる。その後に
、高い（１６倍）クロック信号をライン周波数レートに
カウントダウンして、ビットセル当り１回到来データを
サンプルするサンプリングクロック周波数を生ずるカウ
ンタが可能化（イネーブル）される。カウントダウンさ
れるサンプルクロック信号の位相は、その情報状態の中
心の前後に於て各データビットのサンプリングを行うよ
うにスタートビットの縁位置に基いて調節される。Ｒ７
信号形態に対して、これは１／４ビツトセルタイムで生
ずる。

１６倍クロックでは、スタートヒツトの縁位ａの誤差は
１／１６又は６．３％である。この誤差は、一層高い周
波数例えば３２又は６４倍の周波数を用いることにより
小さくされ得る。勿論、一層高い縁サンプリングレート
は一層高速の縁検出回路を必要とする。１’ＯＭＨｚの
オーダーの到来ライン周波数に対して１６倍クロックは
１６０ＭＨ７に等しく、３２倍クロックはその周波数の
２倍である（以下同様）。しかし、光学的データライン
周波数（例えば典型的に５　’ＯＭ　Ｈｚ又はそれ以上
のオーダーの高い周波数）に対して、ライン周波数より
高い周波数のクロック・インタフェイスを用いるライン
受信器を使用することは非実際的である。

本発明の目的は、ライン周波数よりも高いクロック・イ
ンタフェイスを使用する必要なしに、非同期直列ディジ
タル信号データの直列−並列変換器を構成することであ
る。

本発明によれば、直列−並列変換器は、受信された非同
期直列データの位相同期及び信号ビットサンプリングを
、選択された応答時間を有し、且５− ライン周波数に等しい周波数で直列データをレジスタ内
に並列形態でシフトさせるためのザンプリングク０ツク
信号を生ずるべく受信直列データの存在時に選択的に可
能化されるゲート可能化遅延線発振器の使用を通じて達
成する。更に本発明によれば、発振器制御回路が、発振
器の作動を選択的に可能化又は禁止するべく発振器にゲ
ート可能化信号及びゲート不能化信号を与える。制御回
路は、最終データビットの不存在と同時に有効なスター
トビットの存在に続く時間間隔により表わされる現在の
データフレームと組合わされる時間間隔中にゲート可能
化信号を与える。また、制御回路は他のすべての時間に
はゲート不能化信号を与える。更に本発明によれば、発
振器制御回路は、発振器にゲート可能化信号及びゲート
不能化信号をそれぞれ与えるため第一の状態及び第二の
状態で作動可能な双安定ラッチング装置を含んでおり、
この双安定ラッチング装置は選択された最小セルタイム
スタートビットの存在に応答して第一の状態にセット可
能であり、また検出された最終デー−〇− タピットの存在に応答して第二の状態にリセット可能で
ある。更に本発明にＪ：れば、局部発振器は双入力反転
ゲート及び遅延線の直列組合せを含んでおり、遅延線は
ゲートの一つの入力端を通じて再生的閉ループに１続さ
れており、ゲートの第二の入力端は制御回路からのゲー
ト可能化信号及びゲート不能化信号に応答し、ゲート遅
延時間はライン周波数内期の１／２に等しい遅延線時定
数と加算される。

本発明の直列−並列変換器は、ライン周波数よりも高い
周波数の局部発振器の使用を必要とせずに、高速度直列
データの変換を行う。公知の１６倍局部発振器は、受信
データとの位相同期を達成するためにもはや必要とされ
ない。その代りにデータ検出回路は、有効なスタートビ
ットを検出しｌそれに応答して変換回路の局部発振器を
可能化するため到来データから得られる選択され遅延さ
れたクロック信号を有する双安定ラッチング装置を用い
ている。局部発振器は、可能化されたとき、データフレ
ームの各到来データビットとの変換型口路のデータフレ
ーム同期化を行う。

本発明の上記及び他の目的、特徴及び利点は、以下にそ
の最良の実施形態を図面により詳細に説明するなかで一
層明らかになろう。

第１図を参照すると、本発明による直列−並列変換器は
入力ポート１４に於て信号源１２から直列ディジタルビ
ット信号情報を受信する。信号源は鎖線で示されており
、本発明による変換回路の一部分をなすものではない。

しかし、この信号源は直列データ源であり、またＵＡＲ
Ｔの入力インタフェイス回路を含んでいてよく、又は高
速反光学的データ受信器では、受信された直列ビット光
学的信号情報を等価な高速度電気的信号ビットに変換す
るためのトランスデユーサ回路を含んでいてよい。

ボート１４に於て受信されたデータは導線１６を通じて
局部発振器制御回路１８の入力端及び直列−並列シフト
レジスタ２０の入力端に与えられる。周知の形式のシフ
トレジスタは導線１６上の到来直列データを受信して、
変換回路局部発振器２４から導線２２を経て与えられる
各クロックパルスと同時に各ビットを直列にレジスタ内
にシフトする。レジスタは、並列出力ビットＱＯ〜０ｎ
−１を有する所要のｎビットフレームシトレージを形成
するようにカスケードに接続された複数個のシフトレジ
スタを含んでいてにい。高速度（３０ＭＩ−１ｚ以上の
ライン周波数）の場合には、レジスタは高速度論理回路
例えばエミッタ結合論理回路（ＥＣＬ）又は他の同様な
応答時間を有する等価な速度の論理回路を含んでいる。

使用される論理回路の正確な形式は特定の用途に於ける
ライン周波数に基いて定められ、ぞの選択は当業者によ
り容易になされ得る。

発振器制御回路１８は局部発振器２４を選択的に作動さ
せる。この制御回路は到来データフレームの存在との時
間的合致の間隔中のみ発振器を可能化する。制御回路は
、有効なスタートビット即ち到来データフレームの最初
のビットの検出時に発振器に導線２６を杆てゲート可能
化信号を与える。この信号は発振器を始動させる。各到
来デー−〇− タフレームのスタートビットの検出は、Ｔ　Ｓｎ延１１
ｊ１３２、反転（１）ゲート３４及びクロックトリガー
ド双安定装置３６を含む双安定ラッチング装置により行
われる。周知の形式の遅延線が到来データ線１６を経て
反転ゲート３４と接続されている。反転ゲートの出力端
は双安定装置のデータ入力端に接続されており、また遅
延線出力端は双安定装置のクロック入力端に接続されて
いる。第１図の実施例では双安定装置３６はＤ入力・エ
ツジトリガード・フリップフ［ｌツブとして示されてい
る。双安定装置からのＱ出力は＄Ｉｊ！２６を通じて局
部発振器２４に接続されている。

双安定ラッチング装置３６に加えて、制御回路はトリガ
ード・パルス発生機３８、例えば入力端で導線３９を通
じてシフトレジスタのＱＴＩ−１出力ビット位置にまた
出力端でフリップ７０ツブ３６のセット（Ｓ）入力端に
接続されている単安定回路を含んでいる。単安定回路か
らのパルス状の論理１１１　Ｉ＋倍信号フリップ７０ツ
ブＱ出力を論理“１″状態にセットし、このＱ出力は、
τ、理延線３２１０− からの入力クロック信号にＪ：るＤ入力゛″０″状態信
号のクロック・インまでは論理１１１１＋状態に留まる
。単安定回路の入力端は、シフトレジスタの最終又はＱ
　Ｔｌ−１位首にシフトされている現在データフレーム
スタートビットの存在の検出により与えられるようなエ
ンド・オア・フレーム（ＥＯＦ＞ディスクリートに応答
する。レジスタは先入れ先出しくＦ　Ｉ　ＦＯ）方式で
作動ツるので、レジスタ並列ビット出力は組合わされて
いるユーザ装置から導線３７を経て与えられるＰ　Ｌデ
ィスクリート信号によりフレームの間でＯにクリアされ
、またスタートビット論理状態は固定され、Ｑ　ｎ−＋
ピッ８位首に於けるその出現はＥＯＦを指示する。これ
は単安定回路をトリガし、それにＪ：り単安定回路がフ
リップ７０ツブＱ出力を論理“１″にセットして、局部
発振器を不能化（ターンオフ）する。

次に第２図を参照すると、波形図（ａ　）はスタートビ
ット４２とそれに続く　ｎ個のデータビット４４（ビッ
トＯ〜ビット　ｎ−１）どを有するデータフレーム４０
を示している。受信される直列データはＴｐに等しいビ
ットセルタイムを有するぜｃ＋　４Ｉ帰（Ｒ、Ｚ　）形
態である。セルタイムの１／２（Ｔｐ／２＞はビットセ
ル情報を含んでおり、その後に残りの半゛Ｕ口復帰゛′
が続いている。波形図（ｂ）は双安定装置３６のＤ入力
端に与えられる反転ゲート３４の出力波形を示している
。波形図＜Ｃ＞は双安定装置３６へのτ８　遅延クロッ
ク信号を示している。スタートビットの前縁４６（波形
図（ａ））は時点１ｏで現われ、またτ８遅延間隔（４
８）により遅らされ、双安定装置に時点ｔｏ＋τ３　で
遅延クロック信号（５ｏ）を与える。Ｒ７に対するビッ
ト情報はビットセルタイムの第一の半部内にあるので、
１／４周期（即ちＴｌｌ　／４　）を中心として、τ５
　遅延時定数の値は近似的にτ１　中（Ｔｐ／４）−（
ｔｂ＋　５　）（ここにｔｂは双安定装置の応答時間、
またｔ。

は発振器ゲートの応答時間）である。双安定装置へのＤ
入力端は反転された（反転ゲート３２の出力）データを
受ける（第２図の波形図（ｂ））ので、遅延クロック信
号は時点１ｏ十τ３　で反転されたスタートビット論理
状態又は論理１１　’Ｏ１１をストローブする。双安定
装置のＱ出力（波形図（ｄ　＞）は時点１ｏ＋τ、＋１
にで論理１１１　Ｉ＋状態５２（ゲート不能化信号）か
ら論理″゛０″０″状態ゲート可能化信号）に移行する
。

再び第１図を参照すると、局部発振器２４はフィードバ
ック形式の発振器である。フィードバックは信号反転ゲ
ーテイツト増幅器装置５８を巡って（出力から入力へ）
結合されている遅延線５６を通じて与えられる。ゲーテ
イツト増幅器は双信号入力喘Ａ、Ｂを有し、入力端Ａは
遅延線５６に接続されており、また入力端Ｂ　ｔ、を導
線２６を経て制御回路１８からゲート信号入力を与えら
れる。

ゲーテイツト増幅器はその作動を禁圧され１りる論理装
置である。第１図でゲーテイツト増幅器はオアゲート６
０と反転ゲート６２との組合せを含んでおり、オアゲー
ト６０の出力端は反転ゲート６２を通じて発振器出力導
線２２に接続されている。

ゲート装置Ｂ信号入力端は発振器制御回路ゲート信号に
応答する。このゲート信号はゲート不能化１３− 信号（第１図の実施例では論理１１１１１状態）の存在
時には発振器の作動を禁止し、またゲート可能化信号（
第２図の波形図（ｄ　）の論理“０″状態）の存在時に
は制約されない発振器動作を許寸。上記の組合せは、そ
の真理値表の特性により知られているように一方の入力
端に於【プる定常的論理１１１　Ｉ＋状態に応答して“
０″出力〈禁止）を維持し、また他方の入力端に於ける
定常的論理“Ｏ″の存在時に第二の入力信号の反転を行
うノアゲートとして機能する。同様な真理値表特性を有
する種々の他の公知のゲート装置が使用され得る。それ
らのすべては当業者に知られている。ゲーテイツト増幅
器は、双安定装置のＱ出力信号の入力端Ｂに於ける不能
化状態から可能化状態への切換えに応答時間１．以内で
応答する。入力端Ａが“Ｏ″であるから、増幅器出力（
導線２２）は論理゛″１″（第２図の波形図（８）の６
６）に移行する。増幅器出力パルスは遅延線時間ｔ、で
フィードバック経路を巡って伝播し、入力端Ａに現われ
、増幅器出力端で時間１７以内に反転される。データは
１４− 各立上り縁（第２図の波形図（０）の６６〜７３）でシ
フトレジスタ２０内にシフＩ〜されるので、二つの発振
器サイクルが各クロックサイクルに対して必要とされる
。従って、発振器周期は和１ｒ＋ｔ４に等しく、これは
またＴｐ／４（ライン周波数周期の半分）に近似的に等
しい。

第１図の実施例では、遅延線５６は成る長さの同軸ケー
ブル即ち同軸罪延線を含／ｕでいる。同軸遅延線は、ケ
ーブルの長さと信号の伝播時間との間に高い相関精度を
有するＲＧ１８７　５’ＯΩの同軸遅延線であることが
好ましい。これは遅延線時定数の正確な設定を可能にす
る。同軸遅延線の実際の長さは所望の遅延時定数（Ｔｐ
／２）を設定するＪ：うにトリムされる。

ゲーテイツト増幅器５Ｂに対して用いられる論理形式は
、シフトレジスタ２０及び制御回路１８に対して用いら
れる論理形式と同様に、その用途に於（プる特定のライ
ン周波数に関係する。精密な局部発振器周波数を得るた
め、増幅器応答時間（第１図の実施例ではオアゲート６
０及び反転ゲート６２に対する組合せ応答時間）は小さ
くなければならず、例えば発振器遅延時定数の２０％以
下でなければならない。２０ナノ秒に等しいＴｐを有す
る５　’ＯＭ　ｆ−１ｚライン周波数に対して、局部発
振器遅延時定数は１０ナノ秒であり、ゲート回路の応答
時間は２ナノ秒以下でなければならない。

エミッタ結合論理（ＥＣＬ）に対して、応答時間は通常
１．２ナノ秒である。

第２図の波形図（ｅ　）は発振器出力波形６４を示して
いる。可能化信号縁（５３）に続く第一のクロックパル
ス６６は反転ゲート増幅器応答時間【ｒにより遅らされ
ている。クロック信＠　６６は導線１６上のスタートビ
ット４２をレジスタ位置Ｑｏにストローブする。続く各
クロックパルス（６８〜７３）は工ｐ間隔（７４）で各
到来直列データビットを、各ビットセルのアクティブデ
ータ部分（各セル間隔のＴｐ／４）の中心に於てストロ
ーブする。第ｎビットに対するストローブの完了と同時
に、レジスタＱ１．１ビット位置がスタートヒツトを受
ける。これはＱ　Ｔｌ−１ビツトをクリアされたレジス
タ゛１０１″ピツＩ〜状態からスタートビット論即パ１
″状態へ移行させ、この状態はＳ線３９を通じて制御回
路１８の単安定回路３８の入力端に与えられる。それに
より単安定回路から双安定装置のセット入力端に与えら
れる信号によって、双安定装置のＱ出力は論理１１１＋
１（ゲート不能化信号）状態７６に移行する（第２図の
波形図（ｄ））。これは発振器出力（導線２２）を“’
Ｏ”（波形図（ｅ）の７８）にリセットし、次回の有効
なスタートビットの出現時まで発振器を禁止する。

上記のように、発振器制御回路１８は受信されたデータ
の存在の関数として発１殻器の作動を制御する。これは
有効スタートビットの検出とシフトレジスタ２０内の最
終（第ｎ）ビットの存在の検出との間の時間間隔として
示される。制御回路は必然的に、発振器を可能化する以
前に位相同期を得なければならない。これは、双安定回
路へのデータ入力を反転させると共にビットセルタイム
の選択された一部分だけ双安定回路へのクロック信号を
遅延させる双安定ラッチング機能により行わ１７− れる。こうして遅らされたクロック信号（入力データの
論理゛１°′移行）は゛０″論理状態入力をクロック・
インし、またＱ出力は一定に留まる。

しかし、もしノイズが導線１６上に現われれば、ノイズ
スパイクが遅延線３２を通って伝播し、ノイズパルスが
消滅した後にて４　間隔で双安定装置をクロックする。

もしノイズパルスの時点でＤ入力が論理“１゛″であれ
ば、Ｑ出力はノイズクロックパルスに応答して論理“Ｉ
　ＩＩ状態に移行し、それにより時期尚早に発振器作動
を禁止することになる。

種々の双安定禁１し方法が、これを阻止するために用い
られ得る。幾つかの双安定装置上の゛クロック禁１Ｆ″
入力の存在は、クロック禁１にを制御するＱ出力信号の
使用を許し、データフレーム存在中の絶対的なノイズ・
イミユニティを与える。代替的に、異なる形式例えばセ
ット／リセット形式のフリップ７０ツブが用いられ得る
。第３図はセット／リセット双安定装置８０を有する発
振器制御回路を示している。導線１６上のデータは直接
１８− にセット／リセット双安定装置のリセット（Ｒ）入力端
に与えられる。τ、ｉ！！延線３２は双安定装置のクロ
ック入力端へのデータを遅延させ、また単安定回路３８
の出力はセット／リセット双安定装置のリセット入力端
に与えられる。セット（Ｓ）入力端は低レベルに接続さ
れている。論理′″１″に於けるＱ出力を有する時点Ｔ
ｏに於て、論理１１１　ＩＴスタートビットが導線２６
上でＱ出力を低いレベル（論理１１　’ＯＩ＋ゲート可
能化）にラッチする。続くリセット１１１　Ｉ＋入力は
出力を変化させず、それによりノイズ入力に対して免疫
にする。レジスタからのＥＯＦは単安定回路を作動させ
、それがセット／リセット双安定装置を論理ＩＩ　Ｉ　
ＩＩ　Ｑ出力にプリセットして、発振器を不能化する。

本発明によれば、ライン周波数で作動する単一の発１辰
器を用いて、非同期直列入力データとの位相同期及びこ
のデータの並列形態への変換が行われる。これは、到来
データ・ストリームと局部発振器クロックとの即時同期
化を許す短い繰返し可能なターンオン姪延時間を右する
ゲーテイツトフィードバック発振器の使用により可能と
されている。

本発明による直列−並列変換器は、数百Ｍ　ｌ−Ｉ　Ｚ
のライン周波数で作動する高速麻光学的システム内で用
いられ得る。このライン周波数は従来の公知の１６倍型
受信器の作動の最大周波数をはるかに越えている。変換
回路は現在の高速麻論即ファミリー装置例えばＥ　ＣＬ
を用いて製作され得る。

しかし現在開発中でｄうり又は将来利用可能になるであ
ろう伯の適当な高速度論理独行も用いられ得る。その選
択は、ゲーテイツト増幅器応答時間と発振器遅延線時定
数との選択された比に基いて行われる。同様に、ゲーテ
イツト発振器はイ■愈の適当な遅延線素子を用い得る。

発振器の構成は同軸遅延線の使用に制限されない。

同様に、本発明をその好ましい実施例について図示し説
明してさたが、本発明の範囲内で種々の省略、変更及び
追加が行われ得ることは当業者により叩解されよう。

【図面の簡単な説明】

第１図は本発明ににる直列−並列変換器のブロック回路
図である。 第２図は第１図の実施例の説明に用いられる秤々の波形
を示す図である。 第３図ｔま第１図の実施例中に用いられている一つの要
素に対する代替的な実施例を示すブロック回路図である
。 １０・・・直列−並列変換器、１２・・・信号源、１４
・・・入力ボート、１８・・・局部発振器制御回路、２
０・・・シフトレジスタ、２４・・・局部発振器、３２
・・・遅延線、３４・・・反転ゲート、３Ｇ・・・双安
定装置、３８・・・単安定回路、５６・・・すＹ延線、
５８・・・ゲーテイツト増幅器装置、６０・・・Ａアゲ
ート、６２・・・反転ゲート、８０・・・双安定装置 特許出願人　　ユナイテッド・チクノロシーズ・コーポ
レイション 代　　即　　人　　　　弁　　理　　士　　　　明　　
石　　昌　　毅２１−

Claims (1)

1. 【特許請求の範囲】 各々スタートビットにより先導されて選択されたライン
   周波数速度で相次ぐフレーム内で非同期的に受信される
   直列ビットディジタル信号を並列ビット形態に変換する
   ための装置に於て、直列ビット入力端及び並列ビット出
   力端を有し、最初のスタートビットから最後のデータビ
   ットまで各フレーム内の直列ビットを、与えられたクロ
   ック信号に応答して、対応する並列出力ビット位置ヘシ
   フトさせるべく受信データに応答するレジスタ手段と、 ゲート信号入力端にゲート可能化信号が存在するとき、
   選択されたライン周波数周波数レートで前記レジスタ手
   段に前記クロック信号を与え、また他のすべてのときに
   は前記クロック信号を与えないように構成されたゲーテ
   イツト発振器手段と、前記レジスタ手段内の前記最終デ
   ータビットのレジストレーションの不存在時に受信フレ
   ームスタートビットの存在に応答して前記ゲーテイツト
   発振器手段ゲート信号入力端に前記ゲート可能化信号を
   与えるべく、受信直列データ及び前記レジスタ手段並列
   ビット出力に応答する発振器制御手段と を含んでいることを特徴とする直列−並列データ変換回
   路。