JPS589515B2 - ハンドウタイキオクカイロ - Google Patents

Description

【発明の詳細な説明】 この発明は絶縁ゲート型電界効果トランジスタを用いた
記憶回路に係るものである。

絶縁ゲート型電界効果トランジスタ（以下、ＭＩＳ｝ラ
ンジスタと略称する）に好適な電子回路としてＭＩＳメ
モリと呼ばれる記憶回路が発展せられている。

ＭＩＳ｝ランジスタは集積回路構造においてきわめて高
密度に配置され且つ製造工程数が少ないため、良品率が
高く経済性が良好である。

ＭＩＳメモリにはランダム・アクセス・メモリ（ＲＡＭ
）、リード・オンリ・メモリ（ＲＯＭ）、プログラマブ
ル・リード・オンリ・メモリ（ＦＲＯＭ）が汎用されて
いる。

従来、ＲＡＭは高速の情報導入が可能であるが記憶情報
の蓄積は一時的なもので、電源消失により情報が失なわ
れる。

ＲＯＭは製品工程中に情報を導入する必要があり、汎用
性が乏しい。

又、ＦＲＯＭは不揮発性の情報記憶を可能とするが情報
の導入が長時間に及び、例えば比較的高速のトンネル効
果書込型不揮発性メモリを用いた２Ｋビット程度のＦＲ
ＯＭに１ビット当り１０μｓの書込時間を要する場合に
は２０ｍｓＯ書込時間が消費される。

即ち、これら既知のＭＩＳメモリは、情報の導入が高速
で行なわれ且つ情報が安定確実に保持されるものではな
く、殊に要望されるＩＣメモリとして高速で情報の書込
、読出を行い且つ情程を不揮発的に保持される技術思想
の未開発の故にこの種のメモリの需要の開発が抑えられ
る。

この発明の目的は高速確実な記憶動作を行い且つ情報を
不揮発的に固定することのできる半導体記憶回路を与え
る。

この発明によれば、複数行の行源Ｗｉ，Ｗｉ十、と複数
列の対を成す列線Ｄ・とＤｊ、Ｄ・＋１とｂ）士１とが
形成する行列マトリックス交点にメモリセルをそれぞれ
配置し、該メモリセルは互いに他のトνインにゲート電
極が接続しソースが基準電位に接続する駆動用絶縁ゲー
ト型電界効果トランジスタＱ，，Ｑ，，（Ｄ−｝ランジ
スタ）および前記トランジスタＱｔ，Ｑ２のドレインと
電源との間に負荷素子Ｑ３，Ｑ４をそれぞれ介在し、前
記トランジスタＱ１，Ｑ２のドレインと電源との間に負
荷素子Ｑ３，Ｑ４をそれぞれ介在し、前記ドランジスタ
Ｑｌ，Ｑ２のそれぞれのドレインと前記列線Ｄ・とｂｊ
をそれぞれのドレインおよびソースで結合しゲート電極
が前記行線Ｗｉに接続する結合用絶縁ゲート型電界効果
トランジスタＱ５ｔＱａ（Ｃ−トランジスタ）および該
Ｃ−｝ランジスタＱ５ｔＱ６とＤ−｝ランジスタＱｔ，
Ｑ２のドレインとの間にドレインおよびソースが接続し
、ゲート電極がメモリセルの複数個に共通の端子ＶＷＲ
に導出された不揮発性メモリトランジスタを含む半導体
記憶回路が得られる。

この発明に好適なＭ−｝ランジスタには、トランジスタ
のゲート構造が後に詳述するようにゲート電極Ｍと半導
体基体との間に絶縁ゲート膜を介するのみならず、絶縁
ゲート膜中に多結晶半導体（Ｓ）、金属（Ｍ）などの導
電率の高い電荷蓄積層を有し、ゲート電極と導電チャン
ネルとの電位差が臨界値を越えるときにトンネル注入型
の電荷蓄積を誘起してゲート閾値が増大し、ドレイン接
合を降伏することによりアバランシエ注入によりゲート
閾値が減少するメモリトランジスタが用いられる。

一般的にかかるゲート構造は、ＭＡＳＯＳ，ＭＮＳＯＳ
，ＭＡＭＯＳ，ＭＮＭＯＳ、等で呼称される。

この発明の半導体記憶回路は対を成す情報入出力用の行
線と互いに他のドレインにゲートが接続するＤ−トラン
ジスタとを結合する２個のＣ−｝ランジスタとの間にト
ンネル注入型の不揮発性メモリトランジスタが設けられ
ているため、このメモリトランジスタが同一特性である
ときには行列マトリクスがメモリセルとしてフリツプ・
フロツプ回路をメモリセルとするＲＡＭのメモリ部とし
て動作し、マトリクスの情報の固定を必要とする時Ｃ−
｝ランジスタを遮断し端子ＶＷＲを同時に高電位として
メモリトランジスタを一勢書込せしめることにより複数
ビット同時に情報を、半永久固定することができる。

同時の情報固定動作で２個のＭ−トランジスタはＤ−｝
ランジスタに接続するソースが一方が高電位、他方のＭ
−｝ランジスタのソースが低電位となっているため”チ
ャンネル電位制御書込”（“１９６９ＩＥＥＥＩｎｔｅ
ｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒ
ｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ予稿集”ｐｐ４６−
４７参照）を行うことになり、ソースが低電位であった
もののみがゲート闘値を増大する。

より具体的にはこの時の２個のＭ−｝ランジスタのソー
ス電位をｖ８１ｖｓ２、ゲート電極に一勢に印加される
高電圧をＶＷＲ、ゲート闘値が増大するために要する最
小ゲート電圧（臨界値）をｖｃとするときに、となる不
揮発性書込条件を有する。

不揮発性書込動作はこの発明によればマトリクス内の全
メモリセル同時に行なわれるため、端子ＶＷＲに結合す
るビット数をＮ、書込時間をｔとすると１ビット当りの
不揮発性書込に要する時間ｔ′はとなり従来のＰＲＯＭ
の書込時間ｔ−Ｎに比して１／Ｎ３に短縮されたことと
なる。

又、後述の実施例の如くこの発明はＭＡＳＯＳ，ＭＮＳ
ＯＳのように絶縁層内に導電率の高い電荷蓄積層が設け
られたゲート構造のＭ−｝ランジスタを用いることによ
り、ＲＡＭ動作が不揮発性書込を受けて情報固定されＲ
ＯＭ化されたのち、逆極性の電圧なＶＷＲに与えてトン
ネル注入により再び２個のＭ−４ランジスタのゲート闘
値を同一化してＲＡＭ動作を復帰させることができる。

次に図を参照してこの発明の実施例を説明する。

第１図はこの発明の一実施例のブロック図である。

この実施例は従来のメモリ回路と同一のブロック図を成
し、行線Ｗ１，Ｗ２……と列線Ｄ１，Ｄ２？形成する行
列マトリクスの各交点にメモリセルＭ１１，Ｍ１２，Ｍ
２、，Ｍ２２，……を配置し、列線Ｄｉ，Ｄ２にはそれ
ぞれ相補的信号を送受するための相補列線Ｄ１，Ｄ２が
対を成している。

各メモリセルはフリツプ・フロツプ回路機能を有し、行
デコーダＤＣ１で選択的に行線Ｗ１，Ｗ２……が駆動さ
れると対を成す列線Ｄ，，Ｄ，およびＤ２，可に相補的
信号の送受を行う。

したがって列デコーダＤＣ２は対を成す列線Ｄ１Ｄ；，
Ｄ２Ｄ，を選択的に活性化し、選択された列に入力情報
を送入するかもしくはそこから出力情報を導出すること
ができる。

各メモリセルＭ１〜Ｍ２２一…からはフリツプ・フロツ
プ回路を保持するための電源ＶＤＤと所要個数の不揮発
性書込を要するメモリセルＭ１、〜Ｍ２２から導出され
る書込電源ＶＷＲとが導出されている。

第２図はこの発明の実施例のメモリセルの回略図である
。

このメモリセルは２個のＤ−｝ランジスタＱｌ，Ｑ２と
、２個の負荷用絶縁ゲート型トランジスタ（Ｌ−｝ラン
ジスタ）Ｑ３，Ｑ４と２個のｃ−トランジスタＱ５，Ｑ
ａと、第１図において不揮発性書込を要するメモリセル
に導入されるＭ−トランジスタＱ？，Ｑａとから成る。

一般に電界効果トランジスタは双方向性であり、出力電
流領域へのドレイン及びソースの名称は便宜的になるこ
とがあるが、Ｄ一トランジスタＱ１，Ｑ２は互いに他の
ドレインにゲート電極が接続し、ソースは基準電位とな
る。

Ｌ−｝ランジスタＱ３，Ｑ４のソースはそれぞれＤ−｝
ランジスタＱ１，Ｑ２のドレインに接続し、ドレインお
よびゲート電極は電源ＶＤＤに接続する。

Ｃ−｝ランジスタＱ５ ，Ｑａはそれぞれのドレインが
当該メモリセルの列アドレスを指定し互いに対を成し相
補的信号の送受を行う列線Ｄ，Ｄに接続し、ソースはＤ
一トランジスタＱｌ，Ｑ２のドレインにそれぞれＭ〜ト
ランジスタを介して結合し、ゲート電極は当該メモリセ
ルの行アドレスな指定する行線Ｗに接続する。

書込電源ＶＷＲにゲート電極が接続するＭ−｝ランジス
タＱ７，Ｑ８は、ドレインがそれぞれＣ−｝ランジスタ
Ｑ５，Ｑａのソースに接続し、ソースがＤ−｝ランジス
タＱ１，Ｑ２のドレインに接続する。

各トランジスタＱ１〜Ｑ８の基体電極（図示しない）は
所定のバイアスに保持される。

このようなメモリセルの回路構成はトランジスタＱ１〜
Ｑ６でフリツプ・フロツプ回路を成し、Ｃ−トランジス
タ回路にＭ一トランジスタによるゲート回路を付加して
新たな機能を発揮することができる。

即ち、第１図の回路において、電源■ＤＤ，ＶＷＲを定
常動作でバイアスして各メモリセルＭ１１〜Ｍ２２……
のＬ−｝ランジスタおよびＤ一トランジスタに保持電流
を供給し且つ２個のＭ一トランジスタを共に導通せしめ
る。

このようなバイアス状態では行列デコーダＤＣ１，ＤＣ
２からの信号で行列マトリックスはスタティックなＲＡ
Ｍ動作を成す。

メモリセルＭ１，，Ｍ１２，Ｍ２１，Ｍ２２に導入され
ているＭ−｝ランジスタＱ７，Ｑａは後述するように定
常動作より高い臨界値を越える書込電圧を電源ＶＷＲに
発生せしめることによりゲート閾値が不揮発的に変化し
、且つ変化しているゲート閾値が書込電圧と逆極性の消
去電圧を与えることにより初期特性に還元する性質を有
する。

従ってこの第１図の実施例が所定のＲＡＭ動？を完了し
たのちメモリセルＭ１１〜Ｍ２の情報の固定を必要とす
るときに、電源ＶＷＲから臨界値Ｖｃを越える書込電圧
ＶＷＲを供給する。

この書込電圧はＭ一トランジスタに対して導電チャンネ
ルを誘起する極性であり、チャンネル形成後にゲート絶
縁膜は書込電圧とソース電位との差電圧を受ける。

即ち、２個のＤ−｝ランジスタのドレインに接続する２
個のＭ一トランジスタのソース電圧■ｓ１，Ｖｓ２は一
方がほｙ電源ＶＤＤの電位であり他方はおよそ基準電位
であるため、前述の如くとなる電圧条件を満足すること
によりメモリセルの情報を不揮発的に書込むことができ
る。

具体的な一例によれば、後述する第４図〜第６図に示す
トランジスタをＭ−｝ランジスタとして用いると、電源
ＶＤＤを＋１２Ｖとし、電源ｖｗＲに＋３５Ｖの書込電
圧を与えることによって”オン″状態にあるＥｌ｝ラン
ジスタのドレインにソースが結合するＭ−｝ランジスタ
のゲート闘値が５ｖ程度まで増大する。

この不輝発性書込ののちの行列マトリクスは電源ＶＷＲ
を高電圧で駆動しない限りメモリセルＭ１１〜Ｍ２２の
情報を失うことがな《、電源遮断においても本揮発であ
る。

不揮発性書込の情報読出しは電源ＶｗμｊＶＤＤを定常
バイアスにする。

この時ケート閾値の増大しているＭ−｝ランジスタは”
オフ”状態であり、対を成す列線Ｄ，Ｄを一時的に共に
高電位に操作することにより、ゲート閾値の変化しない
Ｍ−｝ランジスタを通してＤ−トランジスタが駆動され
、不揮発性書込を行った時のフリツプ・フロツプの安定
状態が再現される。

この不揮発性の情報は以後に当該メモリセルをＲＯＭと
して常に同一情報を読み出すことができるが、逆極性の
高電圧を電源ＶＷＲに発生せしめることにより再び２個
のＭ一トランジスタのゲート閾値を同一化してＲＡＭ動
作を復帰できる。

この電圧操作は不揮発性消去と呼ばれ、以後の行列マト
リクスは再びＲＡＭのメモリ部として動作する。

第３図は上述の実施例に好適な不揮発性メモリトランジ
スタの一例の断面図である。

このトランジスタは基体ゲート領域となるＰ型（又はＮ
型）シリコン単結晶基体３１の一表面にＮ型（又はＰ型
）のドレインおよびソース３２，３２′を設け、ドレイ
ン・ソース間表面に、熱酸化形成された低導電率の二酸
化硅素の下層膜３３と、上面に被着する低導電率の二酸
化硅素、アルミナ、シリコン窒化膜等の上層膜３５と、
これらの境界に明らかに導体として動作するフローテイ
ングゲートＦＧと、これらの絶縁膜上のゲート電極Ｇお
よびドレインＤ、ソースＳ、基体電極ＳＢを有する。

このフローテイングゲートＦＧは多結晶シリコン、高融
点金属等で形成され、外部回路への漏洩電流路がないた
め電荷蓄積により容易に正又は負の帯電体となる。

又、フローテイングゲー｝ＦＧの内部では電位の均一化
が起るため、電荷蓄積が局所的に行なわれてもゲート閾
値の変化は犬である。

このようなゲート構造は一般にＭＡＳＯＳ，ＭＮＳＯＳ
，ＭＡＭＯＳ，ＭＮＭＯＳ構造と呼称する。

第４図はトンネル注入型の不揮発性メモリトランジスタ
書込特性である。

この特性は第３図のＭＡＳＯＳ型トランジスタで下層膜
３３を約１００人の二酸化硅素膜とし、境界層が１００
０人の多結晶シリコン、上層膜３５を約１０００人の気
相成長アルミナ膜としたものである。

又、トランジスタの動作姿態はＮチャンネルエンハンス
メント型である。

図に示す如く、このトランジスタは約１００μｓのゲー
ト電圧ｖＧが印加されたのちのゲート閾値変化を観察し
て、約３０Ｖに臨界値がありこれ以上のゲート電圧印加
ではゲート閾値ｖＴの増大が起ることが分る。

第５図は第４図と同一の試料について逆極性のゲート電
圧（−ＶＧ）を１００μｓ印加したのちのゲート閾値ｖ
Ｔを示す。

この図において特性６１はゲート閾値が増大されている
トランジスタの特性であり、特性６２は初期のゲート閾
値のトランジスタの特性である。

即ちこの第５図の特性は第２図に示したメモリセルの不
揮発性消去における２個のＭ−｝ランジスタのゲート閾
値変化を知るものである。

この図に示す如く、逆極性のトンネル注入によれば２個
のＭ−｝ランジスタのゲート閾値は約−３５Ｖで初期値
になる。

以上、説明した如くこの発明の実施例によれば、ＲＡＭ
機能を有する記憶回路をＲＯＭ機能に変換し、且つその
時の不揮発性書込の１ビット当りの書込時間がきわめて
短縮されたＭＯＳメモリが実現される。

しかもこの発明によれば、ＲＡＭＰＲＯＭの機能変換の
だめのメモリセルはきわめて簡易な回路構成を有し、実
用性が高い。

尚、上述の実施例は必要に応じて変更可能であり、たと
えばトランジスタの動作姿態、Ｍ一トランジスタのトン
ネル注入型→イオンドリフト型への特性変更ができる。

又、大きな有効性を有する変更として不揮発性書込を行
列マトリクスの全部又は一部に適用することができるの
で、ＲＡＭ中にＲＯＭを混在させたメモリ機能を実現す
る。

【図面の簡単な説明】

第１図はこの発明の一実施例のブロック図、第２図はこ
の発明の一実施例のメモリセルの回路図、第３図はこの
発明に適用される一例のトランジスタの断面図、第４図
は第３図のトランジスタのゲート閾値一ゲート電圧特性
図、第５図は第３図のトランジスタのゲート閾値一ゲー
ト電圧特性図で？る。 図中、Ｍ１１，Ｍ１２，Ｍ２１，Ｍ２２はメモリセル、
Ｗ１，Ｗ２・・・・・・は行線、Ｄ１とｎ、Ｄ２とＤ２
，一…はそれぞれ対を成す列線、ＤＣ１は行デコーダ、
ＤＣ２は列デコーダ、Ｑ１，Ｑ２はＤ−｝ランジスタ、
Ｑ５，ＱａはＣ−｝ランジスタ、Ｑ７，ＱａはＭ−｝ラ
ンジスタである。

Claims (1)

【特許請求の範囲】
1. １ 行列マトリクス交点にメモリセルが配置された半導
   体記憶回路において、前記メモリセルは互いに他のドレ
   インにゲート電極が接続しソースが基準電位に接続する
   ２個の駆動用トランジスタと、該駆動用トランジスタの
   各々のドレインと電源との間に接続された負荷素子と、
   結合用トランジスタとフローテイングゲートを有しかつ
   該フローテイングゲートとチャンネル領域との間の絶縁
   膜が窒化膜もしくはアルミナ膜を含む不揮発性メモリト
   ランジスタとの直列接続体とを含み、該直列接続体の一
   端が前記駆動用トランジスタのドレインへ接続されたこ
   とを特徴とする半導体記憶回路。