JPS589459B2 - マルチｃｐｕのリセツト方式 - Google Patents

Description

【発明の詳細な説明】 本発明は、マスター・スレーブの関係にある複数個のＣ
ＰＵが割込回路により結合されているようなマルチＣＰ
Ｕシステムのリセット方式、特に電源投入時、リセット
・スイッチ押下時あるいはマスターＣＰＵからスレーブ
ＣＰＵにリセット信号が送出されたときの割込回路の処
理に関するものである。

従来、入出力制御回路はハードウエア・ロジックにより
制御動作を行っていたが、最近のマイクロ・プロセッサ
の普及に伴い、プリンタ制御用、ＣＲＴディスプレイ制
御用あるいはファイル制御用としてそれぞれ１つのＣＰ
Ｕを割当て、プログラムにより分散処理を行う方式が多
くなってきている。

従来のハードウエア・ロジックの処理速度は、マスター
ＣＰＵあるいは入出力装置の処理速度に比べてかなり高
速であるため、マスターＣＰＵのプログラムを作成する
際に、その処理速度を全く考慮することなく作成するこ
とができた。

しかし、前述のように、入出力制御にＣＰＵを使用する
と、そのＣＰＵの処理速度が、マスターＣＰＵにとって
無視できなくなる。

もっとも、マスターＣＰＵから見た場合、入出力制御用
のスレーブＣＰＵの処理速度は入出力装置の処理速度に
吸収されてしまうため、通常状態では不都合は生じない
。

しかし、通常でない状態、例えばイニシャル状態ではし
ばしば不都合の生じる場合がある。

すなわち、従来のハード・ロジックではイニシャライズ
を瞬時に実行するのに対して、プログラムではイニシャ
ライズに無視できない時間がかかるためである。

入出力動作の開始は、マスターＣＰＵが入出力命令によ
り動作させるチャネル、入出力装置を指定して、スレー
ブＣＰＵに入出力制御プログラムの実行を指示すること
によりなされる。

マスターＣＰＵは、入出力命令によりスレーブＣＰＵに
指令を与えた後は、入出力動作から解放され、本来の演
算処理等の実行に移る。

スレーブＣＰＵは、プログラムの正常終結のほか、入出
力装置の異常、入出力停止命令の実行等による中断があ
ると、マスターＣＰＵに割込み信号を送出し、同時に終
了状態も伝える。

マスターＣＰＵの割込み回路は、スレーブＣＰＵ側から
常に正しい割込み信号を受付ける必要があるが、前述の
ようにスレーブＣＰＵのイニシャライズに時間がかかる
と、不定状態の割込信号を受付けることになる。

ところで、スレーブＣＰＵがイニシャル状態になるのは
、（１）マスターＣＰＵからスレーブＣＰＵにリセット
信号が送出される場合と、（２）電源投入時あるいはリ
セット・スイッチによりマスターＣＰＵとスレーブＣＰ
Ｕの両者にリセット信号が送出される場合である。

第１図ａに示すように、マスターＣＰＵがスレーブＣＰ
Ｕにリセット信号ＲＳＴを与えた場合、スレーブＣＰＵ
は第１図ｂに示すように、リセット状態となり、電源投
入時と同じくイニシャライズ・ルーチンを実行する。

イニシャライズ・ルーチンでは、マスターＣＰＵに送出
する信号を含めて、各信号の初期状態を設定する。

したがって、イニシャライズ・ルーチンの処理が終了す
るまでの期間Ｔ０は、スレーブＣＰＵから出力される信
号がすべて不定状態である。

一方、マスターＣＰＵでは、電源投入時には第１図Ｃに
示すように、イニシャライズ・ルーチンの処理期間Ｔ１
が経過した後は割込回路が信号受付可能状態にあり、ま
た、プログラム処理でスレーブＣＰＵにリセット信号を
送出したときには、第１図ｄに示すように、常時割込可
能状態にある。

マスターＣＰＵの割込回路に与えられる信号が不定とな
った場合、割込信号Ｉ１，Ｉ２が出力されてしまうと、
マスターＣＰＵは割込処理を行っててしまい誤動作とな
る。

入出力制御回路がハードウエア・ロジックで構成されて
いる場合には、割込信号パ不定状態となることがないた
め、初期状態およびマスターＣＰＵが割込を受付けたと
きにのみ割込回路をリセットすればよく、入出力制御回
路にリセット信号を与えたときには、特に割込回路をリ
セットする必要はなかった。

しかし、入出力制御にスレーブＣＰＵを用いた場合には
、前記の誤動作を防止するため、第１図ｅに示すように
、電源投入時およびリセット・スイッチ押下後は、マス
ターＣＰＵのイニシャライズ・ルーチンにより割込回路
のリセットを行っており、またマスターＣＰＵがリセッ
ト信号をスレーブＣＰＵに与えたときにも、プログラム
によって一定時間Ｔ２だけ割込をマスクし、割込回路を
リセットしなければならないため、割込回路が複雑とな
っている。

本発明の目的は、このような欠点を改善するため、マス
ターＣＰＵからスレーブＣＰＵにリセット信号を与えた
場合、および電源投入時あるいはリセット・スイッチに
よりマスターＣＰＵとスレーブＣＰＵの両方をリセット
した場合に、スレーブＣＰＵのイニシャライズ処理時間
がマスクーＣＰＵに与える影響を取除くことにより、ス
レーブＣＰＵからマスターＣＰＵに対して不定状態の割
込信号が出力されても、マスクーＣＰＵのプログラムに
より割込をマスクしたり、一定時間経過後に割込回路を
リセットする処理を省き、プログラムの簡略化と割込回
路の簡素化を計ることにある。

以下、本発明の実施例を、図面により説明する。

第２図は、１つのマスターＣＰＵと１つのスレーブＣＰ
Ｕからなるマルチ構成のシステム・ブロック図である。

マスターＣＰＵ−ＡとスレーブＣＰＵ−Ｄは、それぞれ
インターフエイス回路ＢとＣによって相互間の情報の受
渡しを行う。

また、スレーブＣＰＵ・Ｄは入出力装置インターフエイ
スＥを介して入出力装置Ｆと結合される。

各ＣＰＵとインターフエイス回路は、それぞれマスター
ＣＰＵバス８、スレブＣＰＵバス９と結合され、情報の
受渡しを行う。

スレーブ側インターフエイス回路Ｃからの割込信号６は
、割込回路■で受付けられ、マスターＣＰＵ−Ａに割込
信号５として与えられる。

マスター側インターフエイス回路Ｂからのプログラムに
よるリセット信号１′は、オア・ゲートＬを通ってスレ
ーブ側の各回路にリセット信号２として与えられる。

電源投入検出回路Ｇは、電源投入を検出するとナンド・
ゲートＫを通してリセット信号発生回路Ｈを起動し、ま
た、リセット・スイッチＭはスイッチを押下している間
だけ、ナンド・ゲートＫを通してリセット信号発生回路
Ｈに起動信号を与える。

リセット信号発生回路Ｈで発生されたリセット信号はマ
スター側リセット信号１としてマスターＣＰＵ・Ａとイ
ンターフエイス回路Ｂに与えられ、同時にオア・ゲート
Ｌを通ってスレーブ側リセット信号２となり、スレーブ
側装置に与えられる。

本発明においては、遅延回路Ｊを設けて、割込回路Ｉへ
のリセット信号３の送出時間を制御するとともに、遅延
回路Ｊの出力をスレーブ側からのビジー信号７とともに
オア・ゲートＮを通してマスター側インターフエイス回
路Ｂに与え、マスター側ビジー信号４とする。

次に、マスターＣＰＵ−Ａのプログラムにより、マスタ
ー側からスレーブ側にリセット信号１′を送出する場合
について説明する。

リセット信号１ｌは、２人カオア・ゲートＬを経てスレ
ーブ側の全回路に供給され、スレーブ側はリセット状態
となる。

このリセット状態において、スレーブ側から割込回路■
に送出される割込信号６は、ハイレベルあるいはローレ
ベルのいずれかであり、その状態はインターフエイス回
路Ｃの構成により異なる。

割込回路Ｉは、エッジ・トリガ・フリツプ・フロツプに
よって構成されており、割込信号６の立上り、あるいは
立下りによってセットされるため、割込信号６の変化は
、割込回路■をセットするおそれがある。

しかし、スレーブ側リセット信号２が遅延回路Ｊに入力
し、遅延回路Ｊにより一定時間遅延されたリセット信号
３が割込回路■に与えられるため、マスターＣＰＵ−Ａ
への割込信号５は出力されない。

次に、スレーブＣＰＵ−Ｄがリセットされたため、スレ
ーブＣＰＵ−Ｄはイニシャライズ・ルーチンを実行し、
インターフエイス回路Ｃの初期設定を行う。

このときインターフエイス回路Ｃからの割込信号６は不
定状態となり、ハイレベルあるいはローレベルに変化す
るが、遅延回路Ｊから割込回路Ｉに対してリセット信号
３が出力されているため、割込回路ＩからマスターＣＰ
Ｕ−Ａへの割込信号５は発生しない。

インターフエイス回路Ｃの初期設定が終了した後、あら
かじめ設定された遅延回路Ｊの遅延時間が終了すると、
マスター側へ送出されるビジー信号４をレディー状態に
してスレーブ側が駆動可能であることをマスター側に通
知する。

マスターＣＰＵ−Ａは、スレーブＣＰＵ−Ｄがビジー状
態からレディー状態に変ったことを検知すると、入出力
命令によりスレーブＣＰＵ−Ｄにプログラムの実行を指
示する。

スレーブＣＰＵ・ＤがマスターＣＰＵ・Ａからの駆動に
より動作し、割込信号６を送出すると、割込回路Ｉはマ
スターＣＰＵ−Ａに割込信号５を送出する。

なお、マスクーＣＰＵ・Ａが割込を受付けた後、割込回
路Ｉは自動的にリセットされる（図示省略）。

次に、電源投入時およびリセット・スイッチＭを押下す
る場合について、説明する。

電源投入検出回路Ｇにより電源投入が検出されたとき、
またはリセット・スイッチＭが押下されたときには、リ
セット信号発生回路Ｈにより発生されたリセット信号Ｉ
によりマスター側はリセットされる。

同時に、この信号はオア・ゲートＬを通りスレーブ側リ
セット信号２となって、スレーブ側もリセットする。

この場合には、スレーブＣＰＵ−ＤとともにマスターＣ
ＰＵ・Ａもイニシャライズ・ルーチンを実行し、それぞ
れインターフエイス回路Ｂ，Ｃの初期設定を行う。

リセット信号２により遅延回路Ｊが起動し、スレーブ側
の初期設定処理時間以上に設定された遅延時間だけリセ
ット信号３を割込回路Ｉに出力する。

遅延時間が終了した時点で、割込回路■は作動状態とな
るとともに、スレーブ側からマスター側に送出されるビ
ジー信号４はレディ状態となる。

レディ状態になったことを検知すると、マスターＣＰＵ
・Ａは、入出力命令を実行し、スレーブＣＰＵ・Ｄに指
令を与えて、プログラムを実行させる。

第３図は電源投入時およびリセット・スイッチ押下時の
タイム・チャート、第４図はマスター側からスレーブ側
にリセット信号を送出した場合のタイム・チャートであ
る。

第３図、第４図の１，１′，２，３，４，Ａ，Ｄはそれ
ぞれマスター側リセット信号、スレーブ側リセット信号
、割込回路のリセット信号、スレーブ側よりのビジー信
号、マスターＣＰＵ，スレーブＣＰＵであって、第２図
の１，１′，２，３，４，Ａ，Ｄに対応している。

第３図において、リセット信号発生回路Ｈから発生され
たマスター側リセット信号１とスレーブ側リセット信号
２は、同時にマスターＣＰＵとスレーブＣＰＵをリセッ
トする（ＲＳＴ）。

マスターＣＰＵとスレーブＣＰＵは並行してイニシャラ
イズを行い（ＩＮＬ）、マスター側はイニシャライズが
終了した時点でスレーブ側からのビジー信号を監視する
（ＢＳＹＤＥＴ）。

スレーブ側の初期設定終了（ＩＮＬ ＥＮＤ）の時間以
上に設定された遅延時間だけ、割込回路■へのリセット
信号３とマスター側へのビジー信号４が送出され、それ
らの信号３，４が終結した時点でマスターＣＰＵは動作
を開始する（ＳＴＡ）。

マスターＣＰＵからスレーブＣＰＵに指令（ＣＭＤ）を
与えることにより、スレーブＣＰＵからマスターＣＰＵ
に対して割込信号が送出される（ＩＮＴＳＤ）。

マスターＣＰＵは、割込回路■において割込信号を受付
け（ＩＮＴＲＶ）、割込処理を実行する。

第４図においては、マスター側から送出されたリセット
信号１′がスレーブ側のリセット信号２となって、スレ
ーブＣＰＵおよび他の回路をリセツ卜する。

マスターＣＰＵは、リセット信号送出（ＲＳＴＳＩＧ
ＳＤ）の後、ビジー信号がレディ状態になるのを待つ（
ＢＳＹ ＤＥＴ）。

スレーブＣＰＵのみがイニシャライズ処理を行い、初期
設定が完了した．時点（ＩＮＬ ＥＮＤ）でマスター側
からの駆動を待つ。

スレーブ側のイニシャライズ処理時間以上に設定された
遅延時間だけ、割込回路Ｉへのリセット信号３とマスタ
ー側へのビジー信号４が送出され、それらの信号３，４
が終結するとビジー信号４がレディ信号に変るので、マ
スターＣＰＵは動作を開始し（ＳＴＡ）、スレーブＣＰ
Ｕを駆動する（ＣＭＤ）。

スレーブＣＰＵからマスターＣＰＵに対して割込信号が
送出されると（ＩＮＴＳＤ）、マスター側の割込回路Ｉ
はこれを受付け（ＩＮＴＲ■）、マスターＣＰＵは割込
処理を行う。

この場合、マスター側からスレーブ側にリセット信号を
送出してから、遅延回路Ｊによる割込リセット時間が終
了してレディ状態になるまでの期間は、マスターＣＰＵ
への割込は行われず、レディ状態になった時点では、割
込回路Ｉはリセットされた状態である。

したがって、この期間中、スレーブＣＰＵからの割込信
号が不定状態であっても、マスターＣＰＵに割込信号は
入力しないので、誤動作が生ずることはない。

なお、実症例においては、１つのマスターＣＰＵと１つ
のスレーブＣＰＵの場合について説明したが、本発明は
１つのマスターＣＰＵと複数のスレーブＣＰＵが結合さ
れた場合にも適用できる。

以上説明したように、本発明によれば、１つのマスター
ＣＰＵと少くとも１つのスレーブＣＰＵとが割込回路に
より結合されている場合、スレーブＣＰＵがイニシャラ
イズされる場合にマスターＣＰＵに与える影響、特に割
込回路に与える影響を取除くことにより、リセット時の
各ＣＰＵの動作は全く通常と同一になり、割込回路のマ
スクやリセットを考慮することなく、プログラムするこ
とが可能となって、割込回路の複雑化も防止できるので
、その効果はきわめて大きい。

【図面の簡単な説明】

第１図はマスター・スレーブの関係にあるマルチＣＰＵ
の従来の動作タイム・チャート、第２図は本発明の実施
例を示すマルチＣＰＵのブロック図、第３図は第２図に
おける電源投入時およびリセット・スイッチ押下時のタ
イム・チャート、第４図は第２図においてマスター側か
らスレーブ側にリセット信号を送出する場合のタイム・
チャートである。 Ａ：マスターＣＰＵ，Ｂ：マスター側インターフエイス
回路、Ｃ：スレーブ側インターフエイス回路、Ｄ＝スレ
ーブＣＰＵ，Ｅ：入出力装置インターフエイス、Ｆ：入
出力装置、Ｇ：電源投入検出回路、Ｈ：リセット信号発
生回路、Ｉ：割込回路、Ｊ：遅延回路、Ｋ，Ｌ，Ｎ：２
人カオア・ゲート、Ｍ：リセット・スイッチ、１：マス
ター側リセット信号、１′：マスター側のプログラムに
よるリセット信号、２：スレーブ側リセット信号、３：
割込回路のリセット信号、４：マスター側へのビジー信
号、５：マスターＣＰＵへの割込信号、６：スレーブ側
からの割込信号、７：スレーブ側からのビジー信号、８
：マスターＣＰＵバス、９：スレーブＣＰＵバス、１０
：マスター・スレーブ間の信号。

Claims (1)

1. 【特許請求の範囲】 １ １つのマスターＣＰＵと少くとも１つのスレーブＣ
   ’ＰＵからなる複数個のＣＰＵが、割込回路により結合
   されているシステムにおいて、リセット信号発生手段か
   ら送出されたリセット信号により少くとも前記スレーブ
   ＣＰＵがリセットされた場合、前記リセット信号により
   遅延手段を起動させ、あらかじめ設定された一定時間だ
   け前記割込回路に対してリセット信号を与えることを特
   徴とするマルチＣＰＵのリセット方式。 ２ 前記リセット信号発生手段は、電源投入時またはリ
   セット・スイッチ押下時に起動してリセット信号を発生
   し、マスターＣＰＵとスレーブＣＰＵの両方に送出する
   ことを特徴とする特許請求の範囲第１項記載のマルチＣ
   ＰＵのリセット方式。 ３ 前記リセット信号発生手段は、マスターＣＰＵのプ
   ログラムによりリセット信号を発生し、スレーブＣＰＵ
   に送出することを特徴とする特許請求の範囲第１項記載
   のマルチＣＰＵのリセット方式。