JPS5894226A - 単安定マルチバイブレ−タ - Google Patents
単安定マルチバイブレ−タInfo
- Publication number
- JPS5894226A JPS5894226A JP56191991A JP19199181A JPS5894226A JP S5894226 A JPS5894226 A JP S5894226A JP 56191991 A JP56191991 A JP 56191991A JP 19199181 A JP19199181 A JP 19199181A JP S5894226 A JPS5894226 A JP S5894226A
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- JP
- Japan
- Prior art keywords
- circuit
- time
- time constant
- transistor
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
Landscapes
- Processing Of Color Television Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はパーストゲートパルス形成回路などに運用し
て好適な単安定マルチバイブレータに係る。
て好適な単安定マルチバイブレータに係る。
ゲートパルス形成回路などに使用される単安定マルチバ
イブレータは一般にウィンドーコンパレータを有した遅
延型の単安定マルチバイブレータであって、これは第１
図に示すように構成されている。
イブレータは一般にウィンドーコンパレータを有した遅
延型の単安定マルチバイブレータであって、これは第１
図に示すように構成されている。
図において、端子（１）に供給された第２図Ａｌ１ｍ示
す入力パルス（ビデオ信号より同期分離された水平同期
パルス）ＰＨにて、入力トランジスタＱ１がオンするこ
とによりそのコレクタ電位ｖＡ（第２図Ｂ）が低下して
、そのコレクタに接続された第１の制御トランジスタＱ
２がオフする。
す入力パルス（ビデオ信号より同期分離された水平同期
パルス）ＰＨにて、入力トランジスタＱ１がオンするこ
とによりそのコレクタ電位ｖＡ（第２図Ｂ）が低下して
、そのコレクタに接続された第１の制御トランジスタＱ
２がオフする。
第１の制御トランジスタＱ２のコレクタには一対のトラ
ンジスタＱ３ ＊ Ｑ４を有する差動アンプ（１）の一
方のトランジスタＱ３が接続されると共に、抵抗Ｒとコ
ンデンサＣで構成された時定数回路（１０）の接続中点
Ｐが接続され、従って第１の制御トランジスタＱ２がオ
フすると同時に時定数回路（１０）のコンデンサＣは充
電を開始するため、その充電電圧、つまりトランジスタ
Ｑ、のベース電位ｖＢ。
ンジスタＱ３ ＊ Ｑ４を有する差動アンプ（１）の一
方のトランジスタＱ３が接続されると共に、抵抗Ｒとコ
ンデンサＣで構成された時定数回路（１０）の接続中点
Ｐが接続され、従って第１の制御トランジスタＱ２がオ
フすると同時に時定数回路（１０）のコンデンサＣは充
電を開始するため、その充電電圧、つまりトランジスタ
Ｑ、のベース電位ｖＢ。
は第２図Ｃのような充電カーブに溢って上昇する。
また、この第１の制御トランジスタＱ がオフすると、
トランジスタＱ３がオフに反転し、そのコレクタ電位Ｖ
。（同図Ｄ）が高くなって、他方のトランジスタＱ４が
オンとなる。この他方のトランジスタＱ４のコレクタに
はトランジスタＱ、とＱ６で構成されるカレントミラー
回路（２）が接続され、トランジスタＱ４がオンするこ
とによってそのコレクタ電流と同一の電流がトランジス
タＱ６を流れて、このトランジスタＱ６に接続されたト
ランジスタＱ７がオンする。
トランジスタＱ３がオフに反転し、そのコレクタ電位Ｖ
。（同図Ｄ）が高くなって、他方のトランジスタＱ４が
オンとなる。この他方のトランジスタＱ４のコレクタに
はトランジスタＱ、とＱ６で構成されるカレントミラー
回路（２）が接続され、トランジスタＱ４がオンするこ
とによってそのコレクタ電流と同一の電流がトランジス
タＱ６を流れて、このトランジスタＱ６に接続されたト
ランジスタＱ７がオンする。
このトランジスタＱ７は外来ノイズに対する誤動作防止
用の回路（１５）を構成する素子であって、トランジス
タＱ７のコレクタ出力が第１の制御トランジスタＱ２及
び他方のトランジスタＱ４のペースに接続された第２の
制御トランジスタＱ８のベースに夫々供給される。この
コレクタ出力が得られている間は誤動作防止機能がある
。
用の回路（１５）を構成する素子であって、トランジス
タＱ７のコレクタ出力が第１の制御トランジスタＱ２及
び他方のトランジスタＱ４のペースに接続された第２の
制御トランジスタＱ８のベースに夫々供給される。この
コレクタ出力が得られている間は誤動作防止機能がある
。
（５）はウィンドーコンパレータであって、第１及び第
２の差動アンプ（６） 、 （７１を有し、時定数回路
（１ｏ）の充電電圧ｖＢ３が第１の差動アンプ（６）の
マイナス端子と、ｉ＠２の差動アンプ（７）のプラス端
子に夫々供給され、また第１の差動アンプ（６）には第
１の基準電圧Ｖ、が、第２の差動アンプ（７）Ｋは第２
の基準電圧Ｖ、 （Ｖｌ＞Ｖ２）が供給される。これら
基準電圧ｖ１＃ｖ２は抵抗Ｒ１〜Ｒ３によって形成され
る。
２の差動アンプ（６） 、 （７１を有し、時定数回路
（１ｏ）の充電電圧ｖＢ３が第１の差動アンプ（６）の
マイナス端子と、ｉ＠２の差動アンプ（７）のプラス端
子に夫々供給され、また第１の差動アンプ（６）には第
１の基準電圧Ｖ、が、第２の差動アンプ（７）Ｋは第２
の基準電圧Ｖ、 （Ｖｌ＞Ｖ２）が供給される。これら
基準電圧ｖ１＃ｖ２は抵抗Ｒ１〜Ｒ３によって形成され
る。
従って、今充電電圧”Ｂ３が第２の基準電圧ｖ２を越え
ると第２の差動アンプ（７）より差動出力ＶＤ（第２図
Ｅ）が得られ、第１の基準電圧ｖ１を越えると第１の差
動アンプ（６）の差動出力Ｖ、 （同図Ｆ）が零となる
。これら差動出力ＶＤ、 Ｖ、は夫々アンドゲート（８
）に供給されて、これら差動出力ＶＤ。
ると第２の差動アンプ（７）より差動出力ＶＤ（第２図
Ｅ）が得られ、第１の基準電圧ｖ１を越えると第１の差
動アンプ（６）の差動出力Ｖ、 （同図Ｆ）が零となる
。これら差動出力ＶＤ、 Ｖ、は夫々アンドゲート（８
）に供給されて、これら差動出力ＶＤ。
ｖ８がいずれもハイレベルの期間だけアンド出力、すな
わち出力パルスＰ。（同図Ｇ）が得られる。
わち出力パルスＰ。（同図Ｇ）が得られる。
出力パルスＰは入力パルスＰＨの到来時点より丁度Ｔ、
だけ遅れて出力される。この出力パルスＰ。
だけ遅れて出力される。この出力パルスＰ。
はバースト信号のゲートパルスなどに利用される。
充電電圧、従ってトランジスタＱ、のベース電位ｖ が
他方のトランジスタＱ のベース電位ｖＢ４Ｂ３
４以上に
上昇すると、トランジスタＱ３ ｖ Ｑ４のオンオフ動
作が反転し、その結果トランジスタＱ７がオフすること
により第１の制御トランジスタＱ２は電源電圧の供給で
オンとなり、時定数回路（１０）は放電状態となる。依
って、これ、以後はこの回路は入力パルスＰＨの待機状
態となる。
他方のトランジスタＱ のベース電位ｖＢ４Ｂ３
４以上に
上昇すると、トランジスタＱ３ ｖ Ｑ４のオンオフ動
作が反転し、その結果トランジスタＱ７がオフすること
により第１の制御トランジスタＱ２は電源電圧の供給で
オンとなり、時定数回路（１０）は放電状態となる。依
って、これ、以後はこの回路は入力パルスＰＨの待機状
態となる。
さて、バースト信号は水平同期パルスから約６μ８・Ｃ
後に２〜３μｓｅｃの期間挿入されているものであるか
ら、この単安定マルチバイブレータをパーストゲートパ
ルスの形成回路として利用する場合には、出力パルスＰ
。の遅延時間は入カッくルスＰ の立上りを基準にして
約５〜６μｓｅｃでありパルス幅Ｔは２〜３μｓｅｃで
ある。これら期間Ｔ 、Ｔ のうち特に遅延時間Ｔ３
は正確でなければ４ ならない。
後に２〜３μｓｅｃの期間挿入されているものであるか
ら、この単安定マルチバイブレータをパーストゲートパ
ルスの形成回路として利用する場合には、出力パルスＰ
。の遅延時間は入カッくルスＰ の立上りを基準にして
約５〜６μｓｅｃでありパルス幅Ｔは２〜３μｓｅｃで
ある。これら期間Ｔ 、Ｔ のうち特に遅延時間Ｔ３
は正確でなければ４ ならない。
このように遅延時間Ｔ、をμｓｅｃのオーダーで正確に
得るには、特に時定数回路（１０）の充電カーブ（第２
図Ｃ）の立上りを急峻にする必要がある。
得るには、特に時定数回路（１０）の充電カーブ（第２
図Ｃ）の立上りを急峻にする必要がある。
ところが時定数Ｔを小さくして充電特性を急にすると、
充電電圧ｖＢｌが差動アンプ（１）のスレッショールド
レベル、つまりトランジスタＱ４のベース電位ｖＢ４ま
で上昇する時間が短縮されて、トランジスタＱ３がオフ
からオンに移行する時間Ｔ１が短かくなり、入力待ちの
期間Ｔ２が長くなる。
充電電圧ｖＢｌが差動アンプ（１）のスレッショールド
レベル、つまりトランジスタＱ４のベース電位ｖＢ４ま
で上昇する時間が短縮されて、トランジスタＱ３がオフ
からオンに移行する時間Ｔ１が短かくなり、入力待ちの
期間Ｔ２が長くなる。
簡閲Ｔ１の間は、トランジスタＱ７の働きで第１゜第２
の制御トランジスタＱ２ ＃ Ｑｓがオフに強制的にロ
ックされているため、期間Ｔ１に外来ノイズが到来して
入力トランジスタＱ１をオンにしても誤動作しない。し
かし、入力待ちの期間Ｔ２はトランジスタＱ７がオフし
ているので、外来ノイズに対しこの単安定マルチバイブ
レータが誤動作してしまり。
の制御トランジスタＱ２ ＃ Ｑｓがオフに強制的にロ
ックされているため、期間Ｔ１に外来ノイズが到来して
入力トランジスタＱ１をオンにしても誤動作しない。し
かし、入力待ちの期間Ｔ２はトランジスタＱ７がオフし
ているので、外来ノイズに対しこの単安定マルチバイブ
レータが誤動作してしまり。
すなわち第３図に示すように期間Ｔ２に外来ノイズＮ（
同図Ｅ）が入力すると、トランジスタＱ１がオン、トラ
ンジスタＱ２がオフして、時定数回路（１０）の充電動
作が開始して（同図Ｇ）、入カッくルスＰ とは無関係
な出力パルスＰ′ｏが得られてしまう。
同図Ｅ）が入力すると、トランジスタＱ１がオン、トラ
ンジスタＱ２がオフして、時定数回路（１０）の充電動
作が開始して（同図Ｇ）、入カッくルスＰ とは無関係
な出力パルスＰ′ｏが得られてしまう。
このように、単安定マルチバイブレータをパーストゲー
トパルスの形成回路に使用する場合には、得ようとする
遅延時間Ｔ３が５μＳｅｃ程度であるのに対し、入力パ
ルスＰＨの周期Ｔは６３．５μｓｅｃと非常に長いから
、入力待ちの期間Ｔ２も非常に長くなって上述のような
誤動作の起きる確率が極めて高くなる。
トパルスの形成回路に使用する場合には、得ようとする
遅延時間Ｔ３が５μＳｅｃ程度であるのに対し、入力パ
ルスＰＨの周期Ｔは６３．５μｓｅｃと非常に長いから
、入力待ちの期間Ｔ２も非常に長くなって上述のような
誤動作の起きる確率が極めて高くなる。
外来ノイズに対する誤動作を回避するには、時定数Ｔを
大きくする必要があるが、そのためには抵抗Ｒとコンデ
ンサＣの値として大きなものを使わなければならない。
大きくする必要があるが、そのためには抵抗Ｒとコンデ
ンサＣの値として大きなものを使わなければならない。
抵抗値や容量値の大きな素子は一般にバラツキが大きい
から、時定数τがバッノいてしまう。時定数丁のバラツ
キは遅延時間Ｔ、のバラツキとなるので時定数τを大き
く選ぶのは好ましくない。また、時定数τを大きくする
と、充電の立上り特性がゆるやかになるので、基準電圧
Ｖ 、Ｖ が若干変動しても、遅延時間Ｔ３が２ 大幅に狂ってしまう。従ってこの点からも時定数丁は小
さい方がよい。
から、時定数τがバッノいてしまう。時定数丁のバラツ
キは遅延時間Ｔ、のバラツキとなるので時定数τを大き
く選ぶのは好ましくない。また、時定数τを大きくする
と、充電の立上り特性がゆるやかになるので、基準電圧
Ｖ 、Ｖ が若干変動しても、遅延時間Ｔ３が２ 大幅に狂ってしまう。従ってこの点からも時定数丁は小
さい方がよい。
従って、従来の単安定マルチバイブレータでは相反する
条件の妥協点として時定数Ｔを適当に選んでいるので厳
密には遅延時間Ｔ３の精度が悪く、雑音除去能力も十分
とは言い難かった。
条件の妥協点として時定数Ｔを適当に選んでいるので厳
密には遅延時間Ｔ３の精度が悪く、雑音除去能力も十分
とは言い難かった。
そこで、この発明ではこのような点を考慮し、遅延時間
の精度と共に、雑音除去能力をも高めることのできる単
安定マルチバイブレータを提案するものである。
の精度と共に、雑音除去能力をも高めることのできる単
安定マルチバイブレータを提案するものである。
続いて、この発明の一例を上述したパーストゲートパル
ス形成回路に適用した場合につき、第４図以下を参照し
て説明する。
ス形成回路に適用した場合につき、第４図以下を参照し
て説明する。
この発明では、第４図に示すように時定数回路（１０）
Ｋ分流回路（２０）が接続され、出力パルスＰ。
Ｋ分流回路（２０）が接続され、出力パルスＰ。
が得られた時点から分流回路（２０）を動作させて、そ
の後の時定数回路（１０）の時定数Ｔが大きくなるよう
に制御される。
の後の時定数回路（１０）の時定数Ｔが大きくなるよう
に制御される。
そのためこの例では、時定数回路（１０）のらンデンサ
Ｃと並列にスイッチング手段ＳＷを介して充電電流の分
流用の定電流源（２１）が接続され、またウィンドーコ
ンパレータ（５）の出力に関連した信号、この例では第
１の差動出力ｖ８がインバータ（２２）を介してスイッ
チング手段ＳＷにその制御信号として供給される。
Ｃと並列にスイッチング手段ＳＷを介して充電電流の分
流用の定電流源（２１）が接続され、またウィンドーコ
ンパレータ（５）の出力に関連した信号、この例では第
１の差動出力ｖ８がインバータ（２２）を介してスイッ
チング手段ＳＷにその制御信号として供給される。
なお、分流回路（２０）を動作させないときの時定数回
路（１０）の時定数τは従来よりも小さな値に選定され
、これに応じて遅延時間Ｔ３に対応した第１及び第２の
基準電圧Ｖ１．Ｖ、が選定される。
路（１０）の時定数τは従来よりも小さな値に選定され
、これに応じて遅延時間Ｔ３に対応した第１及び第２の
基準電圧Ｖ１．Ｖ、が選定される。
従って、今スイッチング手段ｓｗはその制御信号ｖ、
（第５図Ｈ）がハイレベルのときオンするものとすれば
、第１の差動出力Ｖ、 Ｋ基づくこの制御信号Ｖは出力
パルスＰ。が得られた時点からハイレベルに反転するの
で出力パルスＰ。の立下つと同時にスイッチング手段Ｓ
ＷがオンしてコンデンサＣＫは定電流回路（２１）が並
列に接続されて、コンデンサＣの光電電流の一部が分流
して定電流回路（２１）に流れ込む。そのため充電電圧
ｖＢ３の立上り特性が緩慢となり充電電圧ｖＢ３が他方
のトランジスタＱ４のベース電位ｖＢ４に上昇するまで
の時間が長くなる。
（第５図Ｈ）がハイレベルのときオンするものとすれば
、第１の差動出力Ｖ、 Ｋ基づくこの制御信号Ｖは出力
パルスＰ。が得られた時点からハイレベルに反転するの
で出力パルスＰ。の立下つと同時にスイッチング手段Ｓ
ＷがオンしてコンデンサＣＫは定電流回路（２１）が並
列に接続されて、コンデンサＣの光電電流の一部が分流
して定電流回路（２１）に流れ込む。そのため充電電圧
ｖＢ３の立上り特性が緩慢となり充電電圧ｖＢ３が他方
のトランジスタＱ４のベース電位ｖＢ４に上昇するまで
の時間が長くなる。
すなわち、分流回路（２０）を設けないときの充電特性
は第５図Ｃの破線で示すようＫなるが、この発明によれ
ばトランジスタＱ、の反転周期なＴ１からＴ１′まで延
長することができる。反転周期Ｔ 、／は埋懇的には次
の入力パルスＰＨが入力する直前まで延長するのが好ま
しい。次に、この反転周期Ｔ 、 ／と定電流Ｉ。の関
係について考察する。
は第５図Ｃの破線で示すようＫなるが、この発明によれ
ばトランジスタＱ、の反転周期なＴ１からＴ１′まで延
長することができる。反転周期Ｔ 、／は埋懇的には次
の入力パルスＰＨが入力する直前まで延長するのが好ま
しい。次に、この反転周期Ｔ 、 ／と定電流Ｉ。の関
係について考察する。
すなわち、分流回路（２０）を設けた場合でも充電電圧
ｖＢ３は他方のトランジスタＱ４ペースを位■Ｂ４以上
に上昇する必要があるから、■Ｂ３−ｖＢ４のとき、コ
ンデンサＣへの流入電流工。は、■。〉０でなければな
らず、この条件を満たすには、その詳細な説明は省略す
るも ■。＜、ｋ ・・・・・・・・・ （１）ただし、Ｖ
：電源電圧 Ｃ となるように、定電流■ｏを選ぶ必要がある。
ｖＢ３は他方のトランジスタＱ４ペースを位■Ｂ４以上
に上昇する必要があるから、■Ｂ３−ｖＢ４のとき、コ
ンデンサＣへの流入電流工。は、■。〉０でなければな
らず、この条件を満たすには、その詳細な説明は省略す
るも ■。＜、ｋ ・・・・・・・・・ （１）ただし、Ｖ
：電源電圧 Ｃ となるように、定電流■ｏを選ぶ必要がある。
また、反転周期Ｔ 、 ／は入力パルスＰＨの周期Ｔよ
り短かくなければならない。なぜなら反転周期Ｔ′の期
間は入力パルスＰＨＫ応答しないから、次のパルスが入
力するまでに反転周期Ｔ 、／が終了している必要があ
り、そのためにはＴ、’−Ｔ、のとき、■Ｂ３〉ｖＢ４
でなければならない。従ってこの条件を満たす定電流工
は Ｉ ｏ （−ルー−」２ｔｉ −旧・−（２）ただし
、 Ｅ＝ ｓｘｐ （−Ｆ−１ゴーコい）■・（２′）Ｒ となる。
り短かくなければならない。なぜなら反転周期Ｔ′の期
間は入力パルスＰＨＫ応答しないから、次のパルスが入
力するまでに反転周期Ｔ 、／が終了している必要があ
り、そのためにはＴ、’−Ｔ、のとき、■Ｂ３〉ｖＢ４
でなければならない。従ってこの条件を満たす定電流工
は Ｉ ｏ （−ルー−」２ｔｉ −旧・−（２）ただし
、 Ｅ＝ ｓｘｐ （−Ｆ−１ゴーコい）■・（２′）Ｒ となる。
従って、（１） 、 （２１式を満足する定電流工。で
最大のものを選べば充電動作の途中において反転周期Ｔ
、 ／を最大にすることができる。
最大のものを選べば充電動作の途中において反転周期Ｔ
、 ／を最大にすることができる。
例えは ＶＣ８＝ ９．ＯＶ 、 Ｒ＝ ３９ｋｆＬｊ
、 Ｃ＝ ４７０．Ｆｖ ｃ ＝ｖＴＨ＞ ＝ ６．
ＯＶで、Ｔ＝６μｓｅｃ 、 Ｔ ＝Ｂ４
３
４３声８８Ｃとなるよ５に、Ｖ
？ ３．５Ｖ 、 Ｖ２’−ｉ ２．５Ｖに遇んだ場
合には、 Ｉ（７６，９μＡ ・・・・・・・・・ （３）・
・・・・・（１）式より Ｉ（７３，４μ人 ・・・・・・・・・ （４）・
・・・・・（２）式より となるので、■。＝７３μ人に選定すれば、反転周期Ｔ
／を入力パルスＰＨの１周期終了直前まで延長すること
ができる。
、 Ｃ＝ ４７０．Ｆｖ ｃ ＝ｖＴＨ＞ ＝ ６．
ＯＶで、Ｔ＝６μｓｅｃ 、 Ｔ ＝Ｂ４
３
４３声８８Ｃとなるよ５に、Ｖ
？ ３．５Ｖ 、 Ｖ２’−ｉ ２．５Ｖに遇んだ場
合には、 Ｉ（７６，９μＡ ・・・・・・・・・ （３）・
・・・・・（１）式より Ｉ（７３，４μ人 ・・・・・・・・・ （４）・
・・・・・（２）式より となるので、■。＝７３μ人に選定すれば、反転周期Ｔ
／を入力パルスＰＨの１周期終了直前まで延長すること
ができる。
因みに１分流回路（２０）を設けない従来の回路入力し
てから２０μｓｅｃの間だけしか雑音除去効果を発揮し
ない。
てから２０μｓｅｃの間だけしか雑音除去効果を発揮し
ない。
以Ｆ四明したように、この発明は分流回路（２０）を設
けて出力パルスＰ。が得られてからの見掛は上の時定数
丁が大きくなるように制御したから時庁舷丁を従来より
も小さく選定することができる。
けて出力パルスＰ。が得られてからの見掛は上の時定数
丁が大きくなるように制御したから時庁舷丁を従来より
も小さく選定することができる。
これにより、所定の遅延時間Ｔ３を正確に得ることがで
きる。また、充電特性の立上りが急峻になるから、第１
及び第２の基準電圧Ｖ１． Ｖ２が若干変動したり、バ
ランいても遅延時間Ｔ、に対する影響が殆んどない。勿
論、第１及び第２の差動アンプ（６１、（７１のスレッ
ショルドレベルのバラツキによる影響も無視できる。
きる。また、充電特性の立上りが急峻になるから、第１
及び第２の基準電圧Ｖ１． Ｖ２が若干変動したり、バ
ランいても遅延時間Ｔ、に対する影響が殆んどない。勿
論、第１及び第２の差動アンプ（６１、（７１のスレッ
ショルドレベルのバラツキによる影響も無視できる。
そして、この発明では時定数丁を充分小さく選べるＫも
拘わらず反転周期Ｔ′を入力パルスＰＨの周ＭＴＫ近ず
けることができるので、外来ノイズによる誤作動が殆ん
どなく、外来雑音除去能力が極めて高い。
拘わらず反転周期Ｔ′を入力パルスＰＨの周ＭＴＫ近ず
けることができるので、外来ノイズによる誤作動が殆ん
どなく、外来雑音除去能力が極めて高い。
従って、この発明は入力パルスＰＨの周期Ｔよりも逼か
に短かな遅延時間Ｔ３を正確に得るようにするバースト
ゲートハルス形成回路に適用して極めて好適である。
に短かな遅延時間Ｔ３を正確に得るようにするバースト
ゲートハルス形成回路に適用して極めて好適である。
なお、上述の実施例で、第１の差動出力ｖ８の代りにア
ンドゲート（９）の出力、つまり出力パルスＰｏを利用
してスイッチング手段ＳＷを制御してもよい。
ンドゲート（９）の出力、つまり出力パルスＰｏを利用
してスイッチング手段ＳＷを制御してもよい。
第１回は従来の単安定マルチバイブレータの接続図、第
２図及び第３図はその動作畦間に供する波形図、第４図
はこの発明に係る単安定マルチノ（イブレータの一例を
示す接続図、第５図はその動作１１５？明図である。 （１）は差動アンプ、（２）はカレントミラーＥ司路、
（ｌＯ）は時定数回路、（５）はウインドーコンノ（レ
ータ、（２０）は分流回路である。 第２図 ！−４ ＴＪ ＴＪ 第３図
２図及び第３図はその動作畦間に供する波形図、第４図
はこの発明に係る単安定マルチノ（イブレータの一例を
示す接続図、第５図はその動作１１５？明図である。 （１）は差動アンプ、（２）はカレントミラーＥ司路、
（ｌＯ）は時定数回路、（５）はウインドーコンノ（レ
ータ、（２０）は分流回路である。 第２図 ！−４ ＴＪ ＴＪ 第３図
Claims (1)
- ウィンドーコンパレータを有した単安定マルチバイブレ
ータにおいて、その遅延時間を決める時定数回路に分流
回路を接続し、上記ウィンドーコンパレータの出力に関
連した信号で上記分流回路を制御することＫより、この
出方が得られたのちの上記時定数回路のみがけ上の時定
数を大きくするようにした単安定マルチバイブレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56191991A JPS5894226A (ja) | 1981-11-30 | 1981-11-30 | 単安定マルチバイブレ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56191991A JPS5894226A (ja) | 1981-11-30 | 1981-11-30 | 単安定マルチバイブレ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5894226A true JPS5894226A (ja) | 1983-06-04 |
Family
ID=16283794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56191991A Pending JPS5894226A (ja) | 1981-11-30 | 1981-11-30 | 単安定マルチバイブレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5894226A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05226981A (ja) * | 1990-11-21 | 1993-09-03 | Analogic Corp | 可変長高精度パルス発生器 |
-
1981
- 1981-11-30 JP JP56191991A patent/JPS5894226A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05226981A (ja) * | 1990-11-21 | 1993-09-03 | Analogic Corp | 可変長高精度パルス発生器 |
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