JPS5888899A - Ｒａｍ制御回路 - Google Patents
Ｒａｍ制御回路Info
- Publication number
- JPS5888899A JPS5888899A JP56187275A JP18727581A JPS5888899A JP S5888899 A JPS5888899 A JP S5888899A JP 56187275 A JP56187275 A JP 56187275A JP 18727581 A JP18727581 A JP 18727581A JP S5888899 A JPS5888899 A JP S5888899A
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- JP
- Japan
- Prior art keywords
- control
- word
- ram
- circuit
- address
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0763—Error or fault detection not based on redundancy by bit configuration check, e.g. of formats or tags
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
乙の発明はＲＡＭに記憶した制御情報により他の装置を
制−するＩＬＡＭ制−回路に関するものである。
制−するＩＬＡＭ制−回路に関するものである。
従来この種の製電として４！第１図に示すものがあった
０図において（１）はアドレスカウンタ、ｔ２Ｈｔ制＠
ＲＡＭ％（３）は被制御回路である。また、（４）−
２アドレスカウンタ（１１をカウント制御するクロック
信号、（５）は制御ＲＡＭ（２１に供給されるアドレス
線、（６）は被制御回路（３）に供給される制御データ
線である。
０図において（１）はアドレスカウンタ、ｔ２Ｈｔ制＠
ＲＡＭ％（３）は被制御回路である。また、（４）−
２アドレスカウンタ（１１をカウント制御するクロック
信号、（５）は制御ＲＡＭ（２１に供給されるアドレス
線、（６）は被制御回路（３）に供給される制御データ
線である。
ｔ＊ｊｌｌＡに制御ＲＡＭ（２１円のワード構成の例を
示し、アドレスｌからｎに対応して制御ワードｌ〃）ら
制御ワードｎが記憶された構成となって−Ａる。
示し、アドレスｌからｎに対応して制御ワードｌ〃）ら
制御ワードｎが記憶された構成となって−Ａる。
次に動作について説明する。アドレスカウンタ（１）は
クロック信号（４）によってＯからｎまでカウントシ、
その出力をアドレス線（５）を通して制御ＲＡＭ（２）
にアドレスとして供給する。制ｍ ＲＡＭ（２１４！与
えられたアドレス番こ対してｍビットの制−ワードを出
力し、制御データ！ｉ ＋６１を通じて被制御回路（３
）Ｇこ供給する。被制御回路（３）は七〇ｍ （ｌ Ｃ
Ｑビットの情報によって種々の制御をされる。アドレス
カウンタ（１）はｎまでカウントすると再びＯへ戻り、
以後周期的に上記の動作が繰り返される。
クロック信号（４）によってＯからｎまでカウントシ、
その出力をアドレス線（５）を通して制御ＲＡＭ（２）
にアドレスとして供給する。制ｍ ＲＡＭ（２１４！与
えられたアドレス番こ対してｍビットの制−ワードを出
力し、制御データ！ｉ ＋６１を通じて被制御回路（３
）Ｇこ供給する。被制御回路（３）は七〇ｍ （ｌ Ｃ
Ｑビットの情報によって種々の制御をされる。アドレス
カウンタ（１）はｎまでカウントすると再びＯへ戻り、
以後周期的に上記の動作が繰り返される。
従来の制御ｋＡＭの構成は、その設定した制御情報が制
御中に何らかの原因で変化した時、即ち情報に誤りが生
じた時にそれを検知する手段が付加されておらず、以後
誤った制御が繰り返されるという欠点があった。
御中に何らかの原因で変化した時、即ち情報に誤りが生
じた時にそれを検知する手段が付加されておらず、以後
誤った制御が繰り返されるという欠点があった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、ＲＡＭ制御回路に情報監視回路を
付加し、また制−ＲＡＭの構成をチェックワードも記憶
させる構成とすることによって、誤まった制御が繰り返
されることのないようにしたＲＡＭ制御回路を提供する
ことを目的としている。
めになされたもので、ＲＡＭ制御回路に情報監視回路を
付加し、また制−ＲＡＭの構成をチェックワードも記憶
させる構成とすることによって、誤まった制御が繰り返
されることのないようにしたＲＡＭ制御回路を提供する
ことを目的としている。
以下、この発明の一実薦例を図について説明する。ｊＩ
３図において、（１）〜（６）については第１図と同じ
である。（７）は制ｈ ＲＡＭ（２１η）ら続出された
制御ワードを順次加算する加算器であり、（９１ｓｚそ
の結果の出力信号、（８）はチェックワードが制−ＲＡ
Ｍ（２１から読み出された時出力信号（９）とそのチェ
ックワードとの一致を調べる比較回路、αｌはその結果
として出力される信号で、アラーム信号又はプロセッサ
への割込み信号として使用されるものである。
３図において、（１）〜（６）については第１図と同じ
である。（７）は制ｈ ＲＡＭ（２１η）ら続出された
制御ワードを順次加算する加算器であり、（９１ｓｚそ
の結果の出力信号、（８）はチェックワードが制−ＲＡ
Ｍ（２１から読み出された時出力信号（９）とそのチェ
ックワードとの一致を調べる比較回路、αｌはその結果
として出力される信号で、アラーム信号又はプロセッサ
への割込み信号として使用されるものである。
そして東は上記加算器（７）と比較回路（８）〃≧らな
り、制御ワードの情報に誤りが生じたか否〃）を飯視す
る情報監視回路を構成している。
り、制御ワードの情報に誤りが生じたか否〃）を飯視す
る情報監視回路を構成している。
第４図はとの製減で使用する制（ＩＫＩ ＲＡＭ（２１
内のワード構成の例を示したものである。第２図に比べ
てワード長を１ビツト付加し、このビットを制御ワード
かチェックワードの識別のために用いる。
内のワード構成の例を示したものである。第２図に比べ
てワード長を１ビツト付加し、このビットを制御ワード
かチェックワードの識別のために用いる。
また全制御ワードを加算しん結果をチェックワードとし
てひとつの番地に記憶しである。
てひとつの番地に記憶しである。
次にこの発明の動作について説明する。アドレスカウン
タ（１）ハクロック信号（４）に従ってカウントアツプ
し、アドレスが制御ＲＡＭ（２）に供給される。
タ（１）ハクロック信号（４）に従ってカウントアツプ
し、アドレスが制御ＲＡＭ（２）に供給される。
またこの制御データは加算器（７）にも入力され、その
出力信号（９）と加算される仁とによってそれ以前に積
算された値と加算される。このようにしてアドレスカウ
ンタ（１）がカウントアツプする毎に同様の動作が繰り
返され、加算器（７）は制−データの積算値を順次出力
していることになる。そしてアドレスカウンタ（１）の
出力であるアドレスが一周して、チェックワードが制御
ＩＬＡＭｔ２） ｊ＞ら読み出された時には、加算器（
７）の出力４ｍは全制御ワードの加算値が出力されてい
る番暮すである。チェックワードか読み出された時この
加算値とチェックワードとを比較回路（８）で比較を行
う。制ｇｇ ＲＡＭ（２１に予め記憶されたチェックワ
ードは全制御ワードを加算しに値であるので、その−周
期的に読み出され′た制御ワードの情報に誤りが生じて
いなければ出力信号叫は「一致」、誤りが生じていれば
「不一致」となる。もし出力信号（至）に「不一致」が
出力されに時は、この信号をアラームやプロセッサへの
割込みに利用することにより、被制御回路（３）が誤つ
に動作を継続することを防ぐことができる。
出力信号（９）と加算される仁とによってそれ以前に積
算された値と加算される。このようにしてアドレスカウ
ンタ（１）がカウントアツプする毎に同様の動作が繰り
返され、加算器（７）は制−データの積算値を順次出力
していることになる。そしてアドレスカウンタ（１）の
出力であるアドレスが一周して、チェックワードが制御
ＩＬＡＭｔ２） ｊ＞ら読み出された時には、加算器（
７）の出力４ｍは全制御ワードの加算値が出力されてい
る番暮すである。チェックワードか読み出された時この
加算値とチェックワードとを比較回路（８）で比較を行
う。制ｇｇ ＲＡＭ（２１に予め記憶されたチェックワ
ードは全制御ワードを加算しに値であるので、その−周
期的に読み出され′た制御ワードの情報に誤りが生じて
いなければ出力信号叫は「一致」、誤りが生じていれば
「不一致」となる。もし出力信号（至）に「不一致」が
出力されに時は、この信号をアラームやプロセッサへの
割込みに利用することにより、被制御回路（３）が誤つ
に動作を継続することを防ぐことができる。
以上のように、この発明によれば、ＩＬＡＭＲＡＭ制御
回路監視回路を付加し、ｔた制御ＩＬＡＭの構成をチェ
ックワードも記憶させる構成としたので、制御ＲＡＭか
ら絖み出される制御情報が予め設定した情報ρ）ら変化
したか否かを常に監視していることになり、装置の娯動
作を防ぐことができる効果がある。
回路監視回路を付加し、ｔた制御ＩＬＡＭの構成をチェ
ックワードも記憶させる構成としたので、制御ＲＡＭか
ら絖み出される制御情報が予め設定した情報ρ）ら変化
したか否かを常に監視していることになり、装置の娯動
作を防ぐことができる効果がある。
第１図は従来のｉＬＡＭＲＡＭ制御回路ック図、第２図
は従来の制＠） ＲＡＭのメモリ構成を示す図、第３図
はこの発明の一実腫例によるｉＬＡＭｌｆ１１１岬回路
のブロック図、第４図は１３３図で使用する制＠ ＳＬ
ＡＭのメモリ構成を示す図である０ （１）・・・アドレスカウンタ、（２）・・・制４４）
ｉＬＡＭ、 （３１・・・被制御回路、（４）・・・
クロック信号、（５）・・・アドレス信号、（６）・・
・データ信号、（７）・・・１算器、（８）・・・比較
器、（９）・・・一致信号、（６）・・・情報監視回路
。 なお図中、同一符号は同−又は相当部分を示す。 代 理 人 葛 野 信 −＼、
は従来の制＠） ＲＡＭのメモリ構成を示す図、第３図
はこの発明の一実腫例によるｉＬＡＭｌｆ１１１岬回路
のブロック図、第４図は１３３図で使用する制＠ ＳＬ
ＡＭのメモリ構成を示す図である０ （１）・・・アドレスカウンタ、（２）・・・制４４）
ｉＬＡＭ、 （３１・・・被制御回路、（４）・・・
クロック信号、（５）・・・アドレス信号、（６）・・
・データ信号、（７）・・・１算器、（８）・・・比較
器、（９）・・・一致信号、（６）・・・情報監視回路
。 なお図中、同一符号は同−又は相当部分を示す。 代 理 人 葛 野 信 −＼、
Claims (1)
- （１）被制御回路を制御するための制御ワードを記憶し
ている制＠ ＲＡＭと、クロック入力をカウントしその
出力を上記制−肌ＡＭにアドレス入力して鎖側＠） Ｒ
ＡＭから上記制御ワードを周期的に繰り返し読み出し上
記被制御回路を制御せしめるアドレスカウンタとを備え
たＩＬＡＭ制御回路において、上記制御ＲＡＭを上記複
数個の制御ワードをアドレス方向に加算したチェックワ
ードを記憶しているものとし、かつ鎖側＠ ＲＡＭから
の制御ワードを積算する加算器と、この加算器の出力と
上記制−ＲＡＭ〃）ら−周期に一回読み出されるチェッ
クワードとを比較し一致信号又は不一致信号を出力する
比較回路とからなり制御ワードに誤りが生じｆＳｌｖ）
否〃）を監視する情報監視回路を備えたことを特徴とす
ルｉＡＭｉｌＪ １１回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56187275A JPS5888899A (ja) | 1981-11-19 | 1981-11-19 | Ｒａｍ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56187275A JPS5888899A (ja) | 1981-11-19 | 1981-11-19 | Ｒａｍ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5888899A true JPS5888899A (ja) | 1983-05-27 |
Family
ID=16203138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56187275A Pending JPS5888899A (ja) | 1981-11-19 | 1981-11-19 | Ｒａｍ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5888899A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6344232A (ja) * | 1986-08-09 | 1988-02-25 | Meruko:Kk | デ−タの書込み読出し監視装置 |
| JPS63254548A (ja) * | 1987-03-23 | 1988-10-21 | ローベルト・ボツシユ・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツング | プログラムメモリのメモリセル内容の検査方法 |
-
1981
- 1981-11-19 JP JP56187275A patent/JPS5888899A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6344232A (ja) * | 1986-08-09 | 1988-02-25 | Meruko:Kk | デ−タの書込み読出し監視装置 |
| JPS63254548A (ja) * | 1987-03-23 | 1988-10-21 | ローベルト・ボツシユ・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツング | プログラムメモリのメモリセル内容の検査方法 |
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