JPS5887924A - 信号強度表示用信号発生装置 - Google Patents
信号強度表示用信号発生装置Info
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- JPS5887924A JPS5887924A JP18597481A JP18597481A JPS5887924A JP S5887924 A JPS5887924 A JP S5887924A JP 18597481 A JP18597481 A JP 18597481A JP 18597481 A JP18597481 A JP 18597481A JP S5887924 A JPS5887924 A JP S5887924A
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03J—TUNING RESONANT CIRCUITS; SELECTING RESONANT CIRCUITS
- H03J3/00—Continuous tuning
- H03J3/02—Details
- H03J3/12—Electrically-operated arrangements for indicating correct tuning
- H03J3/14—Visual indication, e.g. magic eye
Landscapes
- Circuits Of Receivers In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は信号強度表示用信号発生装置に関し、特にＦＭ
又はＡＭチー−す等の受信装置におけるシグナルメータ
駆動のための信号発生装置に関するものである。
又はＡＭチー−す等の受信装置におけるシグナルメータ
駆動のための信号発生装置に関するものである。
ＦＭ又はＡＭチー−すにおけるシグナルメータ駆動のた
めの信号強度表示用の信号発生装＃は、第１図に示す如
く複数段縦続接続されたＩＦ（中間周波）アンプ１〜３
の各段の出力全検波回路４〜６によりＡＭ検波した後、
これらを加算回［７にて加算合成し、シグナルメータ８
を駆動する構成である。
めの信号強度表示用の信号発生装＃は、第１図に示す如
く複数段縦続接続されたＩＦ（中間周波）アンプ１〜３
の各段の出力全検波回路４〜６によりＡＭ検波した後、
これらを加算回［７にて加算合成し、シグナルメータ８
を駆動する構成である。
第２図は第１図の回路の各部波形の入力レベル（対数軸
）に対する変化を示すものであり、最終段アンプ３は他
の前段アンプ１．２に比し入力レベルが小なるうちに飽
和するから、その検波出力Ｃは図Ｃに示すようにある入
力レベル以上に対しては一定レベルとなる。３段目アン
プ３の検波レベルが一定レベルになる入力レベル近傍か
ら２段目アンプ２の検波出力レベルが上昇し始めて図す
のようになる。初段アンプｌの検波レベルは図ａの如く
表わされる。よってこれら加算出力レベルは図ｄのよう
にほぼ入力レベルに比例したものとなり、メータ８の指
示値を対数目盛とすることにより略直線的に変化しかつ
弱入力から相当強入力まで表示することができる。
）に対する変化を示すものであり、最終段アンプ３は他
の前段アンプ１．２に比し入力レベルが小なるうちに飽
和するから、その検波出力Ｃは図Ｃに示すようにある入
力レベル以上に対しては一定レベルとなる。３段目アン
プ３の検波レベルが一定レベルになる入力レベル近傍か
ら２段目アンプ２の検波出力レベルが上昇し始めて図す
のようになる。初段アンプｌの検波レベルは図ａの如く
表わされる。よってこれら加算出力レベルは図ｄのよう
にほぼ入力レベルに比例したものとなり、メータ８の指
示値を対数目盛とすることにより略直線的に変化しかつ
弱入力から相当強入力まで表示することができる。
しかしこの方式では、アンプ１〜３の飽和領域すなわち
非直線領域を用いるために、半導体素子のバラツキや温
度変化に影響され易く、高精度化が困難である。また、
飽和した後の検波出力レベルを一定と見做しているが、
実際には多少の変動を伴っているので誤差がそれだけ増
大する原因ともなる。
非直線領域を用いるために、半導体素子のバラツキや温
度変化に影響され易く、高精度化が困難である。また、
飽和した後の検波出力レベルを一定と見做しているが、
実際には多少の変動を伴っているので誤差がそれだけ増
大する原因ともなる。
本発明の目的は広いダイナミックレンジを有し高精度に
て入力レベルの対数に比例した直流レベル出力を得て正
確な信号強度表示用の信号発生装置を提供することであ
る。
て入力レベルの対数に比例した直流レベル出力を得て正
確な信号強度表示用の信号発生装置を提供することであ
る。
本発明による信号強度表示用信号発生装置は、信号強度
表示されるべき入力信号が供給され外部制御信号により
利得が段階的に変化される外部制御型増幅手段を設け、
この増幅手段の出力レベル（検波レベル）が所定範囲外
になったことを検出して外部制御信号全変化させ、当該
出力レベルをこの所定範囲内になるように常に制御する
ようにし、この出力レベルを所定圧縮特性をもって圧縮
して前記外部制御信号とを加算合成してこれを信号強度
表示用信号とすることを特徴としている。
表示されるべき入力信号が供給され外部制御信号により
利得が段階的に変化される外部制御型増幅手段を設け、
この増幅手段の出力レベル（検波レベル）が所定範囲外
になったことを検出して外部制御信号全変化させ、当該
出力レベルをこの所定範囲内になるように常に制御する
ようにし、この出力レベルを所定圧縮特性をもって圧縮
して前記外部制御信号とを加算合成してこれを信号強度
表示用信号とすることを特徴としている。
以下に本発明につき図面により詳述する。
第３図は本発明の実施例の回路図であり、１０はチー−
すの信号ラインとは別に設けた利得制御型アンプであっ
て、例えば４段の可変利得アンプ１１〜１４の縦続接続
回路からなっている。そして、個個のアンプ１１〜１４
ばそれぞれディジタル的制御信号Ａ−Ｄにより、２段階
の利得を有するように構成される。例えば、Ａ−Ｄの制
御信号が論理１（以下高レベルと称す）のと＠（ＭＢで
あり、論理Ｏ（以下低レベルと称す）のと＠２０ｄＢと
する。従って、利得制御型アンプＩＯの全体の利得は、
制御信号Ａ〜Ｄの論理の組合せによシ、０ 、２０ 、
４０ 、６０ 。
すの信号ラインとは別に設けた利得制御型アンプであっ
て、例えば４段の可変利得アンプ１１〜１４の縦続接続
回路からなっている。そして、個個のアンプ１１〜１４
ばそれぞれディジタル的制御信号Ａ−Ｄにより、２段階
の利得を有するように構成される。例えば、Ａ−Ｄの制
御信号が論理１（以下高レベルと称す）のと＠（ＭＢで
あり、論理Ｏ（以下低レベルと称す）のと＠２０ｄＢと
する。従って、利得制御型アンプＩＯの全体の利得は、
制御信号Ａ〜Ｄの論理の組合せによシ、０ 、２０ 、
４０ 、６０ 。
８０ｄＢの５段階の利得を取り得ることになる。
このアンプ１０の出力はＡＭ検波回路２０により検波さ
れてＤＣレベルとなり、２つのレベル比較器３１ 、３
２よりなるいわゆるウィンドコンパレータ３゜に入力さ
れる。このコンパレータ３０の上下基準レ ３− ベル１ｄＶ１及びｖ２ （Ｖｔ ＞ Ｖ２ ）に設定さ
れており、検波回路２０の出力点Ｇにおける検波レベル
ｖＧがｖＧ〉ｖｌであれば、比較器３１の出力Ｅが高レ
ベルとなり、ＶＧ＜ｖｌであれば低レベルとなる。捷た
、ｖＧ＞ｖ２であれば、比較器３２の出力Ｆが高レベル
となり、ｖＧ＜Ｖ２であれば低レベルとなる。この関係
が第４図に示されており、（α）は入力信号ＩＮのレベ
ル対検波レベルＶＧとの関係’ｉ、（ｂ）及び（ｃ）は
コンパレータ３０の出力信号Ｅ 、 Ｆ全夫々示してい
る。尚、（ｄ）は後述する制御Ｎ路４０内の一致検出回
路４１の出力Ｉ（を示している。
れてＤＣレベルとなり、２つのレベル比較器３１ 、３
２よりなるいわゆるウィンドコンパレータ３゜に入力さ
れる。このコンパレータ３０の上下基準レ ３− ベル１ｄＶ１及びｖ２ （Ｖｔ ＞ Ｖ２ ）に設定さ
れており、検波回路２０の出力点Ｇにおける検波レベル
ｖＧがｖＧ〉ｖｌであれば、比較器３１の出力Ｅが高レ
ベルとなり、ＶＧ＜ｖｌであれば低レベルとなる。捷た
、ｖＧ＞ｖ２であれば、比較器３２の出力Ｆが高レベル
となり、ｖＧ＜Ｖ２であれば低レベルとなる。この関係
が第４図に示されており、（α）は入力信号ＩＮのレベ
ル対検波レベルＶＧとの関係’ｉ、（ｂ）及び（ｃ）は
コンパレータ３０の出力信号Ｅ 、 Ｆ全夫々示してい
る。尚、（ｄ）は後述する制御Ｎ路４０内の一致検出回
路４１の出力Ｉ（を示している。
制御回路４０は、ウィンドコンパレータ３ｏによるレベ
ル検出出力Ｅ、Ｆに基づいてアンプ１ｏの制御信号Ａ−
Ｄｉ変化せしめて、アンプ１ｏの検波出力■が常に基準
レベルＶ１とｖ２との間にあるように制御するためのも
のである。
ル検出出力Ｅ、Ｆに基づいてアンプ１ｏの制御信号Ａ−
Ｄｉ変化せしめて、アンプ１ｏの検波出力■が常に基準
レベルＶ１とｖ２との間にあるように制御するためのも
のである。
レベル検出出力Ｅ、Ｆは排他的論理和ゲートである一致
検出回路４１に入力され、その一致検出出力Ｈｆｄイン
バータ４２ヲ介してアンドゲート４４の１入力となる。
検出回路４１に入力され、その一致検出出力Ｈｆｄイン
バータ４２ヲ介してアンドゲート４４の１入力となる。
このゲート４４の個入力にはクロック ４−
パルス発生器４３からのクロックパルスが印加されてお
り、インバータ４２の出力が高レベルすなわちケート４
１の出力Ｈが低レベルの間だけクロックパルスを次段の
アンプダウンカウンタ４５へ送出する。
り、インバータ４２の出力が高レベルすなわちケート４
１の出力Ｈが低レベルの間だけクロックパルスを次段の
アンプダウンカウンタ４５へ送出する。
従って、第４図（ｄ）の波形からも判るようにアンプ１
０の検波出力レベル■Ｇが基準レベルＶ１とＶ２との範
囲外にあるときにのみクロック信号をカウンタ４５は計
数するものであり、その正逆方向の計数制御は信号Ｅに
より行われる。すなわち信号Ｅが高レベルのときアンプ
カウントとし、低レベルのときダウンカラントラなすよ
うに設定されている。
０の検波出力レベル■Ｇが基準レベルＶ１とＶ２との範
囲外にあるときにのみクロック信号をカウンタ４５は計
数するものであり、その正逆方向の計数制御は信号Ｅに
より行われる。すなわち信号Ｅが高レベルのときアンプ
カウントとし、低レベルのときダウンカラントラなすよ
うに設定されている。
カウンタ４５は、例えば３出力Ｉ 、 Ｊ 、 Ｋｉ有
しており、この３出力がデコーダ４６に印加されて２進
１０進変換される。このデコーダ４６のｒｌＪ 、 ｒ
２Ｊ 。
しており、この３出力がデコーダ４６に印加されて２進
１０進変換される。このデコーダ４６のｒｌＪ 、 ｒ
２Ｊ 。
「３」・「４」の４出力がオアゲート４７に印加され、
その出力がアンプ１４０制御信号りとなる。デコーダ４
６の「２」、「３」、「４」の３出力がオアゲート４８
に印加されその出力がアンプ１３０制御信号Ｃとなる。
その出力がアンプ１４０制御信号りとなる。デコーダ４
６の「２」、「３」、「４」の３出力がオアゲート４８
に印加されその出力がアンプ１３０制御信号Ｃとなる。
また、デコーダ４６の「３」、「４」の２出力がオアゲ
ート４９に入力されその出力がアンプ１２の制御信号Ｂ
となり、デコーダ４６の１４」出力が直接アンプ１１の
制御信号Ａとして用いられている。これら制御信号Ａ−
Ｉ）と、検波出力ＶＧの圧縮回路６０による圧縮出力Ｈ
とが加算器５０により加算合成されて、その出力りがレ
ベルメータ８の駆動出力となる。
ート４９に入力されその出力がアンプ１２の制御信号Ｂ
となり、デコーダ４６の１４」出力が直接アンプ１１の
制御信号Ａとして用いられている。これら制御信号Ａ−
Ｉ）と、検波出力ＶＧの圧縮回路６０による圧縮出力Ｈ
とが加算器５０により加算合成されて、その出力りがレ
ベルメータ８の駆動出力となる。
かかる構成において、制御信号Ａ−Ｄがすべて低レベル
にあってアンプ１１〜１４はすべて２０ ｄＢ利得にて
動作しているものとし、カウンタ４５及びデコーダ４６
共にリセットされているものとする。この時信号ＩＮが
入力されると、アンプ１０にて８０ ｄＢの利得にて増
幅され検波される。この検波レベルＶＧが基準レベルＶ
１より犬であれば、第４図に示す如くコンパレータ３０
の検出出力Ｅ、Ｆは共に高レベルとなり、ゲート４４が
開となってカウンタ４５ヘクロンクパルスが印加される
。このクロックパルスが１個入力されると、カウンタ出
力はアソプカウンＩｆなし、計数内容が１となる。よっ
てデコーダ４６の「０」出力高レベルから低レベルへ遷
移すると共に「ｌ」出力が低レベルから高レベルとなり
、他の出力は低レベルを維持する。よって、オアゲート
４７の出力りのみが高レベルに変化してアンプ１４の利
得が２０ ｄＢからＯｄＢとなり、全体の利得が８０ｄ
Ｂから６０ｄＢに減少して、検波レベル光は低下する。
にあってアンプ１１〜１４はすべて２０ ｄＢ利得にて
動作しているものとし、カウンタ４５及びデコーダ４６
共にリセットされているものとする。この時信号ＩＮが
入力されると、アンプ１０にて８０ ｄＢの利得にて増
幅され検波される。この検波レベルＶＧが基準レベルＶ
１より犬であれば、第４図に示す如くコンパレータ３０
の検出出力Ｅ、Ｆは共に高レベルとなり、ゲート４４が
開となってカウンタ４５ヘクロンクパルスが印加される
。このクロックパルスが１個入力されると、カウンタ出
力はアソプカウンＩｆなし、計数内容が１となる。よっ
てデコーダ４６の「０」出力高レベルから低レベルへ遷
移すると共に「ｌ」出力が低レベルから高レベルとなり
、他の出力は低レベルを維持する。よって、オアゲート
４７の出力りのみが高レベルに変化してアンプ１４の利
得が２０ ｄＢからＯｄＢとなり、全体の利得が８０ｄ
Ｂから６０ｄＢに減少して、検波レベル光は低下する。
こうして、検波レベルｖＧが基準レベル範囲（Ｖ。
〜Ｖ２）内に達すれば、検出出力Ｅ、Ｆが夫々低及び高
レベルとなるので、一致検出出力Ｈは高レベルとなって
ゲート４４を閉とする。その結果、制御信号Ａ〜Ｄｉ変
化を停止することになる。
レベルとなるので、一致検出出力Ｈは高レベルとなって
ゲート４４を閉とする。その結果、制御信号Ａ〜Ｄｉ変
化を停止することになる。
−力、検波レベル光が基準レベルＶ２以下にあれば、検
出出力Ｅ、Ｆは共に低レベルにあるからゲ−１−４４が
開となりクロックパルスをカウンタ４５へ送出する。こ
の時カウンタ４５はダウンカウントをなすから、その計
数内容が減少し、デコーダ４６の出力内容も減少する。
出出力Ｅ、Ｆは共に低レベルにあるからゲ−１−４４が
開となりクロックパルスをカウンタ４５へ送出する。こ
の時カウンタ４５はダウンカウントをなすから、その計
数内容が減少し、デコーダ４６の出力内容も減少する。
よって初段により近いアンプ利得ｆ２０ｄＢ上昇させて
全利得を上昇せしめる。
全利得を上昇せしめる。
この結果検波レベルｖＧが■１と■２との範囲になれば
クロック送出（徒停止される。ところで、基準電圧Ｖ、
、 Ｖ、、の設定は、検波レベルＶＧがレベルｖ１に
等しい時にアンプ１０の全利得１２０ｄＢ減じた時のレ
ベルＶ、をｖ２に設定してお（ことにより、利得が２０
ｄＢ変 ７− 化したとき、レベルＶＱが必らず基準レベル範囲（Ｖ１
〜ｖ２）内に位置することになる。尚、制御信号Ａ−Ｄ
がすべて低レベルであっても依然として検波レベルＶＧ
がレベル■２以下となる如き過小入力レベルの場合や、
またその逆に信号Ａ−Ｄがすべて高レベルであって検波
レベルｖＧがレベルＶ、以上トなる如き過大入力レベル
の場合に゛は、クロックがカウンタ４５へ印加されると
不都合であるためカウンタヘクロックが印加されないよ
うにするか、カウンタを停止するようにするのが良い。
クロック送出（徒停止される。ところで、基準電圧Ｖ、
、 Ｖ、、の設定は、検波レベルＶＧがレベルｖ１に
等しい時にアンプ１０の全利得１２０ｄＢ減じた時のレ
ベルＶ、をｖ２に設定してお（ことにより、利得が２０
ｄＢ変 ７− 化したとき、レベルＶＱが必らず基準レベル範囲（Ｖ１
〜ｖ２）内に位置することになる。尚、制御信号Ａ−Ｄ
がすべて低レベルであっても依然として検波レベルＶＧ
がレベル■２以下となる如き過小入力レベルの場合や、
またその逆に信号Ａ−Ｄがすべて高レベルであって検波
レベルｖＧがレベルＶ、以上トなる如き過大入力レベル
の場合に゛は、クロックがカウンタ４５へ印加されると
不都合であるためカウンタヘクロックが印加されないよ
うにするか、カウンタを停止するようにするのが良い。
第５図は入力信号ＩＮの変化に対する検波レベル充と各
信号Ｅ、Ｆ、Ａ−Ｄの波形を示すものであり、図（Ａ）
は入力レベル対加算器５０の出力りとの関係を示す。い
まここで、検波回路２０による検波出力ＶＧヲ圧縮回路
６０を介すことなく直接加算回路５００Å力として、外
部制御信号Ａ−Ｄと加算合成したと仮定すれば、第５図
（α）に示す如き立上りの変化量が犬なる波形（ＶＧ）
とステップ状制御信号Ａ−Ｄとが加算されるので、加算
出力りとしては、アンプ１１〜１４の各利得切換え点に
て折れ曲がりを ８− 有し完全な対数直線特性からはずれることになる。
信号Ｅ、Ｆ、Ａ−Ｄの波形を示すものであり、図（Ａ）
は入力レベル対加算器５０の出力りとの関係を示す。い
まここで、検波回路２０による検波出力ＶＧヲ圧縮回路
６０を介すことなく直接加算回路５００Å力として、外
部制御信号Ａ−Ｄと加算合成したと仮定すれば、第５図
（α）に示す如き立上りの変化量が犬なる波形（ＶＧ）
とステップ状制御信号Ａ−Ｄとが加算されるので、加算
出力りとしては、アンプ１１〜１４の各利得切換え点に
て折れ曲がりを ８− 有し完全な対数直線特性からはずれることになる。
そのために、ダイオード６１ｉ用いた簡易型圧縮回路６
０により、検波出力ＶＧを第６図に示すような圧縮特性
をもって圧縮することにより、入力対加算出力りとの関
係は第５図（ｈ）の如く極めて直線に近いものとなる。
０により、検波出力ＶＧを第６図に示すような圧縮特性
をもって圧縮することにより、入力対加算出力りとの関
係は第５図（ｈ）の如く極めて直線に近いものとなる。
尚、６２はバッファであり、ｖＬはダイオード６１のカ
ットオフバイアスを定める基準電圧である。圧縮回路６
０の入力レベルがｖｌ、以下のときはダイオード６１は
逆バイアスされているために出力には入力がそのまま現
われ、入力がＶＬより犬となると（ｖＬにはダイオード
６１の順方向不感電圧を含んでいる）、ダイオードに電
流が流れて入力は抵抗Ｒ１□、Ｒ１゜により分圧される
。かかる場合の入出力特性が第６図に示すものである。
ットオフバイアスを定める基準電圧である。圧縮回路６
０の入力レベルがｖｌ、以下のときはダイオード６１は
逆バイアスされているために出力には入力がそのまま現
われ、入力がＶＬより犬となると（ｖＬにはダイオード
６１の順方向不感電圧を含んでいる）、ダイオードに電
流が流れて入力は抵抗Ｒ１□、Ｒ１゜により分圧される
。かかる場合の入出力特性が第６図に示すものである。
点線は圧縮回路６０ヲ介さない場合のものである。実際
にはダイオードの順方向特性はオンとオフとが明確に区
別されるものではな（、曲線状に滑らかとなるため、第
５図（Ａ）に示す入出力特性も実際には極めて直線に近
いものとなる。助１路６０としては、高精度の対数圧縮
回路を用いても良いことは勿論である。
にはダイオードの順方向特性はオンとオフとが明確に区
別されるものではな（、曲線状に滑らかとなるため、第
５図（Ａ）に示す入出力特性も実際には極めて直線に近
いものとなる。助１路６０としては、高精度の対数圧縮
回路を用いても良いことは勿論である。
こうすることにより加算出力りは入力レベルＩＮの対数
に略比例した電圧レベルとなり、これをメータドライブ
として用いれは、対数軸に対し略直線的なシグナルメー
タ表示が可能となる。特に、制御信号Ａ−Ｄのレベルが
ステップ的に変化する点を、シグナルメータ表示の特定
点例えば２０ｄＢ 。
に略比例した電圧レベルとなり、これをメータドライブ
として用いれは、対数軸に対し略直線的なシグナルメー
タ表示が可能となる。特に、制御信号Ａ−Ｄのレベルが
ステップ的に変化する点を、シグナルメータ表示の特定
点例えば２０ｄＢ 。
４０ｄＢ 、 ６０ｄＢ等の点に設定すればメータ指示
全正確化することができる。また、利得の切換わる大き
さｆ２０ｄＢより更に小とすればより正確な直線性が得
られる。捷だ、アンプの縦続段数を更に増大すればより
広範囲のレベル表示が可能となる。
全正確化することができる。また、利得の切換わる大き
さｆ２０ｄＢより更に小とすればより正確な直線性が得
られる。捷だ、アンプの縦続段数を更に増大すればより
広範囲のレベル表示が可能となる。
第７図は可変利得アンプ１１〜１４の具体例であり、基
本的には増幅用トランジスタＱ１より成るトランジスタ
アンプである。抵抗Ｒ１，Ｒ２がベースバイアスを決定
しており、コンデンサＣ１ヲ介して入力信号がトランジ
スタＱ１のベースへ印加され、そのコレクタ出力がコン
デンサＣ２ヲ介して導出されている。そして、このアン
プ利得がエミッタ抵抗ＲＦ、とコレクタ抵抗Ｒｃとによ
り定まる。外部制御信号Ａがインバータ１００により反
転されて抵抗Ｒ３’に介してスイッチングトランジスタ
Ｑ２のベース入力となっており、このトランジスタＱ２
のコレクタ抵抗ＲＤが抵抗Ｒ９と並列接続されるか否か
により利得制御がなされることになる。
本的には増幅用トランジスタＱ１より成るトランジスタ
アンプである。抵抗Ｒ１，Ｒ２がベースバイアスを決定
しており、コンデンサＣ１ヲ介して入力信号がトランジ
スタＱ１のベースへ印加され、そのコレクタ出力がコン
デンサＣ２ヲ介して導出されている。そして、このアン
プ利得がエミッタ抵抗ＲＦ、とコレクタ抵抗Ｒｃとによ
り定まる。外部制御信号Ａがインバータ１００により反
転されて抵抗Ｒ３’に介してスイッチングトランジスタ
Ｑ２のベース入力となっており、このトランジスタＱ２
のコレクタ抵抗ＲＤが抵抗Ｒ９と並列接続されるか否か
により利得制御がなされることになる。
すなわち、制御信号Ａが高レベルであれば、トランジス
タＱ２はオフでありよってトランジスタＱ１のエミッタ
抵抗ＵＲＥのみとなってその利得はＲｃ／ＲＥとなる。
タＱ２はオフでありよってトランジスタＱ１のエミッタ
抵抗ＵＲＥのみとなってその利得はＲｃ／ＲＥとなる。
Ｒｃ＝ＲＥとしてＯｄＢとすることかでさる。
そして、制御信号Ａが低レベルであれば、トランジスタ
Ｑ２がオンとなり、トランジスタＱ１のエミッタ抵抗は
、ＲｌＲＤとなってその利得はＲｃ／Ｒ１ＲＤとなるか
らこれを２０ｄＢとすることかでさる。
Ｑ２がオンとなり、トランジスタＱ１のエミッタ抵抗は
、ＲｌＲＤとなってその利得はＲｃ／Ｒ１ＲＤとなるか
らこれを２０ｄＢとすることかでさる。
第８図は可変利得アンプ１１〜１４の他の具体例であり
、第７図と同等部分は同一符号により示されている。本
例ではトランジスタＱ１のベース入力レベルをスイッチ
ングトランジスタＱ２のオン動作により減衰せしめるよ
うにしたものである。制御信号Ａが高レベルであれば、
トランジスタＱ２がオンとなり入力信号レベルが減衰し
て利得ｆｏｄＢとし、１１− 制御信号Ａが低レベルであれば、トランジスタＱ２がオ
フとなり、利得はＲ６／ ＲＥとなるからこれを２０ｄ
Ｂとすればよい。
、第７図と同等部分は同一符号により示されている。本
例ではトランジスタＱ１のベース入力レベルをスイッチ
ングトランジスタＱ２のオン動作により減衰せしめるよ
うにしたものである。制御信号Ａが高レベルであれば、
トランジスタＱ２がオンとなり入力信号レベルが減衰し
て利得ｆｏｄＢとし、１１− 制御信号Ａが低レベルであれば、トランジスタＱ２がオ
フとなり、利得はＲ６／ ＲＥとなるからこれを２０ｄ
Ｂとすればよい。
こうすることにより、広いダイナミックレンジに亘って
高精度で入力信号レベルの対数値に対して比例した出力
信号を得ることがでさる利点がある。信号を扱う部分で
は飽和等による能動素子の非直線的な動作は何等利用し
ていないので、半導体素子のバラツキや温度変化に対し
て影響を受けず高精度となる。
高精度で入力信号レベルの対数値に対して比例した出力
信号を得ることがでさる利点がある。信号を扱う部分で
は飽和等による能動素子の非直線的な動作は何等利用し
ていないので、半導体素子のバラツキや温度変化に対し
て影響を受けず高精度となる。
第１図は従来のシグナルメータ駆動信号発生回路を示す
図、第２図は第１図の回路の入出力特性図、第３図は本
発明の実施例の回路図、第４図。 第５図及び第６図は第３図の回路の各部動作波形図、第
７図及び第８図は第３図の可変利得アンプの具体例を夫
々示す図である。 主要部分の符号の説明 ｌＯ・・・利得制御型アンプ ２０・・・検波回路
３０・・・ウィンドコンパレータ ー１２＝ ４０・・・制御信号発生回路 ５０・・・加算合成
回路６０・・・圧縮回路 出願人 パイオニア株式会社 代理人 弁理士 藤 村元 彦
図、第２図は第１図の回路の入出力特性図、第３図は本
発明の実施例の回路図、第４図。 第５図及び第６図は第３図の回路の各部動作波形図、第
７図及び第８図は第３図の可変利得アンプの具体例を夫
々示す図である。 主要部分の符号の説明 ｌＯ・・・利得制御型アンプ ２０・・・検波回路
３０・・・ウィンドコンパレータ ー１２＝ ４０・・・制御信号発生回路 ５０・・・加算合成
回路６０・・・圧縮回路 出願人 パイオニア株式会社 代理人 弁理士 藤 村元 彦
Claims (1)
- 信号強度が表示されるべき入力信号が供給され外部制御
信号により利得が段階的に制御される利得制御型増幅手
段と、前記利得制御型増幅手段の出力レベルが所定範囲
外にあるときに検出信号を発生する手段と、前記検出信
号に基づいて、前記出力レベルが前記所定範囲内になる
ように前記外部制御信号を変化せしめる制御信号発生手
段と、前記出力レベル全所定特性をもって圧縮する手段
と、この圧縮出力と前記外部制御信号とを合成して信号
強度表示用信号を発生する合成手段とを含むことを特徴
とする信号強度表示用信号発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18597481A JPS5887924A (ja) | 1981-11-19 | 1981-11-19 | 信号強度表示用信号発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18597481A JPS5887924A (ja) | 1981-11-19 | 1981-11-19 | 信号強度表示用信号発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5887924A true JPS5887924A (ja) | 1983-05-25 |
Family
ID=16180128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18597481A Pending JPS5887924A (ja) | 1981-11-19 | 1981-11-19 | 信号強度表示用信号発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5887924A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62117849U (ja) * | 1986-01-17 | 1987-07-27 | ||
| JPS63206027A (ja) * | 1987-02-21 | 1988-08-25 | Nec Corp | 受信入力監視回路 |
| JPH0766744A (ja) * | 1993-08-30 | 1995-03-10 | Nec Corp | 電界検出回路 |
| US9807529B2 (en) | 2015-10-19 | 2017-10-31 | Kabushiki Kaisha Audio-Technica | Wireless receiver |
-
1981
- 1981-11-19 JP JP18597481A patent/JPS5887924A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62117849U (ja) * | 1986-01-17 | 1987-07-27 | ||
| JPH0349480Y2 (ja) * | 1986-01-17 | 1991-10-22 | ||
| JPS63206027A (ja) * | 1987-02-21 | 1988-08-25 | Nec Corp | 受信入力監視回路 |
| JPH0766744A (ja) * | 1993-08-30 | 1995-03-10 | Nec Corp | 電界検出回路 |
| US9807529B2 (en) | 2015-10-19 | 2017-10-31 | Kabushiki Kaisha Audio-Technica | Wireless receiver |
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