JPS5887613A - 入出力制御方式 - Google Patents
入出力制御方式Info
- Publication number
- JPS5887613A JPS5887613A JP56185394A JP18539481A JPS5887613A JP S5887613 A JPS5887613 A JP S5887613A JP 56185394 A JP56185394 A JP 56185394A JP 18539481 A JP18539481 A JP 18539481A JP S5887613 A JPS5887613 A JP S5887613A
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- JP
- Japan
- Prior art keywords
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- output
- memory
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電子計算機の入出力制御方式、特にマイクロプ
ロセクーｔｔ’用いた入出力制御機構の制御方式におい
て、処理能力の向上な図ったものでおる。
ロセクーｔｔ’用いた入出力制御機構の制御方式におい
て、処理能力の向上な図ったものでおる。
従来、マイクロプロセッサを用いた入出力制御機構では
、処理装置からの入出力命令の情報を、一旦ＩＪＭＡ（
ダイレクト・メモリ・アクセス）転送にて、人出カ制御
１１機構中のメインメモリへ格納した後、ある一定の時
間間隔で、マイクロプログラムが、そのエリアヶすべて
検索して、入出力命令情報かめれば、所定の処ｍｖ行っ
ていた。この場合、未処理のエリアに、さらに情報が格
納されると、前の情報が消滅する欠点と、入出力命令の
情報エリアを必す、全部検索するための時間が大きいと
いう欠点とがめった。
、処理装置からの入出力命令の情報を、一旦ＩＪＭＡ（
ダイレクト・メモリ・アクセス）転送にて、人出カ制御
１１機構中のメインメモリへ格納した後、ある一定の時
間間隔で、マイクロプログラムが、そのエリアヶすべて
検索して、入出力命令情報かめれば、所定の処ｍｖ行っ
ていた。この場合、未処理のエリアに、さらに情報が格
納されると、前の情報が消滅する欠点と、入出力命令の
情報エリアを必す、全部検索するための時間が大きいと
いう欠点とがめった。
本発明の目的とするところは、上記の如き従来の問題点
を除去するものでるり、入出力命令発行回数の増加に対
しても、処理を行なうことができるマイクロプロセッサ
制御の人出力制御方式馨提供することにおる。
を除去するものでるり、入出力命令発行回数の増加に対
しても、処理を行なうことができるマイクロプロセッサ
制御の人出力制御方式馨提供することにおる。
本発明の％黴とするところは、通常、入出力装置の入出
力命令の発行間隔は、入出力装置の動作速度により、−
延時間以上に１ｆｆｌＪ限ざするため、マイクロプロセ
ッサのＤＭＡ処理な使用すれば、入出力命令のある程１
１’ｔでの発行回数では、マイクロプロセッサの処理能
力が低下しないこと、および、入出力命令の情報をもｎ
ｙｚ ＜記憶しておくことに着目し、＆ひ順次入出力
命令処ｍｖ行うことを可能にしたことでおる。
力命令の発行間隔は、入出力装置の動作速度により、−
延時間以上に１ｆｆｌＪ限ざするため、マイクロプロセ
ッサのＤＭＡ処理な使用すれば、入出力命令のある程１
１’ｔでの発行回数では、マイクロプロセッサの処理能
力が低下しないこと、および、入出力命令の情報をもｎ
ｙｚ ＜記憶しておくことに着目し、＆ひ順次入出力
命令処ｍｖ行うことを可能にしたことでおる。
次に本発明の一実施例につき図面を用いて詳細に説明す
る。
る。
第１図は本発明の一実施例である入出力制御方式の構成
図である。
図である。
処１ｉｆｔ１かも入出力インタフェースバス２として、
データ線５、命令線４、機器アドレスＩＮＳが出ている
。入出力制御機構６には、共通バス７があり、これに、
マイクロプロセッサ８と、命令線４に接Ｗｔ、されてい
る入出力命令情報レジスタ９と、データ＠３に接続され
ている出力データ情報レジスタ１０と、メモリ１１と、
メモリ１１の格納アドレスを指示する、格納ポインタレ
ジスタ１２と、処理アドレスを指示する、処理ポインタ
レジスタ１３と、入出力制ａｇａｉ４に接続されている
入出力制御回路１５とが接続されている。また、入出力
制御機構６には、機器アドレスｌ＃ｉ５のデータなデコ
ードする、アドレスデコード励＠１６があり、その出方
は、命令線４と接続されている命令転送判別（ロ）路１
７と、出力データ情報レジスタ１０リセツト入力となり
、命令転送判別回路１７の出力は、入出力命令情報レジ
スタ９のセット入力となるとともに、ＤＭＡ制御回路１
８に入力される。ざらに、アドレスデコード回路１６の
出力は、ＤＭＡ制御回路１８に入力され、それとマイク
ロプロセッサ８との間は、ＤＭＡ費求線１９とＤＭＡ受
付線２０とで接続されている。またＤＭＡ制御ｔｇＪ路
１８の出力は、入出力命令情報レジスタ９の内容と、出
力データ情報レジスタ１０の内容とを、共通バス７に出
力するため、これらの２つのレジスタに入力され、ざら
に格納ポインタの更新のため、格納ポインタレジスタ１
２へ入力されるとともに、書き込み信号線として、メモ
リ１１へ入力される。
データ線５、命令線４、機器アドレスＩＮＳが出ている
。入出力制御機構６には、共通バス７があり、これに、
マイクロプロセッサ８と、命令線４に接Ｗｔ、されてい
る入出力命令情報レジスタ９と、データ＠３に接続され
ている出力データ情報レジスタ１０と、メモリ１１と、
メモリ１１の格納アドレスを指示する、格納ポインタレ
ジスタ１２と、処理アドレスを指示する、処理ポインタ
レジスタ１３と、入出力制ａｇａｉ４に接続されている
入出力制御回路１５とが接続されている。また、入出力
制御機構６には、機器アドレスｌ＃ｉ５のデータなデコ
ードする、アドレスデコード励＠１６があり、その出方
は、命令線４と接続されている命令転送判別（ロ）路１
７と、出力データ情報レジスタ１０リセツト入力となり
、命令転送判別回路１７の出力は、入出力命令情報レジ
スタ９のセット入力となるとともに、ＤＭＡ制御回路１
８に入力される。ざらに、アドレスデコード回路１６の
出力は、ＤＭＡ制御回路１８に入力され、それとマイク
ロプロセッサ８との間は、ＤＭＡ費求線１９とＤＭＡ受
付線２０とで接続されている。またＤＭＡ制御ｔｇＪ路
１８の出力は、入出力命令情報レジスタ９の内容と、出
力データ情報レジスタ１０の内容とを、共通バス７に出
力するため、これらの２つのレジスタに入力され、ざら
に格納ポインタの更新のため、格納ポインタレジスタ１
２へ入力されるとともに、書き込み信号線として、メモ
リ１１へ入力される。
格納ポインタレジスタ１２、処理ポインタレジスタ１３
の出力は、ともに１メモリ１１へ出力される。マイクロ
プロセッサ８には、タイマｈ路２１が接続されている。
の出力は、ともに１メモリ１１へ出力される。マイクロ
プロセッサ８には、タイマｈ路２１が接続されている。
＃！２図は、前記メモリのメモリマツプ図で、ガを自然
数とした時、４ｎと（４１Ｌ＋１）ｅ地は、入出力命令
情報格納エリア２２で、（４％＋２）と（４’Ｌ−）−
３）番地は、出力データ情報格納エリア２６でおる。こ
れら２つのエリアが必要数連続して配１１されている。
数とした時、４ｎと（４１Ｌ＋１）ｅ地は、入出力命令
情報格納エリア２２で、（４％＋２）と（４’Ｌ−）−
３）番地は、出力データ情報格納エリア２６でおる。こ
れら２つのエリアが必要数連続して配１１されている。
第５図は、前記入出力命令情報格納エリア２２と出力デ
ータ情報格納エリア２３とが、−固りとなって、格納ポ
インタの示す番地から、４ケ所に格納され、処理ポイン
タの示す番地から４ケ所が処理されることを示し、これ
ら２ケのポインタが反時計回りに回転して、リングを形
成していることを示す。
ータ情報格納エリア２３とが、−固りとなって、格納ポ
インタの示す番地から、４ケ所に格納され、処理ポイン
タの示す番地から４ケ所が処理されることを示し、これ
ら２ケのポインタが反時計回りに回転して、リングを形
成していることを示す。
処理装ｆ１１１は入出力制御機ｓ６を介して、入出力装
置１１４との間で、データの転送を行う。マイクロプロ
セッサ８は、メモリ１１に内蔵されたマイクロプログラ
ムを実行し、入出力＠ ＠ １４の制御ｔ、入出力制御
回路１５を経由して行う。
置１１４との間で、データの転送を行う。マイクロプロ
セッサ８は、メモリ１１に内蔵されたマイクロプログラ
ムを実行し、入出力＠ ＠ １４の制御ｔ、入出力制御
回路１５を経由して行う。
処理＠１１１から発行された入出力命令は、アドレスデ
コードＮ路１６で、入出力制御機構６に対して発行され
たものであることを確認し、さらに命令転送判別−路１
７にて、入出力命令情報な転送すべきであることを判定
し、その出力で、入出力命令情報レジスタ９に、命令線
４のデータを格納する。また、アドレスデコード回路１
６の出力で、データ線３のデータを出力データ情報レジ
スタ１０に格納するとともｙ（１ＤＭＡ制御回路１８、
ＤＭＡ要求線１９？Ｌ’通して、マイクロプロセッサ８
にＤＭＡ要求をする。これＫより、ｖ（クロプロセッサ
８が共通バスから切り離すれた後、マイクロプロセッサ
８はｌ）ＭＡ受付線２０ ｖ通して、ＤＭＡ受付ｙＤＭ
Ａ制御回路１６に知らせる。この状態で、ＤＭＡ制ａｂ
路１８からの出力により、格納ポインタレジスタ１２な
更新しながら、それにより、メモリ１１のアドレスを指
定し、入出力命令情報レジスタ９の内容と、出力データ
情報レジスタ１０の内容とが、共通バス７へ出力され、
さらに、メモリの入出力命令情報格納エリア２２と出力
データ情報格納エリア２５とに格納される。
コードＮ路１６で、入出力制御機構６に対して発行され
たものであることを確認し、さらに命令転送判別−路１
７にて、入出力命令情報な転送すべきであることを判定
し、その出力で、入出力命令情報レジスタ９に、命令線
４のデータを格納する。また、アドレスデコード回路１
６の出力で、データ線３のデータを出力データ情報レジ
スタ１０に格納するとともｙ（１ＤＭＡ制御回路１８、
ＤＭＡ要求線１９？Ｌ’通して、マイクロプロセッサ８
にＤＭＡ要求をする。これＫより、ｖ（クロプロセッサ
８が共通バスから切り離すれた後、マイクロプロセッサ
８はｌ）ＭＡ受付線２０ ｖ通して、ＤＭＡ受付ｙＤＭ
Ａ制御回路１６に知らせる。この状態で、ＤＭＡ制ａｂ
路１８からの出力により、格納ポインタレジスタ１２な
更新しながら、それにより、メモリ１１のアドレスを指
定し、入出力命令情報レジスタ９の内容と、出力データ
情報レジスタ１０の内容とが、共通バス７へ出力され、
さらに、メモリの入出力命令情報格納エリア２２と出力
データ情報格納エリア２５とに格納される。
ＤＭＡ転送が終了すると、ＤＭＡ制御回路１８より、Ｄ
ＭＡ費求線１９を通して、ＤＭＡ要求かリセットされ、
ＤＭＡ受付＠ｔ８を通して、ＤＭＡ受付がリセットされ
るとともに、マイクロプロセッサ８は、共通バス７に接
続され、非Ｌ）ＭＡの状態に戻る。その後、タイマ１略
２１から、マイクロプロセッサ８に割込みがかかると、
マイクロプログラムにより、処理ポインタレジメｐ１５
の示すメモリ１１０番地から、入出力命令情報格納エリ
ア２２と出力データ情報格納エリア２３な、処理ポイン
タレジスタ１５の内容を更新しながら検索し、入出力命
令情報と出力データ情報とにより示される所定の動作を
行なう。
ＭＡ費求線１９を通して、ＤＭＡ要求かリセットされ、
ＤＭＡ受付＠ｔ８を通して、ＤＭＡ受付がリセットされ
るとともに、マイクロプロセッサ８は、共通バス７に接
続され、非Ｌ）ＭＡの状態に戻る。その後、タイマ１略
２１から、マイクロプロセッサ８に割込みがかかると、
マイクロプログラムにより、処理ポインタレジメｐ１５
の示すメモリ１１０番地から、入出力命令情報格納エリ
ア２２と出力データ情報格納エリア２３な、処理ポイン
タレジスタ１５の内容を更新しながら検索し、入出力命
令情報と出力データ情報とにより示される所定の動作を
行なう。
本実施例によれば、発行頻度が大きい入出力命令でも、
すべてメモリ１１中に、その情報が転送されるため、メ
モリ１１の中の、入出力命令情報格納エリア２２と出力
データ格納エリア２５の数な増加させれｄ、すべての入
出力命令′ｔｔＩｔ１次、もれなく実行することができ
るという効果な有する。
すべてメモリ１１中に、その情報が転送されるため、メ
モリ１１の中の、入出力命令情報格納エリア２２と出力
データ格納エリア２５の数な増加させれｄ、すべての入
出力命令′ｔｔＩｔ１次、もれなく実行することができ
るという効果な有する。
以上述べた如きＩＦ５成であるから本発明に６たっては
、次の如き効果が得られる。
、次の如き効果が得られる。
ｔ 入出力命令情報と出力データ情報とを、入出力制御
機構内のメモリへ、発行順にＤＭＡ転送するため、メモ
リの容量Ｙニアも力箋しめ、大きく取っておくことによ
り、入出力命令の古いものが、処理された〜１うちに、
消滅することがなく、順次入出力命令の処理か可能とな
る。
機構内のメモリへ、発行順にＤＭＡ転送するため、メモ
リの容量Ｙニアも力箋しめ、大きく取っておくことによ
り、入出力命令の古いものが、処理された〜１うちに、
消滅することがなく、順次入出力命令の処理か可能とな
る。
２ メモリのエリアをすべて検索する必要カ）なく、処
理ポインタに従って検索すｒはよく、処理能力が向上す
る。
理ポインタに従って検索すｒはよく、処理能力が向上す
る。
ｇＦ８１図は、本発明の一実施例でゐる入出力方式のｌ
ｌＩ成図、 第２−は、本発明の一実施例でおる入出力方式の中のメ
モリのマツプ図、 ｗ４３図は、入出力命令情報格納エリアと出力データ情
報格納エリアのポインタの進み方を示す状態図である。 １・・・処理＠置 ２・・・入出力インタフェースノ（ス ６・・・入出力制御機構 ７・・・共通）くス８・・
・マイクロプロセッサ ９・・・入出力命令情報レジスタ １０・・・出力データ情報レジスタ １１・・・メモリ １２・・・格納ポインタレジスタ 。 ２２・・・入出力命令情報格納エリア ２５・・・出力データ情報格納エリア 代理人弁理士 薄 １）利 辛 乙グＩ・・（
ｌＩ成図、 第２−は、本発明の一実施例でおる入出力方式の中のメ
モリのマツプ図、 ｗ４３図は、入出力命令情報格納エリアと出力データ情
報格納エリアのポインタの進み方を示す状態図である。 １・・・処理＠置 ２・・・入出力インタフェースノ（ス ６・・・入出力制御機構 ７・・・共通）くス８・・
・マイクロプロセッサ ９・・・入出力命令情報レジスタ １０・・・出力データ情報レジスタ １１・・・メモリ １２・・・格納ポインタレジスタ 。 ２２・・・入出力命令情報格納エリア ２５・・・出力データ情報格納エリア 代理人弁理士 薄 １）利 辛 乙グＩ・・（
Claims (1)
- ｔ 電子計算機における処理＠置の入出力インク７エー
スバスに接続し、入出力＃ｅ置の内部動作を制御するマ
イクロプロセッサと、マイクロプログラムな内蔵したメ
モリとを具備した、入出力制御機構において、前記処理
装置から前記入出力制御機構に入出力命令を発行した時
、１記入出力インタフェースパスより、入出力命令情報
を受は取るレジスタの内容と、出力データ情＠を受は取
るレジスタの内容とを、前記メモリの、入出力命令情報
格納エリアと、出力データ情報格納エリアとにそれぞれ
転送すべきか否かｔ判定する命令転送判定回路と、その
転送番地を指定する格納ポインタレジスタと、転送動作
を制御する、前記マイクロプロセッサのダイレクト・メ
モリφアクセス制御−路と、メ％ｊＪの前記入出力命令
情報格納エリアと前記出力データ情報格納エリアとの処
理番−を指示する、処理ポインタレジスタと、前記マイ
クロプロセッサに対して、一定時間毎に割込みを発生さ
せるタイマ回路とからなり、前記割込み発生時に、前記
マイクロプログラムが、マイクロプロセッサにより、処
理ポインタレジスタので指示されるメモリの番地の内容
を検索し、入出力命令情報と、出力データ情報とＫより
示される所定の動作な行うことを特徴とする入出力制御
方式。 。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56185394A JPS5887613A (ja) | 1981-11-20 | 1981-11-20 | 入出力制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56185394A JPS5887613A (ja) | 1981-11-20 | 1981-11-20 | 入出力制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5887613A true JPS5887613A (ja) | 1983-05-25 |
Family
ID=16170036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56185394A Pending JPS5887613A (ja) | 1981-11-20 | 1981-11-20 | 入出力制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5887613A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2574960A1 (fr) * | 1984-12-19 | 1986-06-20 | Gradient | Module d'echanges de donnees entre des processeurs de traitement relies a ce module par un bus global et une unite peripherique reliee a ce module |
| JPS62260263A (ja) * | 1986-05-07 | 1987-11-12 | Fujitsu Ltd | マルチプロセツサによるプログラム制御方式 |
-
1981
- 1981-11-20 JP JP56185394A patent/JPS5887613A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2574960A1 (fr) * | 1984-12-19 | 1986-06-20 | Gradient | Module d'echanges de donnees entre des processeurs de traitement relies a ce module par un bus global et une unite peripherique reliee a ce module |
| JPS62260263A (ja) * | 1986-05-07 | 1987-11-12 | Fujitsu Ltd | マルチプロセツサによるプログラム制御方式 |
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