JPS5886738A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5886738A JPS5886738A JP56186019A JP18601981A JPS5886738A JP S5886738 A JPS5886738 A JP S5886738A JP 56186019 A JP56186019 A JP 56186019A JP 18601981 A JP18601981 A JP 18601981A JP S5886738 A JPS5886738 A JP S5886738A
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- JP
- Japan
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- layer
- semiconductor device
- test
- stages
- multilayer structure
- Prior art date
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- Pending
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
- H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、多層構造を有する三次元回１１１８素子に
おいて、各層及び全体を容易に試験することができる半
導体装置に関するものである。
おいて、各層及び全体を容易に試験することができる半
導体装置に関するものである。
通常製造される半導体装置は、クエハ状態で６チツプ毎
にチップ上の測定電極上をプローブ（＋’２針）により
接触し、試験装置と接続して電気信号を入力し、その応
答として回路素子の出力信号を検出し、その良否を判定
している。
にチップ上の測定電極上をプローブ（＋’２針）により
接触し、試験装置と接続して電気信号を入力し、その応
答として回路素子の出力信号を検出し、その良否を判定
している。
しかしながら高集積化され多層化された三次元回路素子
ＫＦｉ、表面の電極群では充分な試験を竹うことは不可
能である。
ＫＦｉ、表面の電極群では充分な試験を竹うことは不可
能である。
この発明は上記のような点ＶＣ＠み、多層構造の三次元
回路素子において各層毎に電極を設は電極部分を露出す
べく各層を段階的に小さくしてピラミッド構造とするこ
とにより、各層を順次試験すること、及び全体の機能を
同時に試験することができる様にした半導体装置を提供
することを目的としている。
回路素子において各層毎に電極を設は電極部分を露出す
べく各層を段階的に小さくしてピラミッド構造とするこ
とにより、各層を順次試験すること、及び全体の機能を
同時に試験することができる様にした半導体装置を提供
することを目的としている。
以下、この発明の一実施例を図について説明する。
第１図は一例として４層構造を有する三次元素子を示し
た上面図で、各層Ｉｌｌ〜１４）を各種半導体製造プロ
セスにより回路素子が形成された半導体単結晶層（エピ
タキシャル層も含む）で構成し、これら各層の面積を段
階的に小さくし、絶縁層（５）を介して多層構造とする
と共に、各層の露出表面に測定を極（ｌａ）〜Ｃ４＆）
を設けている。第２図はオ゛１図の三次元回路素子の試
験装置との関係を示す説明図で、試験装置（６）にリレ
ースイッチ（７）を介して接続されたプローブ（８）が
測定電極（１ａ ）〜（４ａ）に接触している。
た上面図で、各層Ｉｌｌ〜１４）を各種半導体製造プロ
セスにより回路素子が形成された半導体単結晶層（エピ
タキシャル層も含む）で構成し、これら各層の面積を段
階的に小さくし、絶縁層（５）を介して多層構造とする
と共に、各層の露出表面に測定を極（ｌａ）〜Ｃ４＆）
を設けている。第２図はオ゛１図の三次元回路素子の試
験装置との関係を示す説明図で、試験装置（６）にリレ
ースイッチ（７）を介して接続されたプローブ（８）が
測定電極（１ａ ）〜（４ａ）に接触している。
なおオ１層基板ＩＩ＋は通常数百μｍ の厚さを持つが
、第２胸以降１２１ 、１３１ 、 ＋４１は数ｐｍの
厚さである。したがって各層の測定電極（ｌａ）〜（４
ａ）に接噛するプローブの高さの違いは小さい。
、第２胸以降１２１ 、１３１ 、 ＋４１は数ｐｍの
厚さである。したがって各層の測定電極（ｌａ）〜（４
ａ）に接噛するプローブの高さの違いは小さい。
このように多層構造を有する三次元回路素子をピラミッ
ド構造として各層１１１〜（４１の一出表面に測定電極
（ｌａ）〜（４ａ）を形成しているの℃ウェハ状態で各
キップ毎に金電極をプロービングすることができ、また
各層毎に試験する場合は被試験層以外にプロービングし
ているプローブをリレースイッチ（））によって試験装
置ｆ Ｆｆｌ＋から）［気的［切離すことが可能である
。
ド構造として各層１１１〜（４１の一出表面に測定電極
（ｌａ）〜（４ａ）を形成しているの℃ウェハ状態で各
キップ毎に金電極をプロービングすることができ、また
各層毎に試験する場合は被試験層以外にプロービングし
ているプローブをリレースイッチ（））によって試験装
置ｆ Ｆｆｌ＋から）［気的［切離すことが可能である
。
またクエハで試験した後に各チップに切断する１余に、
一点鎖線で示す部分で切断し組立てを行い、上面の電極
部のみリード線接続を行っても問題はない。
一点鎖線で示す部分で切断し組立てを行い、上面の電極
部のみリード線接続を行っても問題はない。
以上のように、この発明によれば多層構造を有する三次
元回路素子をピラミッド構造とし各層の電極を外部に露
出したので、各層及び全体の試験を接動に行える効果が
ある。
元回路素子をピラミッド構造とし各層の電極を外部に露
出したので、各層及び全体の試験を接動に行える効果が
ある。
第１図は、この発明の一実施例を示す半導体装置の上面
図、第２図は、この発明による半導体装置と試験装置と
の関係を示す説明図である。 （１）−一一オｌ単結晶層、１２＋ −−−第２単結晶
層、１３１−−−第３単結晶層、Ｉ４１−−−オ番単結
晶層、（ｌａ ）〜”（４ａ）−−一測定電極、＋５１
−−−絶縁層、［６１−−一試験装置、（７１−−−リ
レースイッチ、［８１−−−プローブ。 代理人 葛野 信− Ｔ′−続補 下書（自発） ！１１゛許１１長官殿 １、 ’ＩＧｆ＋の表示 特願昭５６−１８
６０１９ 号２、発明の名（示 半導体装置 ：（、ｉ＋１ｉｉＦをする者 ６ 補正の対象 図面 ６ 補正の内容 図中、第２図を別紙のとおり訂正する。 以 ヒ
図、第２図は、この発明による半導体装置と試験装置と
の関係を示す説明図である。 （１）−一一オｌ単結晶層、１２＋ −−−第２単結晶
層、１３１−−−第３単結晶層、Ｉ４１−−−オ番単結
晶層、（ｌａ ）〜”（４ａ）−−一測定電極、＋５１
−−−絶縁層、［６１−−一試験装置、（７１−−−リ
レースイッチ、［８１−−−プローブ。 代理人 葛野 信− Ｔ′−続補 下書（自発） ！１１゛許１１長官殿 １、 ’ＩＧｆ＋の表示 特願昭５６−１８
６０１９ 号２、発明の名（示 半導体装置 ：（、ｉ＋１ｉｉＦをする者 ６ 補正の対象 図面 ６ 補正の内容 図中、第２図を別紙のとおり訂正する。 以 ヒ
Claims (1)
- 多層構造を持つ三次元回路素子において、各層のｉｆ［
１１＊を段階的に小部＜シたピラミッド構造を有し、か
つ各層の〆出表面に測定電極を設けたことを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56186019A JPS5886738A (ja) | 1981-11-18 | 1981-11-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56186019A JPS5886738A (ja) | 1981-11-18 | 1981-11-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5886738A true JPS5886738A (ja) | 1983-05-24 |
Family
ID=16180962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56186019A Pending JPS5886738A (ja) | 1981-11-18 | 1981-11-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5886738A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0280547U (ja) * | 1988-12-08 | 1990-06-21 | ||
| US5818114A (en) * | 1995-05-26 | 1998-10-06 | Hewlett-Packard Company | Radially staggered bond pad arrangements for integrated circuit pad circuitry |
-
1981
- 1981-11-18 JP JP56186019A patent/JPS5886738A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0280547U (ja) * | 1988-12-08 | 1990-06-21 | ||
| US5818114A (en) * | 1995-05-26 | 1998-10-06 | Hewlett-Packard Company | Radially staggered bond pad arrangements for integrated circuit pad circuitry |
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