JPS5882554A - フイルム基板 - Google Patents
フイルム基板Info
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- JPS5882554A JPS5882554A JP18068681A JP18068681A JPS5882554A JP S5882554 A JPS5882554 A JP S5882554A JP 18068681 A JP18068681 A JP 18068681A JP 18068681 A JP18068681 A JP 18068681A JP S5882554 A JPS5882554 A JP S5882554A
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- JP
- Japan
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- inner lead
- film
- lead
- semiconductor chip
- holding
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- Pending
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49572—Lead-frames or other flat leads consisting of thin flexible metallic tape with or without a film carrier
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、マルチチップハイブリッドの製作に供するフ
ィルム基板に関する。
ィルム基板に関する。
マルチチップハイブリッドの製作にあたってはフィルム
基板を用いることが行なわれており、フィルム基板を使
用することによりフィルム上に組み立てた段階で電気的
なテストを行ない得るという利点がある。
基板を用いることが行なわれており、フィルム基板を使
用することによりフィルム上に組み立てた段階で電気的
なテストを行ない得るという利点がある。
第１図は、従来汎用されているフィルム基板の平面図、
第２図は、半導体チップを装着した状態を示す斜視図で
、両側辺寄り部に多数のスプロケットホール（２）（２
）・・・を穿設した長尺の基板用フィルム（１）の中央
部に所定間隔毎に半導体チップ（６）を緩挿し得るデバ
イスホール（３）（３）・・・を穿設するとともに、該
各デバイスホール（３）を囲んで複数個のテスト端子（
５）（５）・・・を設は該テスト端子（５）（５）・・
・と一体に形成したイナーリード（４）（４）・・・の
先端部を、デバイスホール（３）のほぼ中央部に臨むよ
う突出させている。そして基板用フィルム（１）の下位
から半導体チップ（６）を、デバイスホール（３）に緩
挿してイナーリード（４）（４）・・・の先端部を半導
体チップ（６）に形成した電極（７）（７）・・・と一
体的に固着する。
第２図は、半導体チップを装着した状態を示す斜視図で
、両側辺寄り部に多数のスプロケットホール（２）（２
）・・・を穿設した長尺の基板用フィルム（１）の中央
部に所定間隔毎に半導体チップ（６）を緩挿し得るデバ
イスホール（３）（３）・・・を穿設するとともに、該
各デバイスホール（３）を囲んで複数個のテスト端子（
５）（５）・・・を設は該テスト端子（５）（５）・・
・と一体に形成したイナーリード（４）（４）・・・の
先端部を、デバイスホール（３）のほぼ中央部に臨むよ
う突出させている。そして基板用フィルム（１）の下位
から半導体チップ（６）を、デバイスホール（３）に緩
挿してイナーリード（４）（４）・・・の先端部を半導
体チップ（６）に形成した電極（７）（７）・・・と一
体的に固着する。
以上のようにして基板用フィルムに接続した半導体チッ
プ（６）を、回路基板に組み付ける方法は、第３図乃至
第６図に示すとおりである。受は台Ｑｌ）に昇降可能に
設けた下型（８）及びパンチ（９）の直上に、イナーリ
ード（４）（４）・・・にて支持される半導体チップ（
６）及びデバイスホール（３）を夫々位置させるととも
に、基板用フィルム（１）を、フィルム押え（２）にて
受は台０１）の上面に固定し次いで下型（８）及びパン
チ（９）を一体的に上昇させることにより、イナーリー
ド（４）（４）・・・をデバイスホール（３）の周縁部
において切断する。その後、上型α０を下降させること
により、パンチ（９）のみを下降させイナーリード（４
）＜４）・・・を切断部近傍において下方に屈曲させ、
最後に下型（８）・及びパンチ（９）を下降させる。第
７図は、以上のように１で形成された半導体チップ（６
）の斜視図である。
プ（６）を、回路基板に組み付ける方法は、第３図乃至
第６図に示すとおりである。受は台Ｑｌ）に昇降可能に
設けた下型（８）及びパンチ（９）の直上に、イナーリ
ード（４）（４）・・・にて支持される半導体チップ（
６）及びデバイスホール（３）を夫々位置させるととも
に、基板用フィルム（１）を、フィルム押え（２）にて
受は台０１）の上面に固定し次いで下型（８）及びパン
チ（９）を一体的に上昇させることにより、イナーリー
ド（４）（４）・・・をデバイスホール（３）の周縁部
において切断する。その後、上型α０を下降させること
により、パンチ（９）のみを下降させイナーリード（４
）＜４）・・・を切断部近傍において下方に屈曲させ、
最後に下型（８）・及びパンチ（９）を下降させる。第
７図は、以上のように１で形成された半導体チップ（６
）の斜視図である。
前記第６図の状態においては上型０つに内蔵したクラン
プａ場の真空孔Ｑ４）にて半導体チップ（６）を保持し
ているので受は台αｐを移動させた後、上型０均の直下
に回路基板を固定したテーブルを位置決めして、半導体
チップ（６）を保持した上型αＯを下降させなくてはな
らず更には半導体チップ（６）を回路基板に接着する為
、ボンディング工具を使用する場合には別個の場所に設
けたボンディング工具の位置まで回路基板を移動させる
必要があり、自動的に上記の動作を行なわせる装置を作
製することが困難でありしかも高価で能率の悪い装置と
なるという欠点がある。
プａ場の真空孔Ｑ４）にて半導体チップ（６）を保持し
ているので受は台αｐを移動させた後、上型０均の直下
に回路基板を固定したテーブルを位置決めして、半導体
チップ（６）を保持した上型αＯを下降させなくてはな
らず更には半導体チップ（６）を回路基板に接着する為
、ボンディング工具を使用する場合には別個の場所に設
けたボンディング工具の位置まで回路基板を移動させる
必要があり、自動的に上記の動作を行なわせる装置を作
製することが困難でありしかも高価で能率の悪い装置と
なるという欠点がある。
本発明は、新規な構成のフィルム基板を提供することに
より、上記諸欠点を解消したものであり以下、実施例を
示す添付図面によって詳細に説明する。
より、上記諸欠点を解消したものであり以下、実施例を
示す添付図面によって詳細に説明する。
第８図は、本発明フィルム基板の平面図、第９図は、同
要部拡大平面図、第１０図は、半導体チップを装着した
状態を示す斜視図、第１１図は、同要部拡大平面図、第
１２図は、同要部拡大縦断面図である。
要部拡大平面図、第１０図は、半導体チップを装着した
状態を示す斜視図、第１１図は、同要部拡大平面図、第
１２図は、同要部拡大縦断面図である。
両側辺寄り部に多数のスプロケットホール（２）（２）
・・・を穿設した長尺の基板用フィルム（１）の中央部
に所定間隔毎に半導体チップ（６）を緩挿し得るデバイ
スホール（３）（３）・・・を穿設するとともに、各デ
バイスホール（３）を囲んで複数個のテスト端子（５）
（５）・・・を設は該各テスト端子（５）と一体に形成
したイナーリード（４）の先端部をデバイスホール（３
）のほぼ中央部に臨むよう突出させている。
・・・を穿設した長尺の基板用フィルム（１）の中央部
に所定間隔毎に半導体チップ（６）を緩挿し得るデバイ
スホール（３）（３）・・・を穿設するとともに、各デ
バイスホール（３）を囲んで複数個のテスト端子（５）
（５）・・・を設は該各テスト端子（５）と一体に形成
したイナーリード（４）の先端部をデバイスホール（３
）のほぼ中央部に臨むよう突出させている。
また、前記デバイスホール（３）は、実装する半導体チ
ップ（６）の４辺のうち少なくとも相対する２辺に平行
に形感され半導体チップの辺に平行な辺からデバイスホ
ール（３）のほぼ中央部にイナーリード（４）（４）・
・・の先端部を臨ませるようにしている。
ップ（６）の４辺のうち少なくとも相対する２辺に平行
に形感され半導体チップの辺に平行な辺からデバイスホ
ール（３）のほぼ中央部にイナーリード（４）（４）・
・・の先端部を臨ませるようにしている。
ソシテ、デバイスホール（３）の各辺の端部寄りに位置
するイナーリード（４）（４）・・・のうち、少なくと
も１本のイナーリード（４）と該イナーリード（４）を
延長突出させたデバイスホール（３）の辺又は、該辺に
隣接する辺の端部からデバイスホール（３）のほぼ中央
部に向かって保持リード（至）を延長突出させて設は該
保持リード（ト）の先端部を前記１本のイナーリード（
４）の先端部と一体に連結している。
するイナーリード（４）（４）・・・のうち、少なくと
も１本のイナーリード（４）と該イナーリード（４）を
延長突出させたデバイスホール（３）の辺又は、該辺に
隣接する辺の端部からデバイスホール（３）のほぼ中央
部に向かって保持リード（至）を延長突出させて設は該
保持リード（ト）の先端部を前記１本のイナーリード（
４）の先端部と一体に連結している。
尚、半導体チップ（６）の電極（７）は、前記１本のイ
ナーリード（４）の先端寄シ部において該イナーリード
（４）と一体的に接合される（第１１図参照）。
ナーリード（４）の先端寄シ部において該イナーリード
（４）と一体的に接合される（第１１図参照）。
また、半導体チップ（６）の電極（７）と前記１本のイ
ナーリード（４）との接合の状態はイナーリード（４）
の先端寄り部において接合部が形成され、該接合部の近
傍のネック部において機械的強度が弱くなっている（第
１２図参照）。
ナーリード（４）との接合の状態はイナーリード（４）
の先端寄り部において接合部が形成され、該接合部の近
傍のネック部において機械的強度が弱くなっている（第
１２図参照）。
即ちイナーリード（４）の破断荷重は、一般的に約５０
９であるのに対しネック部分における破断荷重は、約４
０９以下となるのである。
９であるのに対しネック部分における破断荷重は、約４
０９以下となるのである。
以上のようにして基板用フィルムに接続した半導体チッ
プ（６）を回路基板に組み付ける方法は第１３図乃至第
２０図に示すとおりである。
プ（６）を回路基板に組み付ける方法は第１３図乃至第
２０図に示すとおりである。
第１３図乃至第１６図は、イナーリード（４）（４）・
・・を破断し成形する工程を示している。上面を成形す
る形状にした下型Ｑυの直上に、半導体チップ（６）を
位置させるよう基板用フィルム（１）を移動した後、上
型（イ）と共にクランプ■を下降させて基板用フィルム
（１）を挟圧保持しく第１４図）、更に上型（イ）のみ
を下降させてイナーリード（４）（４）・・・のみを切
断するとともにイナーリード（４Ｘ４）・・・を所定形
状に屈曲形成する（第１５図）。その後、上型（イ）と
クランプ（至）とを上昇させれば半導体チップ（６）は
、保持リードＱｅのみにて基板用フィルム（１）に保持
される（第２２図参照）。
・・を破断し成形する工程を示している。上面を成形す
る形状にした下型Ｑυの直上に、半導体チップ（６）を
位置させるよう基板用フィルム（１）を移動した後、上
型（イ）と共にクランプ■を下降させて基板用フィルム
（１）を挟圧保持しく第１４図）、更に上型（イ）のみ
を下降させてイナーリード（４）（４）・・・のみを切
断するとともにイナーリード（４Ｘ４）・・・を所定形
状に屈曲形成する（第１５図）。その後、上型（イ）と
クランプ（至）とを上昇させれば半導体チップ（６）は
、保持リードＱｅのみにて基板用フィルム（１）に保持
される（第２２図参照）。
尚、以上の動作を行なわせる上型（イ）の形状は例えば
第２１図に示すように、保持リード（至）の直上に相当
する上型（支）の隅角部に該保持リード（至）を緩挿し
得る切欠部翰を設けるようにすればよい。
第２１図に示すように、保持リード（至）の直上に相当
する上型（支）の隅角部に該保持リード（至）を緩挿し
得る切欠部翰を設けるようにすればよい。
第１７図乃至第２０図は、保持リード（至）を半導体チ
ップ（６）から切り離して回路基板員上に組み付ける工
程を示しておシ所定形状に屈曲形成したイナーリード（
４）（４）・・・を一体的に設けた半導体チップ（６）
を、下型（ハ）の透孔の直上に位置させるよう基板用フ
ィルム（１）を移送した後、上型（ハ）と共にクランプ
（イ）を下降させて基板用フィルム（１）を挟圧保持す
るとともに上型（イ）を更に下降させることによりイナ
ーリード（４）のネック部において保持リードα枠を半
導体チップ（６）から破断し、保持リード（至）を破断
した後半導体チップ（６）を上型に）の中央部に穿設し
た空気吸入用孔（至）にて上型（ハ）の下面に保持させ
、上型（イ）を更に下降させることにより回路基板（ハ
）の所定位置に半導体チップ（６）を仮固定する。
ップ（６）から切り離して回路基板員上に組み付ける工
程を示しておシ所定形状に屈曲形成したイナーリード（
４）（４）・・・を一体的に設けた半導体チップ（６）
を、下型（ハ）の透孔の直上に位置させるよう基板用フ
ィルム（１）を移送した後、上型（ハ）と共にクランプ
（イ）を下降させて基板用フィルム（１）を挟圧保持す
るとともに上型（イ）を更に下降させることによりイナ
ーリード（４）のネック部において保持リードα枠を半
導体チップ（６）から破断し、保持リード（至）を破断
した後半導体チップ（６）を上型に）の中央部に穿設し
た空気吸入用孔（至）にて上型（ハ）の下面に保持させ
、上型（イ）を更に下降させることにより回路基板（ハ
）の所定位置に半導体チップ（６）を仮固定する。
その後、前記上型（２）をポンディングツールとして使
用し或は別個のボンディングツール（図示せず）にて半
導体チップ（６）を回路基板（ハ）に確実に固定する。
用し或は別個のボンディングツール（図示せず）にて半
導体チップ（６）を回路基板（ハ）に確実に固定する。
尚、第２３図は本発明のフィルム基板を用いた自動化装
置の概略図であり曲Ｏυはフィルム基板（１）を捲回す
るリールであシ、輔輪は、フィルム基板（１）を案内す
るアイドラであり、Ｘｉは、イナーリード（４Ｍ４）・
・・を破断し成形する第１の金型であり、■はフィルム
基板送シ用のガイドであり、に）は保持リード（ト）を
破断する第２の金型であシに）は回路基板（ハ）を載支
するテーブルであり、θηは自動化装置のベースである
。
置の概略図であり曲Ｏυはフィルム基板（１）を捲回す
るリールであシ、輔輪は、フィルム基板（１）を案内す
るアイドラであり、Ｘｉは、イナーリード（４Ｍ４）・
・・を破断し成形する第１の金型であり、■はフィルム
基板送シ用のガイドであり、に）は保持リード（ト）を
破断する第２の金型であシに）は回路基板（ハ）を載支
するテーブルであり、θηは自動化装置のベースである
。
以上の構成に係るフィルム基板はイナーリードの他に該
イナーリードよりも少ない破断荷重で破断可能な保持リ
ードを設けているので、イナーリードの破断及び成形用
の第１の金型及び保持ＩＪ−ド破断用の第２の金型を必
要とするが第１の金型及び第２の金型共に簡単な構成で
よく、特に第２の金型は余り精度を高くしなくてもよく
自動化する場合にもフィルム基板の搬送機構を用いて簡
単に構成することができるという特有の効果を奏する。
イナーリードよりも少ない破断荷重で破断可能な保持リ
ードを設けているので、イナーリードの破断及び成形用
の第１の金型及び保持ＩＪ−ド破断用の第２の金型を必
要とするが第１の金型及び第２の金型共に簡単な構成で
よく、特に第２の金型は余り精度を高くしなくてもよく
自動化する場合にもフィルム基板の搬送機構を用いて簡
単に構成することができるという特有の効果を奏する。
第２４図乃至第２６図は他の実施例を示し、イナーリー
ド（４）と保持リード（至）との連結部において平面形
状Ｖ字形の溝α呻α侍を設けることにより、保持リード
（至）の破断に必要な荷重を更に減少させたものであり
他の部分の構成は前記実施例の場合と同一である。
ド（４）と保持リード（至）との連結部において平面形
状Ｖ字形の溝α呻α侍を設けることにより、保持リード
（至）の破断に必要な荷重を更に減少させたものであり
他の部分の構成は前記実施例の場合と同一である。
従ってこの場合には、保持リードａ枠の破断を前記実施
例の場合よりも容易に行なうことができるという特有の
効果を奏する。
例の場合よりも容易に行なうことができるという特有の
効果を奏する。
第１図は作来例を示す平面図、
第２図は同斜視図、
第３図乃至第６図はイナーリードの破断、成形工程を示
す縦断面図、 第７図はイナーリードの破断、成形後の状態を示す斜視
図、 第８図は本発明の一実施例を示す平面図、第９図は同拡
大平面図、 第１０図は同斜視図、 第１１図は同半導体チップを取り付けた状態の拡大平面
図、 第１２図は同半導体チップを取シ付けた状態の拡大縦断
面図、 第１３薗乃至第１６図はイナーリードの破断成形工程を
示す縦断面図、 第１７図乃至第２０図は保持リードを破断し、半導体チ
ップを回路基板に定置する工程を示す縦断面図、 第２１図は上型（イ）の拡大斜視図、 第２２図はイナーリードの破断、成形工程完了後の半導
体チップを示す斜視図、 第２３図は自動化装置の概略図、 第２４図は本発明の他の実施例を示す平面図、第２５図
は同要部拡大平面図、 第２６図は同イナーリードを破断、成形した状態を示す
拡大斜視図、 １・・・基板用フィルム、・ ２・・・スプロケットホ
ール、３・・・デバイスホール、 ４・・・イナーリ
ード、５・・・テスト端子、 ６・・・半導体チ
ップ、７・・・電極。 第１図 ロロロ旧ロロロ １２図 第５図 第６図 １７図 第８図 第９図 第２２図 第２３図 第２４図 第２５図
す縦断面図、 第７図はイナーリードの破断、成形後の状態を示す斜視
図、 第８図は本発明の一実施例を示す平面図、第９図は同拡
大平面図、 第１０図は同斜視図、 第１１図は同半導体チップを取り付けた状態の拡大平面
図、 第１２図は同半導体チップを取シ付けた状態の拡大縦断
面図、 第１３薗乃至第１６図はイナーリードの破断成形工程を
示す縦断面図、 第１７図乃至第２０図は保持リードを破断し、半導体チ
ップを回路基板に定置する工程を示す縦断面図、 第２１図は上型（イ）の拡大斜視図、 第２２図はイナーリードの破断、成形工程完了後の半導
体チップを示す斜視図、 第２３図は自動化装置の概略図、 第２４図は本発明の他の実施例を示す平面図、第２５図
は同要部拡大平面図、 第２６図は同イナーリードを破断、成形した状態を示す
拡大斜視図、 １・・・基板用フィルム、・ ２・・・スプロケットホ
ール、３・・・デバイスホール、 ４・・・イナーリ
ード、５・・・テスト端子、 ６・・・半導体チ
ップ、７・・・電極。 第１図 ロロロ旧ロロロ １２図 第５図 第６図 １７図 第８図 第９図 第２２図 第２３図 第２４図 第２５図
Claims (1)
- 【特許請求の範囲】 １、所定幅の長尺フィルムの両側辺縁部に該長尺フィル
ムの搬送及び位置決めを行なうスプロケットホールを等
間隔に多数穿設するとともに中央部に、実装される半導
体チップより大きいデバイスホールを等間隔に多数穿設
し該デバイスホールを、実装する半導体チップの少なく
とも相対する２辺と平行に形成するとともに、該デバイ
スホールの平行な辺からデバイスホールの中央部に向か
って延長突出するイナーリードを設けたフィルム基板に
おいてイナーリードの突出長さを該イナーリードの先端
寄り部において半導体チップの電極と接合可能な長さと
し、各辺の端部寄りに位置するイナーリードのうち少な
くとも１本と該イナーリードが延長突出している辺又は
隣接する辺の端部からデバイスホールの中央部に向かっ
て延長突出する保持リードを設は該保持リードの先端部
を前記各辺の端部に位置するイナーリードの先端部と一
体に連結したことを特徴とするフィルム基板。 ２ イナーリードと保持リードとの連結部において狭幅
部を設けたことを特徴とする特許請求の範囲第１項記載
のフィルム基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18068681A JPS5882554A (ja) | 1981-11-10 | 1981-11-10 | フイルム基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18068681A JPS5882554A (ja) | 1981-11-10 | 1981-11-10 | フイルム基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5882554A true JPS5882554A (ja) | 1983-05-18 |
Family
ID=16087528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18068681A Pending JPS5882554A (ja) | 1981-11-10 | 1981-11-10 | フイルム基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5882554A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09326414A (ja) * | 1996-06-06 | 1997-12-16 | Nec Corp | テープ・キャリア・パッケージ型半導体装置 |
-
1981
- 1981-11-10 JP JP18068681A patent/JPS5882554A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09326414A (ja) * | 1996-06-06 | 1997-12-16 | Nec Corp | テープ・キャリア・パッケージ型半導体装置 |
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