JPS5880107A - 磁気記録装置 - Google Patents
磁気記録装置Info
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- JPS5880107A JPS5880107A JP56175676A JP17567681A JPS5880107A JP S5880107 A JPS5880107 A JP S5880107A JP 56175676 A JP56175676 A JP 56175676A JP 17567681 A JP17567681 A JP 17567681A JP S5880107 A JPS5880107 A JP S5880107A
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- Japan
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- circuit
- emphasis
- waveform
- signal
- amplitude
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/92—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback
- H04N5/923—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback using preemphasis of the signal before modulation and deemphasis of the signal after demodulation
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Signal Processing For Recording (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はビデオテープレコーダに用いるプリエンファシ
スお工ひクリップ回路に圓する本のである。
スお工ひクリップ回路に圓する本のである。
ビデオテープレコーダ（以下ＶＴＲと称す）Ｗｔ用いら
れている従来のプリエンファシス、；リップ回ｗ！は大
きな成形歪を伴い、丹生糸でティエンファシスして４１
光全に線元の波形に反らす、画質劣化金生じるという関
越かありた。
れている従来のプリエンファシス、；リップ回ｗ！は大
きな成形歪を伴い、丹生糸でティエンファシスして４１
光全に線元の波形に反らす、画質劣化金生じるという関
越かありた。
概１＆￥ｌはＶＨ５方式ＶＴＲに用いられているエンフ
ァシス、クリップ、ティエンファシス回路を示すブロッ
ク図、第２図は第１図の各部の波形１示す波形１である
。
ァシス、クリップ、ティエンファシス回路を示すブロッ
ク図、第２図は第１図の各部の波形１示す波形１である
。
以下、第１図、第２図を用いて従来の問題点を詳゛シ〈
説明する。第１図における１はビデオ信号の入力端子、
２は利得が十分大きい差動アンプであり３はプリエンフ
ァシス回路、４扛日ビークお１び黒ピーククリップ回鮎
、５はビデオ信号の出力端子、６はティエンファシス回
路、７祉ビデオ信号の出力電子である。実際のＶＴＲで
は記録から再生までにはクリップ回路４の後にＦＭ変−
器、テープ、ヘッド、ＦＪＩＩ再生回路、ＦＭ復鉤器が
存在するわけだか、説明を簡単にするため、これらを雀
いている。入力端子１に第２図（，４）に示す波形が印
加されると、プリエンファシス回路３の出力に社ｆＷＪ
ＩＪ （Ｂ）のようなオーパージ鼻−ト、アンダーシ
ェー）ｋＷつ成形か現わｎる。この波形Ｂはクリップ回
路４に↓す１１ｇ２図（Ｂ）に示す白クリツプレベル８
、黒クリツブレベル９ｔ−越える部分かクリップされ同
０図ＣＣ）に示すような波形となる。この（Ｃ）Ｋ示す
波形は規定のティエンファシス回路６′を遡ることで同
囚（Ｄ）に示す工うな走を持った信号゛となる。ここで
問題となるのは同期信号の立ち上が９部１０になまシが
生じる一方、白レベルに乗ったインパルスの後にアンダ
ーシェード１１か生じることである。
説明する。第１図における１はビデオ信号の入力端子、
２は利得が十分大きい差動アンプであり３はプリエンフ
ァシス回路、４扛日ビークお１び黒ピーククリップ回鮎
、５はビデオ信号の出力端子、６はティエンファシス回
路、７祉ビデオ信号の出力電子である。実際のＶＴＲで
は記録から再生までにはクリップ回路４の後にＦＭ変−
器、テープ、ヘッド、ＦＪＩＩ再生回路、ＦＭ復鉤器が
存在するわけだか、説明を簡単にするため、これらを雀
いている。入力端子１に第２図（，４）に示す波形が印
加されると、プリエンファシス回路３の出力に社ｆＷＪ
ＩＪ （Ｂ）のようなオーパージ鼻−ト、アンダーシ
ェー）ｋＷつ成形か現わｎる。この波形Ｂはクリップ回
路４に↓す１１ｇ２図（Ｂ）に示す白クリツプレベル８
、黒クリツブレベル９ｔ−越える部分かクリップされ同
０図ＣＣ）に示すような波形となる。この（Ｃ）Ｋ示す
波形は規定のティエンファシス回路６′を遡ることで同
囚（Ｄ）に示す工うな走を持った信号゛となる。ここで
問題となるのは同期信号の立ち上が９部１０になまシが
生じる一方、白レベルに乗ったインパルスの後にアンダ
ーシェード１１か生じることである。
この同期信号のなまシを補償するには、ティエンファシ
ス回路６のディエンファシスｔｔｔｃらすことによって
実現できるが、そうするとインパルス後のアンダーシェ
ードが強−されてしまうことにな〕、これらの両方の波
形止金同時に補償することが極めて回部である。
ス回路６のディエンファシスｔｔｔｃらすことによって
実現できるが、そうするとインパルス後のアンダーシェ
ードが強−されてしまうことにな〕、これらの両方の波
形止金同時に補償することが極めて回部である。
本発明の目的は波形歪の発生か少なく、かつ生じた技形
門會簡単なティエンファシス回路で補償できるビデオテ
ープレコーダ用プリエンファシス回路を提供することト
・ある０ 以下、本発明のＭｐ、′ｉｈを縞５−と第４ｋｔ用いて
説明する。第５図に本発明の＊ｍｖ示すプロ形図である
。
門會簡単なティエンファシス回路で補償できるビデオテ
ープレコーダ用プリエンファシス回路を提供することト
・ある０ 以下、本発明のＭｐ、′ｉｈを縞５−と第４ｋｔ用いて
説明する。第５図に本発明の＊ｍｖ示すプロ形図である
。
諏３図における１はビデオ信号の入力端子、１２はバイ
パスフィルタ（以下ＢｐＦと略す）、１５は振幅制限器
、１５は加３ｉＬ器、５はビデオ信号の出力゛電子、１
６は減算器、１７は伝−制限器、１Ｂは。
パスフィルタ（以下ＢｐＦと略す）、１５は振幅制限器
、１５は加３ｉＬ器、５はビデオ信号の出力゛電子、１
６は減算器、１７は伝−制限器、１Ｂは。
ＢＰＦ、、７はビデオ信号の出力抱子である。
人力電子１に第４図（，４）に示す波形か印加されると
、ＨｐＦ１２の出力に社波形Ａの微分波形が現われ、振
幅制限器１５を通ることで白ピークと黒ピークかクリッ
プされた第４図ＣＢ＞に示す波形となる。加算＠１５で
は、第４図（，４）の信号と第４１Ｖ ＣＢ＞の信号か
加算され第４図（Ｃ）に示す波形が出力として得られる
。
、ＨｐＦ１２の出力に社波形Ａの微分波形が現われ、振
幅制限器１５を通ることで白ピークと黒ピークかクリッ
プされた第４図ＣＢ＞に示す波形となる。加算＠１５で
は、第４図（，４）の信号と第４１Ｖ ＣＢ＞の信号か
加算され第４図（Ｃ）に示す波形が出力として得られる
。
第５＠のＨＰＦ１’ｌ、撫幅制＠−１５、加算益１５力
）ら成るプリエンファシス、クリップ回路で得られた波
形は減算器１６、振４１１ｉｌ制限器１７、ＩＩｐｌｌ
Ｂかう成るティエンファシス回路でｔ＃Ｊ４図ＣＤ＞に
示すような、はは原技形（第４図（Ａ））に伽元される
。即ち、第Ｓ−におけるＭＰＦ１２と振幅制限器１５カ
ラなり１ｇ１Ｍ１４の伝達１１６１１−Ｂ１（ω）とし
、ＨＰｌｌＢ、！ｌｉ幅制限器１７から成る回路１９の
伝達−数會鳥（ω）とすると、１４．１５からなるプリ
エンファシス回路の伝達−数Ｒ（ω）＃′ｉ次式となる
＝Ｒ（ω）、−１＋Ｎ、（ω） 減算器１６、回路１９からなるティエンファシス回路の
伝達−数Ｐ（ω）線状式となる。
）ら成るプリエンファシス、クリップ回路で得られた波
形は減算器１６、振４１１ｉｌ制限器１７、ＩＩｐｌｌ
Ｂかう成るティエンファシス回路でｔ＃Ｊ４図ＣＤ＞に
示すような、はは原技形（第４図（Ａ））に伽元される
。即ち、第Ｓ−におけるＭＰＦ１２と振幅制限器１５カ
ラなり１ｇ１Ｍ１４の伝達１１６１１−Ｂ１（ω）とし
、ＨＰｌｌＢ、！ｌｉ幅制限器１７から成る回路１９の
伝達−数會鳥（ω）とすると、１４．１５からなるプリ
エンファシス回路の伝達−数Ｒ（ω）＃′ｉ次式となる
＝Ｒ（ω）、−１＋Ｎ、（ω） 減算器１６、回路１９からなるティエンファシス回路の
伝達−数Ｐ（ω）線状式となる。
Ｐ（ω） −’／（１＋鳥（ω））
シタ力っテ、プリエンファシス、ティエンファシス総合
の伝達特性は次式とな〕 Ｒ（ω）・Ｐ（ω）−（１鳩（ω））／（１＋鳥（ω）
）ｈｔ （ω）＊鳥（ω）に選べばＲ（ω）？（ω）中
１とｆ）、第４図（ｊ）の波形と（Ｄ）の波形はほぼ婢
しくなり、クリップにする波形歪か大輪にｊ１１瓢でき
る。
の伝達特性は次式とな〕 Ｒ（ω）・Ｐ（ω）−（１鳩（ω））／（１＋鳥（ω）
）ｈｔ （ω）＊鳥（ω）に選べばＲ（ω）？（ω）中
１とｆ）、第４図（ｊ）の波形と（Ｄ）の波形はほぼ婢
しくなり、クリップにする波形歪か大輪にｊ１１瓢でき
る。
次にＢｔ （ω）と鳥（ω）の関係について評しく説明
。
。
する。
先ずＢ、（ω）−ＥＲ（ω）とした時、即ちｉｔｓ （
ωχ為（ω）とも同じ特性のＨＰＦ 、同じ特性の伽−
制＠鯵を用いた一合について説明する。この場合、ティ
エンファシス回路の珈＃Ｓ餉魁器１７か信号ｔクリップ
している期間は全くディエンファシスがかからなくなる
。このため波形の輪郭部にノイズが残り−、これか目陣
）になシ易い。
ωχ為（ω）とも同じ特性のＨＰＦ 、同じ特性の伽−
制＠鯵を用いた一合について説明する。この場合、ティ
エンファシス回路の珈＃Ｓ餉魁器１７か信号ｔクリップ
している期間は全くディエンファシスがかからなくなる
。このため波形の輪郭部にノイズが残り−、これか目陣
）になシ易い。
したがって、この輪郭部に生じるノイズを軽減するため
１．ティエンファシス回路の振幅制限器１７゛はプリエ
ンファシス回路の振幅制限器１５工り振−制限特性が甘
いことか望ましい。
１．ティエンファシス回路の振幅制限器１７゛はプリエ
ンファシス回路の振幅制限器１５工り振−制限特性が甘
いことか望ましい。
次にティエンファシス（ロ）路の振幅制限器１７の振幅
制限特性が極端に甘い一合、即ち全く振幅制限特性がな
い場合について述べる。第５図、第６図は本発明に用い
るティエンファシス回路の一実施例を示す図である。第
５図の第３図に示すティエンファシス回路と異る点は振
幅制限特性１７０代りに、振幅制限物性を持たない１．
圧利得α倍のアンプ２０ヲ用いていることである。
制限特性が極端に甘い一合、即ち全く振幅制限特性がな
い場合について述べる。第５図、第６図は本発明に用い
るティエンファシス回路の一実施例を示す図である。第
５図の第３図に示すティエンファシス回路と異る点は振
幅制限特性１７０代りに、振幅制限物性を持たない１．
圧利得α倍のアンプ２０ヲ用いていることである。
第６図に示すディエンファシス回路の伝達−数Ｐ（ω）
は次式となり、 第６図に示す簡単なｃＨ時足数薗路に勢１曲変換される
。したかつて、第４図＜Ｃ＞の波形を第６脂の人力１子
２１に印加し、第６図における八−αＲ１八−へ、Ｃ１
−ｃと選べば、第６図の出力端子７には第７図（イ）の
ような波形を生じる。第７図゛（イ）と第２図（Ｄ）、
を比較すると解るように、ｗＪ２図（Ｄ） テｕ （ン
バルスの後にアンターシュート１１か生じるのに対して
妬７図（イ）では波形のなまりを生じている。インパル
スの後の波形のなまりは同期信号の波形のなまりと同種
の本のであシ、シたがって第６図のティエンファシス回
路のティエンファシス量（’ ／ｈ ）’を小さくする
〃亀ディエンファシス時定数ｑ（＾＋鳥）を小さくする
ことでほぼ補償できる。
は次式となり、 第６図に示す簡単なｃＨ時足数薗路に勢１曲変換される
。したかつて、第４図＜Ｃ＞の波形を第６脂の人力１子
２１に印加し、第６図における八−αＲ１八−へ、Ｃ１
−ｃと選べば、第６図の出力端子７には第７図（イ）の
ような波形を生じる。第７図゛（イ）と第２図（Ｄ）、
を比較すると解るように、ｗＪ２図（Ｄ） テｕ （ン
バルスの後にアンターシュート１１か生じるのに対して
妬７図（イ）では波形のなまりを生じている。インパル
スの後の波形のなまりは同期信号の波形のなまりと同種
の本のであシ、シたがって第６図のティエンファシス回
路のティエンファシス量（’ ／ｈ ）’を小さくする
〃亀ディエンファシス時定数ｑ（＾＋鳥）を小さくする
ことでほぼ補償できる。
第７図（イ）の波形は第６図のティエンファシス回路の
ティエンファシス量會第Ｓ図の回路のプリエンファシス
′ＩＬより小さく違び、人力亀子２１に第４図ＣＣ”）
の波形を印加した一合の第６図に示す回路の出力１子７
に表われる出力叔影である。第７図（イ）（ロ）から層
るＬうにディエンファシス回路の定数設計に工す、クリ
ップに工り生した波形のなまりをほぼ補償することがで
きる。
ティエンファシス量會第Ｓ図の回路のプリエンファシス
′ＩＬより小さく違び、人力亀子２１に第４図ＣＣ”）
の波形を印加した一合の第６図に示す回路の出力１子７
に表われる出力叔影である。第７図（イ）（ロ）から層
るＬうにディエンファシス回路の定数設計に工す、クリ
ップに工り生した波形のなまりをほぼ補償することがで
きる。
第８・図は不発明に用いるティエンファシス回路の別の
一実施例を示す回路図である。第８図において、Ｒ％＊
ａＲ，鳥φ尺Ｃ１シとし、鳥をへ工りかなり小さく選ぶ
と、への両端にかかる電圧か大きい動台はタイオードか
導通し、電圧か小さい時はダイオードかカットオフする
。したかって、への両）Ｔｌｉ′ｗＩＬ圧か小さい期間
は正規のティエンファシス特性を示し、への両端電圧が
大きい期間（プリエンファシス回路でクリップされる期
間とほぼ同じ）はディエンファシス菫が小さく、かつ、
ティエンファシス時定数も小さくなり、クリップに工す
生じた波形歪を補償する。
一実施例を示す回路図である。第８図において、Ｒ％＊
ａＲ，鳥φ尺Ｃ１シとし、鳥をへ工りかなり小さく選ぶ
と、への両端にかかる電圧か大きい動台はタイオードか
導通し、電圧か小さい時はダイオードかカットオフする
。したかって、への両）Ｔｌｉ′ｗＩＬ圧か小さい期間
は正規のティエンファシス特性を示し、への両端電圧が
大きい期間（プリエンファシス回路でクリップされる期
間とほぼ同じ）はディエンファシス菫が小さく、かつ、
ティエンファシス時定数も小さくなり、クリップに工す
生じた波形歪を補償する。
即ち、従来のプリエンファシスされた成形である第２
ＩＮ （Ｃ）の信号を第８図の回路に印加すると、同期
信号のなまりはり製される４のり、インパルスの後のア
ンターシュートか強Ｈさ詐るため成形走の改＠にならな
いのに対して、本発明のプリエンファシス回路出力であ
る貨Ｊ４図（Ｃｏ）の波形１第８図の回路に印加した場
合はダイオード回路の餉きにより、同期信号のなまりと
インパルスのなまｂｔ同時に抜書できることになる。以
上述べた工うに、本発明のプリエンファシス回路は１．
ディエンファシス回路′を第３図に示すごとく、完全な
逆回路にしなくて本、謝５図や第６図、第８図といった
種々のティエンファシス回路とも相性がよく、必要性能
に応じてディエンファシス特性ｔａ択できるというメリ
ットを持つ。第９図は本発明のプリエンファシス回路の
一実施例を示すブロック図、第１０図は第９図の具体的
回路の一例を示す回路図である第９図の第５１とＪ！る
点は振幅制＠番１５か電圧利得α倍のアンプ２２と振−
制限器２３で構成されていることと、新たにローＩ（ス
フイルタ（以下ＬＰＦと略す）２４が挿入されたことで
ある。アンプ２２の利得α株プリエンファシス童會決め
る亀のであシ、プリエンファシス量ハ（１＋α）となる
。
ＩＮ （Ｃ）の信号を第８図の回路に印加すると、同期
信号のなまりはり製される４のり、インパルスの後のア
ンターシュートか強Ｈさ詐るため成形走の改＠にならな
いのに対して、本発明のプリエンファシス回路出力であ
る貨Ｊ４図（Ｃｏ）の波形１第８図の回路に印加した場
合はダイオード回路の餉きにより、同期信号のなまりと
インパルスのなまｂｔ同時に抜書できることになる。以
上述べた工うに、本発明のプリエンファシス回路は１．
ディエンファシス回路′を第３図に示すごとく、完全な
逆回路にしなくて本、謝５図や第６図、第８図といった
種々のティエンファシス回路とも相性がよく、必要性能
に応じてディエンファシス特性ｔａ択できるというメリ
ットを持つ。第９図は本発明のプリエンファシス回路の
一実施例を示すブロック図、第１０図は第９図の具体的
回路の一例を示す回路図である第９図の第５１とＪ！る
点は振幅制＠番１５か電圧利得α倍のアンプ２２と振−
制限器２３で構成されていることと、新たにローＩ（ス
フイルタ（以下ＬＰＦと略す）２４が挿入されたことで
ある。アンプ２２の利得α株プリエンファシス童會決め
る亀のであシ、プリエンファシス量ハ（１＋α）となる
。
新たに挿入されたＬＰＦ２４はカラー細＃Ｉｉ：ｉｌ：
＆ ｔ’筏存するｉｓＭＨｘ以上の信号ｔめｔ）プリ
エンファシスしないようにするためと、振幅制眠器２ｓ
で生じるビデオ信号の高調波を抑圧し、後段のＦＭ変。
＆ ｔ’筏存するｉｓＭＨｘ以上の信号ｔめｔ）プリ
エンファシスしないようにするためと、振幅制眠器２ｓ
で生じるビデオ信号の高調波を抑圧し、後段のＦＭ変。
−器に一妨害會与えないための本のである。したかって
、このＬＰＦ２４の挿入は本発明に必須のものではない
。・次に第１０図１−！９図のブロックと対比して説゛
明する。第１０図におけるＲ、Ｃとｑ％ｑからなる差動
アンプが＄９図のＨＰＦ１２に相当し、ｑ％（４ｓ Ｒ
ｘｓ ％ Ｒｘｓ ｓ凧からなる差動アンプが第９図の
アンプ２２に相当する。電圧利得αは次式となる。
、このＬＰＦ２４の挿入は本発明に必須のものではない
。・次に第１０図１−！９図のブロックと対比して説゛
明する。第１０図におけるＲ、Ｃとｑ％ｑからなる差動
アンプが＄９図のＨＰＦ１２に相当し、ｑ％（４ｓ Ｒ
ｘｓ ％ Ｒｘｓ ｓ凧からなる差動アンプが第９図の
アンプ２２に相当する。電圧利得αは次式となる。
Ｌ
Ｒｘ、 十如。
差動アンプの定電流源Ｉ＠は第４図（７３）に示すクリ
ップ範囲２５１決める。したがりてクリップ範囲を精密
に合わせる必要がある場合は第１０図の１、を−贅する
工うにすれば工い。第４図（Ｂ）における白クリップレ
ベ４Ｂクリップレベル９ａ上下対称に選んでいるか、こ
の一合は第１０図のＲＪｌ とｗＶ、１％しく選べに工
い。一方りリップＶベルを白黒ｊ晩艇することも可能で
あ）、この揚台は第１０図のＲｘ、とＲｘ、の−係を如
、リ−とすれば工い。第１０図のＲＬとＣＬが第９図の
ＬＰＦ２４に相当し、約ＳＭＨｚの帯域を持つビデオ信
号音フリエンファシスする楊合、ＬＰＦのカットオフ周
波数は１．５〜２．５ＭＨｚ即ち、ＣＬｋ時定数の１鵬
として１００〜６０％Ｓａｃ程度が上記の目的に通した
ものとなる。第１１図は本発明のプリエンファシδ回路
にダイナミックプリエンファシスとノイズキャンセル補
償を併用した楊合のプリエンファシス回路の一実施例１
示すブロック図、纂１２図・は第１１図の具体的−実施
ｍｔ−示す回路図である。。
ップ範囲２５１決める。したがりてクリップ範囲を精密
に合わせる必要がある場合は第１０図の１、を−贅する
工うにすれば工い。第４図（Ｂ）における白クリップレ
ベ４Ｂクリップレベル９ａ上下対称に選んでいるか、こ
の一合は第１０図のＲＪｌ とｗＶ、１％しく選べに工
い。一方りリップＶベルを白黒ｊ晩艇することも可能で
あ）、この揚台は第１０図のＲｘ、とＲｘ、の−係を如
、リ−とすれば工い。第１０図のＲＬとＣＬが第９図の
ＬＰＦ２４に相当し、約ＳＭＨｚの帯域を持つビデオ信
号音フリエンファシスする楊合、ＬＰＦのカットオフ周
波数は１．５〜２．５ＭＨｚ即ち、ＣＬｋ時定数の１鵬
として１００〜６０％Ｓａｃ程度が上記の目的に通した
ものとなる。第１１図は本発明のプリエンファシδ回路
にダイナミックプリエンファシスとノイズキャンセル補
償を併用した楊合のプリエンファシス回路の一実施例１
示すブロック図、纂１２図・は第１１図の具体的−実施
ｍｔ−示す回路図である。。
第１１図は第９図にＨｐＦ２６、電圧利得β倍のアンプ
２７、振幅制限器２Ｂ、 ＬＰＦ５０から成るタイナミ
ックエンファシス回路と、ＨｐＦ５１ 、電圧利得ｒ倍
のアンプ５２、振幅制限器５５、ＬＰＦＳ５から＆るノ
イズキャンセル補償回路を付加したものである。ダイナ
ミックエンファシスとは、入力信号レベルに依存してプ
リエンファシス負か変る回路であ）、人力信号レベルが
小さくなるにしたかってエンファシス量が増加する。ノ
イズキャンセル補償回路とは、再生回路に用いるノイズ
キャンセル回路にニジ劣化するビデオ信号の高域成分老
記録勘路で、あらかじめ補償しようとする本のである。
２７、振幅制限器２Ｂ、 ＬＰＦ５０から成るタイナミ
ックエンファシス回路と、ＨｐＦ５１ 、電圧利得ｒ倍
のアンプ５２、振幅制限器５５、ＬＰＦＳ５から＆るノ
イズキャンセル補償回路を付加したものである。ダイナ
ミックエンファシスとは、入力信号レベルに依存してプ
リエンファシス負か変る回路であ）、人力信号レベルが
小さくなるにしたかってエンファシス量が増加する。ノ
イズキャンセル補償回路とは、再生回路に用いるノイズ
キャンセル回路にニジ劣化するビデオ信号の高域成分老
記録勘路で、あらかじめ補償しようとする本のである。
ダイナミックエンファシス回路とノイズキャンセル補償
回路は定性的には同じ特性である。定量的にはノイズキ
ャンセル補償回−の方が、工す小さい信号のエンファシ
スであり、工す高い周波数成分のエンファシスである。
回路は定性的には同じ特性である。定量的にはノイズキ
ャンセル補償回−の方が、工す小さい信号のエンファシ
スであり、工す高い周波数成分のエンファシスである。
第１２図の内（＆ Ａ 、ｚ、 ＊ｘｘ＊ ｔカｔ 、
Ｃａ Ｒ＠ ＲＬｅ Ｃｔは第１Ｃ図と同じであ〕、Ｒ
Ｄ、ＣＤ、偽、ｑ、ノ、がＨＰＦ２６．アンプ２７、振
幅制限器２８を構成しており、Ｂ）ｒ、ｃｒｔＱｓ ｅ
４ ｍ４かｎｐＦｓ １ｅアンプ３２．振幅制限器Ｓ５
を構成している。第１２１の回路的特長はプリエンファ
シス、ダイ讐ミツクエンファシス、ノイズキャンセル補
償用負荷抵抗を全て共通化し回路の１ｖｉ略化を因りて
いることである。このため、ＬｐＦ２４．５０．３５も
ＲＬ 、ＣＩ−たけて構成される。
Ｃａ Ｒ＠ ＲＬｅ Ｃｔは第１Ｃ図と同じであ〕、Ｒ
Ｄ、ＣＤ、偽、ｑ、ノ、がＨＰＦ２６．アンプ２７、振
幅制限器２８を構成しており、Ｂ）ｒ、ｃｒｔＱｓ ｅ
４ ｍ４かｎｐＦｓ １ｅアンプ３２．振幅制限器Ｓ５
を構成している。第１２１の回路的特長はプリエンファ
シス、ダイ讐ミツクエンファシス、ノイズキャンセル補
償用負荷抵抗を全て共通化し回路の１ｖｉ略化を因りて
いることである。このため、ＬｐＦ２４．５０．３５も
ＲＬ 、ＣＩ−たけて構成される。
前述した１うにダイナミックエンファシスは入力信号が
小さい時にエンファシス量か大きく入力信号か十分大き
い時はエンファシス量か小、さい必豊かある。このため
、第４図ＣＢ＞に示すクリップ範囲２５はプリエンファ
シスに比べ十分小さい必要かある。第１２図ではブリエ
ンフγ゛シスとダイナミックエンファシスの負荷抵抗が
共通であるのでダイナミックエンファシスのクリップ範
１２５′を小さくするには１１を４に比べ十分小さくす
ればよい。この揚台ｓ ’ｌの設定に工り、・アンプ２
７の利得βとクリップ範囲２５が同時に設定される。偽
、ｑのエミッタにＲｘ、 、Ｒｘ、に相当するエミッタ
抵抗を入れることか考えられるかエミッタ抵抗を挿入す
るとアンプ２７の利得βかαに対して下がりすぎ、うま
くない。
小さい時にエンファシス量か大きく入力信号か十分大き
い時はエンファシス量か小、さい必豊かある。このため
、第４図ＣＢ＞に示すクリップ範囲２５はプリエンファ
シスに比べ十分小さい必要かある。第１２図ではブリエ
ンフγ゛シスとダイナミックエンファシスの負荷抵抗が
共通であるのでダイナミックエンファシスのクリップ範
１２５′を小さくするには１１を４に比べ十分小さくす
ればよい。この揚台ｓ ’ｌの設定に工り、・アンプ２
７の利得βとクリップ範囲２５が同時に設定される。偽
、ｑのエミッタにＲｘ、 、Ｒｘ、に相当するエミッタ
抵抗を入れることか考えられるかエミッタ抵抗を挿入す
るとアンプ２７の利得βかαに対して下がりすぎ、うま
くない。
ノイズキャンセル補償回路もダイナミックエンファシス
回路とＰｌじ事情にあ’）ｓ Ｉ＊に’ａに比べ十分小
さくすることが望ましい。
回路とＰｌじ事情にあ’）ｓ Ｉ＊に’ａに比べ十分小
さくすることが望ましい。
次に第１２図を用いたプリエンファシス、ターイナミッ
クエンファシス、ノイズキャンセル回路の具体的設計例
會述べる。入力端子１には１ＶＰＰ。
クエンファシス、ノイズキャンセル回路の具体的設計例
會述べる。入力端子１には１ＶＰＰ。
のビデオ信号か印加されるとする。各エンファシス回路
のエンファシス量を決めるアンプ２２゜２７．５２の電
圧利得α−β−γ−５倍とする。
のエンファシス量を決めるアンプ２２゜２７．５２の電
圧利得α−β−γ−５倍とする。
各エンファシス回路の時定数はプリエンファシス回路：
ＣＲ−１，６μ５（１００ＡＪ？ｚ）、ダイナミック
エンファシス回路： ＣａＲｐ鱈へ３２μ、５（５０口
ＡＮｚ）、ノイズキャンセル補償回路： ＣＮＲＮ客０
．１６μＳ（ＩＭＢつとする。
ＣＲ−１，６μ５（１００ＡＪ？ｚ）、ダイナミック
エンファシス回路： ＣａＲｐ鱈へ３２μ、５（５０口
ＡＮｚ）、ノイズキャンセル補償回路： ＣＮＲＮ客０
．１６μＳ（ＩＭＢつとする。
α−３とするため、ＲＬ−２，，７１ｍ、 ＲＭ、 −
Ｒｘ、 −３０（［１とする。
Ｒｘ、 −３０（［１とする。
各振幅制限器２５，２８．５５の特性はＩｏｅｌ＠ｅｌ
冨の１１！Ｌで決まシ、１．−１ＷＬＡＩ、−４−ζ１
５ｍＪとするとプリエ・ンファシス回路のクリップ範囲
（第４図（Ｂ）の２５に示すもの）は２．７ＶＰＰにな
るのに対して、ダイナミックエンファシス回路お工びノ
イズキャンセル回路のクリップ範囲は両方とも０１４Ｖ
ＰＰとなる。
冨の１１！Ｌで決まシ、１．−１ＷＬＡＩ、−４−ζ１
５ｍＪとするとプリエ・ンファシス回路のクリップ範囲
（第４図（Ｂ）の２５に示すもの）は２．７ＶＰＰにな
るのに対して、ダイナミックエンファシス回路お工びノ
イズキャンセル回路のクリップ範囲は両方とも０１４Ｖ
ＰＰとなる。
上記のように設計された第１２図の総合エンファシス特
性は第１３図の５６．５６’ 、５７．５７’のように
なる。第１ｓ図の５６．５７は第１２図のＣＬかない揚
台であシ、５６’ 、５７１は１ｉｔｃＬ謂９Ｑｓ５ｍ
ｃとなるＣＬｔ付加した時のｗ＠ｔＬ数特性である。亀
子１に叩加１．さされる信号か十分率さい一合には５６
，５６″に水子エンファシスがかかるのに対して人力信
号かある程度大きいと５７．５７’に示すように工ンフ
讐シス量が減る。。
性は第１３図の５６．５６’ 、５７．５７’のように
なる。第１ｓ図の５６．５７は第１２図のＣＬかない揚
台であシ、５６’ 、５７１は１ｉｔｃＬ謂９Ｑｓ５ｍ
ｃとなるＣＬｔ付加した時のｗ＠ｔＬ数特性である。亀
子１に叩加１．さされる信号か十分率さい一合には５６
，５６″に水子エンファシスがかかるのに対して人力信
号かある程度大きいと５７．５７’に示すように工ンフ
讐シス量が減る。。
第１４図は第１１図のエンファシス回路に対するティエ
ンファシス回路の一実施例を示すブロック図である。第
１４図は第１１図の逆回路になっており波形走を伴うこ
となく信号波形を復元することができる。前述した輪郭
部に残るノイズを目立たなくするため、アンプ２２，２
７．５２の利得をエンファシス回路のそれ工す小さめに
辿ぶことが望ましい。また同じ理由力・ら振幅制限器２
３−２８、Ｓ５のクリップｍ５ｔ−エンファシス回路の
それ工す大きくとることか望ましい。
ンファシス回路の一実施例を示すブロック図である。第
１４図は第１１図の逆回路になっており波形走を伴うこ
となく信号波形を復元することができる。前述した輪郭
部に残るノイズを目立たなくするため、アンプ２２，２
７．５２の利得をエンファシス回路のそれ工す小さめに
辿ぶことが望ましい。また同じ理由力・ら振幅制限器２
３−２８、Ｓ５のクリップｍ５ｔ−エンファシス回路の
それ工す大きくとることか望ましい。
第１５図は不発明のプリエンファシス回路にダイナミッ
クエンファシスとノイズキャンセルＭ慎を併用した場合
のプリエンファシス回路の別の一実島例會示すブロック
−である。第１５図において、ＨＰＦ ５１、アンプ３
２％振−制魅益５＼ＬＰＦ玖と加３ｉｌＩＬ器５６がノ
イズキャンセル補償回路を、 １１ｐＦ２６アンプ２７
、振幅制限器２ａ、ＬＰＦ５０ ト加真６Ｓ７がダイナ
−ミツクエンファシス回路ｔ、ＨＰＦ１２．アンプ２２
％振幅制ｗ＆６２＼ ＬＰＦ２４と加算器１５がプリエ
ンファシス回路をそれぞれ本成する。第１５図の特９＃
、はノイズキャンセル補償回路とタフイナミックエンフ
ァシス回路とプリエンファシス回路を直列接続している
ことである。接続の順序は第１５図に示す工うにプリエ
ンファシス時定数の小さい順に接続するのかよい。塩出
はノイズキャンセル補償回路でのエンファシス特性か次
段のダイナミックエンファシス特性に大きく影曽しない
工うにするためである。
クエンファシスとノイズキャンセルＭ慎を併用した場合
のプリエンファシス回路の別の一実島例會示すブロック
−である。第１５図において、ＨＰＦ ５１、アンプ３
２％振−制魅益５＼ＬＰＦ玖と加３ｉｌＩＬ器５６がノ
イズキャンセル補償回路を、 １１ｐＦ２６アンプ２７
、振幅制限器２ａ、ＬＰＦ５０ ト加真６Ｓ７がダイナ
−ミツクエンファシス回路ｔ、ＨＰＦ１２．アンプ２２
％振幅制ｗ＆６２＼ ＬＰＦ２４と加算器１５がプリエ
ンファシス回路をそれぞれ本成する。第１５図の特９＃
、はノイズキャンセル補償回路とタフイナミックエンフ
ァシス回路とプリエンファシス回路を直列接続している
ことである。接続の順序は第１５図に示す工うにプリエ
ンファシス時定数の小さい順に接続するのかよい。塩出
はノイズキャンセル補償回路でのエンファシス特性か次
段のダイナミックエンファシス特性に大きく影曽しない
工うにするためである。
第１６図は第１５図のプリエンファシス回路と対にして
用いるディエンファシス回路の一実施例を示すブロック
−である。当然のことながら、ディエンファシス回路は
プリエンファシス回路の逆回路である必要があり、第１
６図に示すようにＢＰ１１２％アンプ２人伝幅制ＰＩＬ
ｃｂ ２Ｌ ＬＰＦ２４． ａｍ器１６からなるノイズ
キャンセルＩＰ！１路、ＩＩＰＦ２６．アンプ２７、振
１１ｉ制限番２ζＬＰＦ５０．減算器３９からなるタイ
ナミックティエンファシス回路、 ＨＰＦ５１、アンプ
ｓ４振−制限器５＼ＬＰ１５＼減算器３８カ・らなるデ
ィエンファシス回路の順に直列接続セれる必要がある。
用いるディエンファシス回路の一実施例を示すブロック
−である。当然のことながら、ディエンファシス回路は
プリエンファシス回路の逆回路である必要があり、第１
６図に示すようにＢＰ１１２％アンプ２人伝幅制ＰＩＬ
ｃｂ ２Ｌ ＬＰＦ２４． ａｍ器１６からなるノイズ
キャンセルＩＰ！１路、ＩＩＰＦ２６．アンプ２７、振
１１ｉ制限番２ζＬＰＦ５０．減算器３９からなるタイ
ナミックティエンファシス回路、 ＨＰＦ５１、アンプ
ｓ４振−制限器５＼ＬＰ１５＼減算器３８カ・らなるデ
ィエンファシス回路の順に直列接続セれる必要がある。
。
以上述べた工うに本発明によれば、クリップに工す生じ
る波形走を簡単なディエンファシス回路で十分に抑圧で
きるとと庵に、プエンフγシス回路およびクリップ回路
ｔ−ｍｓな回路で構成できる。
る波形走を簡単なディエンファシス回路で十分に抑圧で
きるとと庵に、プエンフγシス回路およびクリップ回路
ｔ−ｍｓな回路で構成できる。
Ｍ １ ｉｌａ［米のエンファシス、クリップ、ティエ
ンファシス回路を示すブロック図、第２図は第１図の波
形を示す波形図、第３図は本発明の原理を示すブロック
図、第４図Ｆｉｔｓｓ図の各部の波形を示す波形図、第
５図は不発明に用い６ｆイ工ンフアシス回路の一実施例
を示すブロック図、第６図は本発明に用いるティエンフ
ァシス回路の一実施例管示すｕｊｉ６凶、第７図はティ
エンファシス回路の出力成形を示す良形図、ｗ、ｉ図扛
不発明に相いるティエンファシス回路の別の一実施例含
水す回路図、第９図は本発明のプリエンファシス回路の
別の一実施例管示すブロック図、第１０図社第９図の具
体的回路の−ｆｌｌを示す回路図、第１１図は本発明の
プリエンファシス回路の苅の一実ｍ例を示すブロック図
、第１２図は第１１図の具体的回路の一例金示す回路図
、第１Ｓ図は第１２図の特性の一例を示す胸波数特性図
、第１４図は本発明に用いるティエンファシス回路の別
の一実施例を示すブロック図シ第１５図扛本発明のプリ
エンファシス回路の別１の一実施例を示すブロック図、
第１６図は不発明に用いるティエンファシス回路の別の
一実１１ａ ４／Ｉｔ’を示すブロック図である。 １・・・ビデオ信号の入力端子、１２．１Ｂ、２６，５
１゜・Ａ 域Ｆ ｉ 器ＣＨＰＦ）、 １５，１７，
２５．２Ｂ、２９．Ｓ５，５４゜・・・振幅制限器、
１５，３６．３７・・・加算器。 代理人弁理士 博 １）利 辛 第１圓 オ ２ 図 オ ３ 山 オ ４ Ｉ 第５囚 、ｌ オフ山 ？ オフ山 オ ８［！１ ５ オ １０ ■ 第１１０ オｔ２ （ＩＱ オ ／３ ０！Ｉ Ｍ、を牧（ＭＨ２） 第１斗ｎ ｚｒノ５
ンファシス回路を示すブロック図、第２図は第１図の波
形を示す波形図、第３図は本発明の原理を示すブロック
図、第４図Ｆｉｔｓｓ図の各部の波形を示す波形図、第
５図は不発明に用い６ｆイ工ンフアシス回路の一実施例
を示すブロック図、第６図は本発明に用いるティエンフ
ァシス回路の一実施例管示すｕｊｉ６凶、第７図はティ
エンファシス回路の出力成形を示す良形図、ｗ、ｉ図扛
不発明に相いるティエンファシス回路の別の一実施例含
水す回路図、第９図は本発明のプリエンファシス回路の
別の一実施例管示すブロック図、第１０図社第９図の具
体的回路の−ｆｌｌを示す回路図、第１１図は本発明の
プリエンファシス回路の苅の一実ｍ例を示すブロック図
、第１２図は第１１図の具体的回路の一例金示す回路図
、第１Ｓ図は第１２図の特性の一例を示す胸波数特性図
、第１４図は本発明に用いるティエンファシス回路の別
の一実施例を示すブロック図シ第１５図扛本発明のプリ
エンファシス回路の別１の一実施例を示すブロック図、
第１６図は不発明に用いるティエンファシス回路の別の
一実１１ａ ４／Ｉｔ’を示すブロック図である。 １・・・ビデオ信号の入力端子、１２．１Ｂ、２６，５
１゜・Ａ 域Ｆ ｉ 器ＣＨＰＦ）、 １５，１７，
２５．２Ｂ、２９．Ｓ５，５４゜・・・振幅制限器、
１５，３６．３７・・・加算器。 代理人弁理士 博 １）利 辛 第１圓 オ ２ 図 オ ３ 山 オ ４ Ｉ 第５囚 、ｌ オフ山 ？ オフ山 オ ８［！１ ５ オ １０ ■ 第１１０ オｔ２ （ＩＱ オ ／３ ０！Ｉ Ｍ、を牧（ＭＨ２） 第１斗ｎ ｚｒノ５
Claims (1)
- ビデオ信号が入力される入力亀子と該入力端子に印加さ
れたビデオ信号の為域崗波歓成分を取り出す高域ｒ波器
と、該高域ｆ波巻の出力信号のｆｉ物管制限する振幅制
限番と、該ビデオ信号と除振幅制限器の出力信号を加算
する加其器を設けたこと全特徴とするビデオテープレコ
ーダのプリエンファシス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56175676A JPS5880107A (ja) | 1981-11-04 | 1981-11-04 | 磁気記録装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56175676A JPS5880107A (ja) | 1981-11-04 | 1981-11-04 | 磁気記録装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5880107A true JPS5880107A (ja) | 1983-05-14 |
| JPH0341882B2 JPH0341882B2 (ja) | 1991-06-25 |
Family
ID=16000282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56175676A Granted JPS5880107A (ja) | 1981-11-04 | 1981-11-04 | 磁気記録装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5880107A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60705U (ja) * | 1983-06-14 | 1985-01-07 | 三洋電機株式会社 | 再生特性切換回路 |
| JPS60192157U (ja) * | 1984-05-29 | 1985-12-20 | 三洋電機株式会社 | ノイズ低減回路 |
| JPS6137675U (ja) * | 1984-08-09 | 1986-03-08 | ソニー株式会社 | ホワイトクリツプ補償回路 |
| JPS6260374A (ja) * | 1985-09-10 | 1987-03-17 | Fujitsu General Ltd | 記録再生装置 |
| JPS6266478U (ja) * | 1985-10-16 | 1987-04-24 | ||
| JPS62281508A (ja) * | 1986-05-30 | 1987-12-07 | Hitachi Ltd | 信号処理装置 |
| JPS6481402A (en) * | 1987-09-22 | 1989-03-27 | Canon Kk | Signal processor |
| JPS6481401A (en) * | 1987-09-22 | 1989-03-27 | Canon Kk | Signal processor |
-
1981
- 1981-11-04 JP JP56175676A patent/JPS5880107A/ja active Granted
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60705U (ja) * | 1983-06-14 | 1985-01-07 | 三洋電機株式会社 | 再生特性切換回路 |
| JPH0413790Y2 (ja) * | 1983-06-14 | 1992-03-30 | ||
| JPS60192157U (ja) * | 1984-05-29 | 1985-12-20 | 三洋電機株式会社 | ノイズ低減回路 |
| JPS6137675U (ja) * | 1984-08-09 | 1986-03-08 | ソニー株式会社 | ホワイトクリツプ補償回路 |
| JPH0430863Y2 (ja) * | 1984-08-09 | 1992-07-24 | ||
| JPS6260374A (ja) * | 1985-09-10 | 1987-03-17 | Fujitsu General Ltd | 記録再生装置 |
| JPS6266478U (ja) * | 1985-10-16 | 1987-04-24 | ||
| JPS62281508A (ja) * | 1986-05-30 | 1987-12-07 | Hitachi Ltd | 信号処理装置 |
| JPS6481402A (en) * | 1987-09-22 | 1989-03-27 | Canon Kk | Signal processor |
| JPS6481401A (en) * | 1987-09-22 | 1989-03-27 | Canon Kk | Signal processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0341882B2 (ja) | 1991-06-25 |
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