JPS61108215A - エンファシス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、信号伝達に伴うＳ／Ｎの悪化を防止するた
めのエンファシス回路に関する。

〔発明の技術的背景〕

例えば、ビデオチーブレコーダにおいては、輝度信号は
周波数変調（以下、ＦＭ変調と称する）されて磁気テー
プに記録され、再生時は、このＦＭ変調された輝度信号
をＦＭ復調することにより、元の輝度信号を得るように
なっている。

このように、信号をＦＭ変調して記録し、再生時、被変
調信号（以下、ＦＭ信号と称する）を後設して元の信号
を得る方式の機器においては、記録再生過程で発生した
ノイズ（ＦＭ信号に重畳されたノイズ）は、復調出力に
復調ノイズとして現われ、その振幅レベルが周波数に比
例して大きくなるいわゆる三角ノイズ特性をもっている
。

そのため、このような機器においては、記録時、Ｆ　Ｍ
変調される信号（変調信号）の高域を予じめ強調するプ
リエンファシス処理が行われ、再生時には、ＦＭ復調後
、プリエンファシス処理とは逆特性のディエンファシス
処理を行って、元の信号に戻すことが行われる。

また、Ｓ／Ｎの悪い小レベルの信号に対しては大きなプ
リエンファシスをかげ、Ｓ／Ｎのよい大レベルの信号に
対しては小さなプリエンファシスをかげることにより、
Ｓ／Ｎの改善効果をさらに高めるとともに、信号レベル
の拡大を防ぐノンリニアなプリエンファシス処理を行う
場合もしばしばある。とのノンリニアなプリエンファシ
ス処理を行う場合は、再生時には、逆特性のノンリニア
なディエンファシス処理が行われる。

第６図及び第７図はそれぞれ、従来からビデオテープレ
コーダに用いられているノンリニアなプリエンファシス
回路、ノンリニアなディエンファシス回路を示すもので
ある。第６図及び第７図において、プリエンファシス部
１１及びディエンファシス部１５の増幅器１１１　、１
５１は通常トランジスタで構成され、端子Ｂ、Ｃ。

Ｅはそれぞれベース、エミッタ、コレクタである。

第６図におけるプリエンファシス回路は、抵抗Ｒａｔ　
Ｉ　Ｒｔ６＋コンデンサＣ１１で構成される時定数回路
によるエミッタピーキング効果により、入力端子１０に
印加される信号の高域の強調を行う。このとき、出力端
子１３に現れる信号の振幅レベルが小さいとき、コンプ
レス回路１２のダイオードＤＩ、ＤＩ！はオフしており
、増幅器１１１のコレクタインピーダンスが抵抗Ｒ目で
規定され、ダインの大きなプリエンファシス処理が行わ
れる。また、出力信号の振幅レベルが大きい場合は、コ
ンプレス回路１２のダイオードＤｌｌ及びＤ＋Ｊ’オン
し、増幅器１１１のコレクタインピーダンスがダイオー
ドＤｌｌまたはＤＩ２とコンデンサＣＩ２を直列接続し
た回路に抵抗ＲＩ！を並列接続した回路によって規定さ
れるようなインピーダンス（但し、ダイオードＤｌｌま
たはＩ）＋ｔのインピーダンスはオン時のインピーダン
ス）となる。したがって、増幅器１１１の負荷が小レベ
ル信号時よりも小さくなり、ゲインの小さなプリエンフ
ァシス処理がなされる。

ここで、抵抗ＲＩＭはダイオードＤｌｌ及びＤ１！がオ
フしているときに、その両端電圧を０にするための高抵
抗であり、通常、Ｒ＊　ｓ　）　ＲＩｍと選ハレるので
、プリエンファシス量が抵抗Ｒ１゜によって影響を受け
ることはほとんどない。

−４、第７図のノンリニアなディエンファシス回路は、
第６図のノンリニアなプリエンファシス回路とは逆の極
性を示すものである。

この回路によるディエンファシス処理は、増幅器１５１
の端子Ｃに接続される抵抗Ｒ１４゜ＲＩ！、、コンデン
サＣＩ３によって構成される時定数回路によってなされ
、出力端子１７における信号の高域の振幅レベルを低下
させるものである。ここで、入力端子１４に印加される
信号が□小レベルのときは、エキス／？ンド回路１６の
ダイオードｎｔｓ、１）ｔ４はオフしており、増幅器１
５１のエミッタのインピーダンスは抵抗Ｒ１゜によって
規定され、ダインの小さなディエンファシス処理がなさ
れる。このとき、ディエンファシス特性を前述のプリエ
ンファシス特性とは逆特性となるようにする。

また、入力信号が大レベルのときは、エキスノぐンド回
路１６のダイオードＤＩｓ、ＤＩ−家オンしており、増
幅器１５１のエミッタ側インピーダンスは、ダイカード
Ｄ１８またはＤＩ、とコンデンサＣＩ４の直列回路に、
抵抗Ｒ＋６を並列接続した回路のインピーダンスによっ
て規定されるため、小さくなる。これにより、ゲインの
大きなディエンファシス処理がなされる。

〔背景技術の問題点〕

ところで、従来のエン７アシス回路では、上述の如く、
シリ゛エンファシス回路とデイエンフアシス回路とはそ
れぞれ独立に構成されている。

このため、従来のエンファシス回路は回路規模が大きく
、製造経費が高くつく。１だ、プリエンファシス用の時
定数回路とディエンファシス用の時定数回路が独立して
構成されるため、素子の特性が変動すると、プリエンフ
ァシス特性とディエンファシス特性を合わせることが難
しいという問題がある。

また、回路を半導体集積回路化する場合、時定数回路は
通常外付は回路として構成される。

したがって、上記の如く、時定数回路を各処理ごとに設
げる構成では、外付は部品が増加することになる。これ
により、多くの外伺はピンを必要とし、半導体集積回路
のパッケージが大きくなる。また、回路基板の面積の増
大及び回路の製造経費の上昇を招くという欠点がある。

〔発明の目的〕

この発明は上記の事情に対処すべくなされたもので、プ
リエンファシス処理用の時定数回路とディエンファシス
処理用の時定数回路で多くのインピーダンス素子を兼用
できるようにすることにより、安価で性能に浸れ、集積
回路化にも適したエンファシス回路を提供することを目
的とする。

〔発明の概要〕

との発明は、入力信号とこれを時定数回路に通した信号
を加算することによりプリエンファシス出力を得、入力
信号とこれを時定数回路に通した信号を減算する仁とに
よりディエンファシス出力を得るようにすることにより
、シリエンファシス用の時定数回路とディエンファシス
用の時定数回路でほとんどのインピーダンス素子を兼用
できるようにしたものである。

〔発明の実施例〕

以下、図面を参照してこの発明の一実施例を詳細に説明
する。

第１図はこの発明の一実施例の構成を示す回路図である
。

第１図において、スイッチ２１の一方の固定端子２１ノ
にはプリエンファシス処理を施すべき信号ＳＰが印加さ
れ、他方の固定端子２１２にはディエンファシス処理を
施すべき信号ＳＤが印加される。スイッチ２ノの可動接
片２１３はプリエンファシス処理時、一方の固定端子２
１１に接続され、ディエンファシス処理時は他方の固定
端子２１２に接続される。したがって、プリエンファシ
ス処理時は、信号Ｓ、がスイッチ２１によって選択され
、端子２２より加算器２３、減算器２４の各一方の入力
端子２３１゜２４１に与えられる。一方、ディエンファ
シス処理時は、信号ＳＤが選択され、加算器２３、減算
器２４の各一方の入力端子２３１，２４１に与えられる
。

また、スイッチ２１によって選択された信号は時定数回
路２５を介して加算器２３、減算器２４の各他方の入力
端子２３２，２４２に与えられる。時定数回路２５は抵
抗Ｒ２１、Ｒ２！　１コイルＬ＋＋＋＋、コンデンサＣ
＋　、スイッチ５Ｗｄ５ら成る。抵抗Ｒ２＋の一端は上
記端子２２に接続され、他端は加算器２３、減算器２４
の各他方の入力端子に接続される。コイルＬＩＨとコン
デンサＣ２凰は抵抗Ｒ１！の他端とアース間に並列に挿
入されている。抵抗Ｒ１雪は一端が抵抗Ｒ７翼の他端に
接続され、他端はスイッチＳＷを介してアースに接続さ
れている。

’ＭＬ　Ｋ　Ｒｔｘ　ＨコイルＬｌｌｌｌコンデンサＣ
２１はツリエンンアシス処理用の時定数回路を構成する
。

そして、スイッチＳＷがオンし、コイルＬｌｌやコンデ
ンサＣ！ｘに抵抗Ｒ６！が並列に接続されるとディエン
ファシス処理用の時定数回路が構成される。

上記構成において動作を説明する。プリエンファシス処
理時、スイッチ２１の可動接片２１３は固定端子２１１
側に接続される。また、スイッチＳＷはオフ状態にある
。したがって、プリエンファシス処理を施すべき信号Ｓ
Ｐは加算器２３、減算器２４の各一方の入力端子２３１
゜２４ノに与えられる。さらに、この信号Ｓ、は、抵抗
Ｒ２１、コイルＬ　ｚ　ＩｓコンデンサＣ１かう成るプ
リエンファシス用の時定数回路を介して加算器２３、減
算器２４の各他方の入力、端子２３２，２４２に与えら
れる。そして、プリエンファシス出力ＯＰは加算器２３
の出力端子２３３から得られる。

つまり、プリエンファシス回路は抵抗Ｒ２１゜コイルＬ
ｌｌ、コンデンサＣ＊　１　％加算器２３によって構成
され、プリエンファシス出力ＯＦは信号ＳＰにこれをプ
リエンファシス用時定数回路に通した信号を加算するこ
とによって得られる。

この回路の入出力間の伝達関数Ｅ←）、つまりプリエン
ファシス特性を求めると、 但し、ω：信号ＳＰの角周波数 Ａ：加算器２３の入力端子２３ノにお ける信号に対する入力端子２３２ における信号の加算比 となる。との式（１）で示される特性の一例は、第２図
に（ａ）で示すような通常のビデオテープレコーダにお
けるプリエンファシス特性を示す。

一方、ディエンファシス処理時は、スイッチ２１の可動
接片２１３は固定端子２１２に接続される。また、スイ
ッチＳＷはオン状態とされる。これにより、加算器２３
と減算器２４の各一方の入力端子２３１，２４１には、
信号ＳＤが入力される。また、スイッチＳＷがオンして
いるため、抵抗Ｒ■がコンデンサＣ！１やコイルＬｌｌ
に並列に接続されるようになり、加算器２３、減算器２
４の各他方の入力端子２３２゜２４２には信号ＳＤを抵
抗Ｒｔｔ　ｔＲ１！　ｓ　コイルＬ、１．コンデンサ０
２１から成る時定数回路に通した信号が与えられる。そ
して、ディエンファシス出力ＯＤは減算器２４の出力端
子２４３から得られる。つまり、ディエンファシス回路
は抵抗Ｒ２１ｐ　Ｒ＊＊・コイルＬ！１１コンデンサＣ
！１１減算器２４によって構成され、ディエンファシス
出力ＯＤは、信号ＳＤからこれをディエンファシス処理
用時定数回路に通した信号を減することによって得られ
る。

とのディエンファシス回路の入出力間の伝達関数Ｄ（→
、つまり、ディエンファシス特性は、但し、Ａ：減算器
２４の入力端子２４）における信号に対する入力端子２
４２ における信号の減算比 となる。ここで、プリエンファシス特性とディエンファ
シス特性が完全な逆特性となるためには、 Ｅ（ａうｘＤ（６））−、ｘ・・・・・・・・・・・・
（３ンとなればよい。これが成り立つ条件を式（１）　
＋　（２）　ｔ（３）から求めると、 Ｒｔ　ｔ　＝Ｒ２１／Ａ　　　　　・・・・・・・・・
・・・（４）となる。つまり、プリエンファシス時の加
算比（Ａ）とディエンファシス時の減算比（Ａ）を同一
とし、ディエンファシス時に付加する抵抗島２の値を、
抵抗Ｒ２１を加算比（＝減算比：Ａ）で除した値とする
ことによって、互いに逆なプリエンファシス特性とディ
エンファシス特性をもつエンファシス回路を得ることが
できる。その特性の一例を第３図（ｂ）として示す。こ
の特性（ｂ）は、加算器２３からのプリエンファシス出
力０．を信号ＳＤとしてディエンファシス回路に入力し
、減算器２４から取り出す場合の通過特性を示すもので
ある。

なお、ディエンファシス処理時に挿入される抵抗Ｒ０の
値を式（４）の条件に従って得られる値とは異なる値に
設定することにより、ディエンファシス処理後の信号の
周波数特性に変化を与えることができる。例えば、ビデ
オテープレコーダにおいては、このディエンファシス出
力ＯＰの周波数特性を変えることにより、他の回路で損
失があった周波数帯域の補償を行ったり、好みの再生画
像を作ることが可能となる。

以上詳述したようにこの実施例は、入力信号ＳＰとこれ
をプリエンファシス用時定数回路に通した信号を加算す
ることによってプリエンファシス出力ＯＰを得、入力信
号ＳＤからこれをディエンファシス用時定数回路に通し
た信号を減することにより、ディエンファシス出力ＯＤ
を得るようになっている。したがって、プリエンファシ
ス用時定数回路とディエンファシス用時定数回路で大部
分の構成インビルダンス素子を兼用することができる。

これにより、回路規模の縮少及び製造経費の低減を図る
ことができ、かつプリエンファシス特性とディエンファ
シス特性とを合わせることが容易となり、また集積回路
化にも適することになる。

第３図はこの発明の他の実施例を示す回路図である。こ
の実施例はノンリニアなエンファシス処理を行うように
構成された例を示すものである。

第３図において、先の第１図と異なる点は、時定数回路
２５の出力端子と加算器２３、減算器２４の各他方の入
力端子２３２，２４２との間に振幅制限増幅器２６を挿
入した点にある。

この振幅制限増幅器２６によって、プリエンファシス処
理時は、加算器２３の入力端子２３２に対する信号の入
力レベルが制限され、ディエンファシス処理時は、減算
器２４の入力端子２４２に対する信号の入力レベルが制
限を受けることになる。つまり、プリエンファシス処理
時は、信号Ｓ　のレベルが大きい程、この信号ＳＰが振
幅制限増幅器２５で振幅制限される割合いが大きくなる
。その結果、加算器２３において、入力端子２３ノの信
号に対する入力端子２３２の信号の加算レベルが小さく
なり、ノンリニアなプリエンファシス特性が得られるこ
とになる。

同様に、ディエンファシス処理時は、信号ＳＤのレベル
が大きい程、減算器２４において、入力端子２４１の信
号に対する入力端子２４２の信号の減算レベルが小さく
なり、ノンリニアなディエンファシス特性が得られる。

この場合、振幅制限増幅器２６の振幅制限レベルを適宜
設定することにより、任意のノンリニア特性を得ること
かできる。第４図において、（、）はノンリニアなプリ
エンファシス特性の一例を示すものであり、入力信号Ｓ
Ｐのレベルが大きい程、プリエンファシス量が低下する
。また、特性（ｂ）は、信号Ｓ、をノンリニアなプリエ
ンファシス回路→ノンリニアディエンファシス回路へと
通過させた際の通過特性を示すものである。

このように、加減算処匪によりエンファシス出力Ｏｐ、
ＯＤを得る構成では、従来はコンプレス回路とエキスパ
ンダ回路が必要であったのに対し、振幅制限レベル２６
だげでノンｙニアな２つのエンファシス処理を行うこと
ができる。

第５図は第３図の具体的検感の一例を示すものである。

図において、トランジスタＱｘ＋〜Ｑ、い抵抗Ｒ２Ｂ　
””’　Ｒ２６、定電流源■１、定電圧源ＶＢは加算器
２３、減算器２４、振幅制限増幅器２６を構成する。ま
た、トランジスタＱ２５、抵抗ＲｔｙはスイッチＳＷを
構成する。また、Ｃ２２＋　Ｃ２Ｂは結合コンデンサで
あり、工２は定電流源、Ｑ２１１はトランジスタである
。

この第５図の動作を説明すると、トランジスタＱ■はプ
リエンファシス用及びディエンファシス用の時定数回路
を駆動するためのエミッタホロワトランジスタである。

端子２２に導びかれた信号（ノンリニアなプリエンファ
シス処理時は信号ＳＰ、ノンリニアなディエンファシス
処理時は信号ＳＤ）はトランジスタＱ宜６を介して時定
数回路２５に入力されるとともに、トランジスタＱ＊ｇ
、Ｑ＊＊のベースに与えられる。

トランジスタＱ！ｌ、Ｑ！！のベースに与えられた信号
はそれぞれのエミッタから出力され、それぞれ抵抗Ｒ１
３，Ｒ１４を介してプリエンファシス用の出力端子２３
３、ディエンファシス用の出力端子２４３に伝送される
。ここで、抵抗Ｒ１１，Ｒ１４に流れる電流はそれぞれ
差動構成のトランジスタＱ２ｓ　　、Ｑｘ＋のコレクタ
電流である。また、トランジスタＱｚ番のベースには、
時定数回路に通した信号が与えられる。したがって、抵
抗Ｒ２ｍには、時定数回路を通過した信号と同相の信号
が発生し、抵抗Ｒ２４には、時定数回路を通過した信号
と逆相の信号が発生する。

したがって、トランジスタＱｙｓのコレクタでは、端子
２２に与えられる信号と時定数回路を通った信号との加
算処理が行われ、端子２３３にプリエンファシス出力Ｏ
Ｐが得られる。また、トランジスタＱ２４のコレクタで
は、端子２２に与えられる信号と時定数回路を通った信
号の減算処理が行われ、端子、？　４３Ｖｃデイエンフ
アシス出力ＯＤが得られる。

ここで、プリエンファシス処理とディエンファシス処理
の時定数の切り換えは、ディエンファシス処理時に、ト
ランジスタＱ２！１のペースにハイレベルの信号を与え
、トランジスタＱ２１１をオンにし、抵抗Ｒ２Ｔ１をコ
イルＬ２１やコンデンサＣＨＩに並列に接続することに
よりなされる。

この第夕図の回路において、トランジスタＱｘｓ及びＱ
２４によって構成される差動増幅回路は、トラフ２２２
０２番のベース端でみて、約１５０　ｍＶ　（ピーク・
ピーク値）の制限をもつ振幅制限増幅器として動作する
。したがって、トランジスタＱｚ４のベース端で振幅レ
ベルが約１５０ｍＶ　（ピーク・ピーク値）を越えるよ
うな信号に対してノンリニアなエンファシス回路として
働く。

この回路で、抵抗ＲｔＳ及びＲ２４の抵抗値をともにＲ
とすれば、加算比Ａ及び減算比Ａは等しくなり、 ｋＴ 但し、工：電流源■２の電流値 ｑ：電子の電荷 に：？ルツマン定数 Ｔ：絶対温度 で与えられる。ここで、式（５）では、抵抗Ｒ７，。

Ｒｔａの抵抗値を抵抗Ｒ２１，Ｒ１！の抵抗値に比して
十分大きくすることで、抵抗Ｒ２ｇを無視した。

〔発明の効果〕

このようにこの発明によれば、プリエンファシス処理用
の時定数回路とディエンファシス処理用の時定数回路で
多くのイ°ンピーダンス素子を兼用できるようにするこ
とにより、安価で性能に優れ、集積回路化にも適したエ
ン７アシス回路を提供することができる。

【図面の簡単な説明】

第１図はとの発明の一実施例の構成を示す回路図、第２
図は第１図の動作を説明するための特性図、第３図はこ
の発明の他の実施例の構成を示す回路図、第４図は第３
図の動作を説明するための特性図、第５図は第３図の具
体的構成の一例を示す回路図、第６図は従来のノンリニ
アなプリエンファシス回路を示す回路図、第７図は従来
のノンリニアなディエンファシス回路を示す回路図であ
る。 ２１、ＳＷ・・・スイッチ、２２・・・端子、２３・・
・加算器、２４・・・減算器、２５・・・時定数回路、
Ｒ２＋、Ｒ２ａ・・・％　抗、　Ｃｔ　＋　・・・コン
デンサ、Ｒ２菫・・・コイル。 出願人代理人　　弁理士　鈴　江　武　彦￥Ｙ３ 一８５− ゛ト米八

Claims (1)

1. 【特許請求の範囲】 各一方の入力端子にプリエンファシス処理すべき第１の
   信号及びディエンファシス処理すべき第２の信号が選択
   的に与えられる加算手段及び減算手段と、 一端に上記第１、第２の信号が選択的に与えられ、他端
   が上記加算手段及び減算手段の各他方の入力端子側に接
   続される第１の抵抗性インピーダンス素子と、 この第１の抵抗性インピーダンス素子の他端と基準電位
   点との間に並列に挿入される誘導性インピーダンス素子
   及び容量性インピーダンス素子と、 ディエンファシス処理時、上記誘導性インピーダンス素
   子及び容量性インピーダンス素子に並列に接続される第
   ２の抵抗性インピーダンス素子とを具備し、上記第１の
   信号のプリエンファシス出力を上記加算手段の加算出力
   として得、上記第２の信号のディエンファシス出力を上
   記減算手段の減算出力として得るように構成されている
   ことを特徴とするエンファシス回路。