JPH058604B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、信号伝達に伴うＳ／Ｎの悪化を防
止するためのエンフアシス回路に関する。

〔発明の技術的背景〕

例えば、ビデオテープレコーダにおいては、輝
度信号は周波数変調（以下、FM変調と称する）
されて磁気テープに記録され、再生時は、この
FM変調された輝度信号をFM復調することによ
り、元の輝度信号を得るようになつている。

このように、信号をFM変調して記録し、再生
時、被変調信号（以下、FM信号と称する）を復
調して元の信号を得る方式の機器においては、記
録再生過程で発生したノイズ（FM信号に重畳さ
れたノイズ）は、復調出力に復調ノイズとして現
われ、その振幅レベルが周波数に比例して大きく
なるいわゆる三角ノイズ特性をもつている。

そのため、このような機器においては、記録
時、FM変調される信号（変調信号）の高域を予
じめ強調するプリエンフアシス処理が行われ、再
生時には、FM復調後、プリエンフアシス処理と
は逆特性のデイエンフアシス処理を行つて、元の
信号に戻すことが行われる。

また、Ｓ／Ｎの悪い小レベルの信号に対しては
大きなプリエンフアシスをかけ、Ｓ／Ｎのよい大
レベルの信号に対しては小さなプリエンフアシス
をかけることにより、Ｓ／Ｎの改善効果をさらに
高めるとともに、信号レベルの拡大を防ぐノンリ
ニアなプリエンフアシス処理を行う場合もしばし
ばある。このノンリニアなプリエンフアシス処理
を行う場合は、再生時には、逆特性のノンリニア
なデイエンフアシス処理が行われる。

第６図及び第７図はそれぞれ、従来からビデオ
テープレコーダに用いられているノンリニアなプ
リエンフアシス回路、ノンリニアなデイエンフア
シス回路を示すものである。第６図及び第７図に
おいて、プリエンフアシス部１１及びデイエンフ
アシス部１５の増幅器１１１，１５１は通常トラ
ンジスタで構成され、端子Ｂ，Ｃ，Ｅはそれぞれ
ベース、エミツタ、コレクタである。

第６図におけるプリエンフアシス回路は、抵抗
R₁₁，R₁₀、コンデンサC₁₁で構成される時定数回
路によるエミツタピーキング効果により、入力端
子１０に印加される信号の高域の強調を行う。こ
のとき、出力端子１３に現れる信号の振幅レベル
が小さいとき、コンプレス回路１２のダイオード
D₁₁，D₁₂はオフしており、増幅器１１１のコレ
クタインピーダンスが抵抗R₁₂で規定され、ゲイ
ンの大きなプリエンフアシス処理が行われる。ま
た、出力信号の振幅レベルが大きい場合は、コン
プレス回路１２のダイオードD₁₁及びD₁₂がオン
し、増幅器１１１のコレクタインピーダンスがダ
イオードD₁₁またはD₁₂とコンデンサC₁₂を直列接
続した回路に抵抗R₁₂を並列接続した回路によつ
て規定されるようなインピーダンス（但し、ダイ
オードD₁₁またはD₁₂のインピーダンスはオン時
のインピーダンス）となる。したがつて、増幅器
１１１の負荷が小レベル信号時よりも小さくな
り、ゲインの小さなプリエンフアシス処理がなさ
れる。

ここで、抵抗R₁₃はダイオードD₁₁及びD₁₂がオ
フしているときに、その両端電圧を０にするため
の高抵抗であり、通常、R₁₃＞R₁₂と選ばれるの
で、プリエンフアシス量が抵抗R₁₃によつて影響
を受けることはほとんどない。

一方、第７図のノンリニアなデイエンフアシス
回路は、第６図のノンリニアなプリエンフアシス
回路とは逆の極性を示すものである。

この回路によるデイエンフアシス処理は、増幅
器１５１の端子Ｃに接続される抵抗R₁₄，R₁₅、
コンデンサC₁₃によつて構成される時定数回路に
よつてなされ、出力端子１７における信号の高域
の振幅レベルを低下させるものである。ここで、
入力端子１４に印加される信号が小レベルのとき
は、エキスパンド回路１６のダイオードD₁₃，
D₁₄はオフしており、増幅器１５１のエミツタの
インピーダンスは抵抗R₁₆によつて規定され、ゲ
インの小さなデイエンフアシス処理がなされる。
このとき、デイエンフアシス特性を前述のプリエ
ンフアシス特性とは逆特性となるようにする。

また、入力信号が大レベルのときは、エキスパ
ンド回路１６のダイオードD₁₃，D₁₄はオンして
おり、増幅器１５１のエミツタ側インピーダンス
は、ダイカードD₁₃またはD₁₄とコンデンサC₁₄の
直列回路に、抵抗R₁₆を並列接続した回路のイン
ピーダンスによつて規定されるため、小さくな
る。これにより、ゲインの大きなデイエンフアシ
ス処理がなされる。

〔背景技術の問題点〕

ところで、従来のエンフアシス回路では、上述
の如く、プリエンフアシス回路とデイエンフアシ
ス回路とはそれぞれ独立に構成されている。この
ため、従来のエンフアシス回路は回路規模が大き
く、製造経費が高くつく。また、プリエンフアシ
ス用の時定数回路とデイエンフアシス用の時定数
回路が独立して構成されるため、素子の特性が変
動すると、プリエンフアシス特性とデイエンフア
シス特性を合わせることが難しいという問題があ
る。

また、回路を半導体集積回路化する場合、時定
数回路は通常外付け回路として構成される。した
がつて、上記の如く、時定数回路が各処理ごとに
設ける構成では、外付け部品が増加することにな
る。これにより、多くの外付けピンを必要とし、
半導体集積回路のパツケージが大きくなる。ま
た、回路基板の面積の増大及び回路の製造経費の
上昇を招くという欠点がある。

〔発明の目的〕

この発明は上記の事情に対処すべくなされたも
ので、プリエンフアシス処理用の時定数回路とデ
イエンフアシス処理用の時定数回路で多くのイン
ピーダンス素子を兼用できるようにすることによ
り、安価で性能に優れ、集積回路化にも適したエ
ンフアシス回路を提供することを目的とする。

〔発明の概要〕

この発明は、入力信号とこれを時定数回路に通
した信号を加算することによりプリエンフアシス
出力を得、入力信号とこれを時定数回路に通した
信号を減算することによりデイエンフアシス出力
を得るようにすることにより、プリエンフアシス
用の時定数回路とデイエンフアシス用の時定数回
路でほとんどのインピーダンス素子を兼用できる
ようにしたものである。

〔発明の実施例〕

以下、図面を参照してこの発明の一実施例を詳
細に説明する。

第１図はこの発明の一実施例の構成を示す回路
図である。

第１図において、スイツチ２１の一方の固定端
子２１１にはプリエンフアシス処理を施すべき信
号S_Pが印加され、他方の固定端子２１２にはデイ
エンフアシス処理を施すべき信号S_Dが印加され
る。スイツチ２１の可動接片２１３はプリエンフ
アシス処理時、一方の固定端子２１１に接続さ
れ、デイエンフアシス処理時は他方の固定端子２
１２に接続される。したがつて、プリエンフアシ
ス処理時は、信号S_Pがスイツチ２１によつて選択
され、端子２２より加算器２３、減算器２４の各
一方の入力端子２３１，２４１に与えられる。一
方、デイエンフアシス処理時は、信号S_Dが選択さ
れ、加算器２３、減算器２４の各一方の入力端子
２３１，２４１に与えられる。

また、スイツチ２１によつて選択された信号は
時定数回路２５を介して加算器２３、減算器２４
の各他方の入力端子２３２，２４２に与えられ
る。時定数回路２５は抵抗R₂₁，R₂₂、コイルL₂₁、
コンデンサC₁、スイツチSWから成る。抵抗R₂₁
の一端は上記端子２２に接続され、他端は加算器
２３、減算器２４の各他方の入力端子に接続され
る。コイルL₂₁とコンデンサC₂₁は抵抗R₂₁の他端
とアース間に並列に挿入されている。抵抗R₂₂は
一端が抵抗R₂₁の他端に接続され、他端はスイツ
チSWを介してアースに接続されている。

抵抗R₂₁、コイルL₂₁、コンデンサC₂₁はプリエ
ンフアシス処理用の時定数回路を構成する。そし
て、スイツチSWがオンし、コイルL₂₁やコンデ
ンサC₂₁に抵抗R₂₂が並列に接続されるとデイエン
フアシス処理用の時定数回路が構成される。

上記構成において動作を説明する。プリエンフ
アシス処理時、スイツチ２１の可動接片２１３は
固定端子２１１側に接続される。また、スイツチ
SWはオフ状態にある。したがつて、プリエンフ
アシス処理を施すべき信号S_Pは加算器２３、減算
器２４の各一方の入力端子２３１，２４１に与え
られる。さらに、この信号S_Pは、抵抗R₂₁、コイ
ルL₂₁、コンデンサC₂₁から成るプリエンフアシス
用の時定数回路を介して加算器２３、減算器２４
の各他方の入力端子２３２，２４２に与えられ
る。そして、プリエンフアシス出力O_Pは加算器
２３の出力端子２３３から得られる。

つまり、プリエンフアシス回路は抵抗R₂₁、コ
イルL₂₁、コンデンサC₂₁、加算器２３によつて構
成され、プリエンフアシス出力O_Pは信号S_Pにこ
れをプリエンフアシス用時定数回路に通した信号
を加算することによつて得られる。この回路の入
出力間の伝達関数Ｅ（ω）、つまりプリエンフアシ
ス特性を求めると、 Ｅ（ω）＝R₁₁（１／jωL₂₁＋jω
C₂₁）＋１＋Ａ／R₁₁（１／jωL₂₁＋jωC₂₁）＋１……(1
) 但し、ω：信号S_Pの角周波数 Ａ：加算器２３の入力端子２３１におけ
る信号に対する入力端子２３２におけ
る信号の加算比 となる。この式(1)で示される特性の一例は、第２
図にａで示すような通常のビデオテープレコーダ
におけるプリエンフアシス特性を示す。

一方、デイエンフアシス処理時は、スイツチ２
１の可動接片２１３は固定端子２１２に接続され
る。また、スイツチSWはオン状態とされる。こ
れにより、加算器２３と減算器２４の各一方の入
力端子２３１，２４１には、信号S_Dが入力され
る。また、スイツチSWがオンしているため、抵
抗R₂₂がコンデンサC₂₁やコイルL₂₁に並列に接続
されるようになり、加算器２３、減算器２４の各
他方の入力端子２３２，２４２には信号S_Dを抵抗
R₂₁，R₂₂、コイルL₂₁、コンデンサC₂₁から成る時
定数回路に通した信号が与えられる。そして、デ
イエンフアシス出力O_Dは減算器２４の出力端子
２４３から得られる。つまり、デイエンフアシス
回路は抵抗R₂₁，R₂₂、コイルL₂₁、コンデンサ
C₂₁、減算器２４によつて構成され、デイエンフ
アシス出力O_Dは、信号S_Dからこれをデイエンフ
アシス処理用時定数回路に通した信号を減ずるこ
とによつて得られる。

このデイエンフアシス回路の入出力間の伝達関
数Ｄ（ω）、つまり、デイエンフアシス特性は、 Ｄ（ω）＝R₂₁（１／R₂₂＋１／j
ωL₂₁＋jωC₂₁）＋１−Ａ／R₂₁（１／R₂₂＋１／jωL₂₁
＋jωC₂₁）＋１……(2) 但し、Ａ：減算器２４の入力端子２４１におけ
る信号に対する入力端子２４２におけ
る信号の減算比 となる。ここで、プリエンフアシス特性とデイエ
ンフアシス特性が完全な逆特性となるためには、 Ｅ（ω）×Ｄ（ω）＝１ ……(3) となればよい。これが成り立つ条件を式(1)，(2)，
(3)から求めると、 R₂₂＝R₂₁／Ａ ……(4) となる。つまり、プリエンフアシス時の加算比(A)
とデイエンフアシス時の減算比(A)を同一とし、デ
イエンフアシス時に付加する抵抗R₂₂の値を、抵
抗R₂₁を加算比（＝減算比：Ａ）で除した値とす
ることによつて、互いに逆なプリエンフアシス特
性とデイエンフアシス特性をもつエンフアシス回
路を得ることができる。その特性の一例を第３図
ｂとして示す。この特性ｂは、加算器２３からの
プリエンフアシス出力O_Pを信号S_Dとしてデイエ
ンフアシス回路に入力し、減算器２４から取り出
す場合の通過特性を示すものである。

なお、デイエンフアシス処理時に挿入される抵
抗R₂₂の値を式(4)の条件に従つて得られる値とは
異なる値に設定することにより、デイエンフアシ
ス処理後の信号の周波数特性に変化を与えること
ができる。例えば、ビデオテープレコーダにおい
ては、このデイエンフアシス出力O_Pの周波数特
性を変えることにより、他の回路で損失があつた
周波数帯域の補償を行つたり、好みの再生画像を
作ることが可能となる。

以上詳述したようにこの実施例は、入力信号S_P
とこれをプリエンフアシス用時定数回路に通した
信号を加算することによつてプリエンフアシス出
力O_Pを得、入力信号S_Dからこれをデイエンフア
シス用時定数回路に通した信号を減ずることによ
り、デイエンフアシス出力O_Dを得るようになつ
ている。したがつて、プリエンフアシス用時定数
回路とデイエンフアシス用時定数回路で大部分の
構成インピーダンス素子を兼用することができ
る。これにより、回路規模の縮少及び製造経費の
低減を図ることができ、かつプリエンフアシス特
性とデイエンフアシス特性とを合わせることが容
易となり、また集積回路化にも適することにな
る。

第３図はこの発明の他の実施例を示す回路図で
ある。この実施例はノンリニアなエンフアシス処
理を行うように構成された例を示すものである。

第３図において、先の第１図と異なる点は、時
定数回路２５の出力端子と加算器２３、減算器２
４の各他方の入力端子２３２，２４２との間に振
幅制限増幅器２６を挿入した点にある。この振幅
制限増幅器２６によつて、プリエンフアシス処理
時は、加算器２３の入力端子２３２に対する信号
の入力レベルが制限され、デイエンフアシス処理
時は、減算器２４の入力端子２４２に対する信号
の入力レベルが制限を受けることになる。つま
り、プリエンフアシス処理時は、信号S_Pのレベル
が大きい程、この信号S_Pが振幅制限増幅器２５で
振幅制限される割合が大きくなる。その結果、加
算器２３において、入力端子２３１の信号に対す
る入力端子２３２の信号の加算レベルが小さくな
り、ノンリニアなプリエンフアシス特性が得られ
ることになる。同様に、デイエンフアシス処理時
には、信号S_Dのレベルが大きい程、減算器２４に
おいて、入力端子２４１の信号に対する入力端子
２４２の信号の減算レベルが小さくなり、ノンリ
ニアなデイエンフアシス特性が得られる。この場
合、振幅制限増幅器２６の振幅制限レベルを適宜
設定することにより、任意のノンリニア特性を得
ることができる。第４図において、ａはノンリニ
アなプリエンフアシス特性の一例を示すものであ
り、入力信号S_Pのレベルが大きい程、プリエンフ
アシス量が低下する。また、特性ｂは、信号S_Pを
ノンリニアなプリエンフアシス回路→ノンリニア
デイエンフアシス回路へと通過させた際の通過特
性を示すものである。

このように、加減算処理によりエンフアシス出
力O_P，O_Dを得る構成では、従来はコンプレス回
路とエキスパンダ回路が必要であつたのに対し、
振幅制限増幅器２６だけでノンリニアな２つのエ
ンフアシス処理を行うことができる。

第５図は第３図の具体的構成の一例を示すもの
である。図において、トランジスタQ₂₁〜Q₂₄、
抵抗R₂₃〜R₂₆、定電流源I₁、定電圧源V_Bは加算器
２３、減算器２４、振幅制限増幅器２６を構成す
る。また、トランジスタQ₂₅、抵抗R₂₇はスイツ
チSWを構成する。また、C₂₂，C₂₃は結合コンデ
ンサであり、I₂は定電流源、Q₂₆はトランジスタ
である。

この第５図の動作を説明すると、トランジスタ
Q₂₆はプリエンフアシス用及びデイエンフアシス
用の時定数回路を駆動するためのエミツタホロワ
トランジスタである。端子２２に導びかれた信号
（ノンリニアなプリエンフアシス処理時は信号S_P、
ノンリニアなデイエンフアシス処理時は信号S_D）
はトランジスタQ₂₆を介して時定数回路２５に入
力されるとともに、トランジスタQ₂₁，Q₂₃のベ
ースに与えられる。

トランジスタQ₂₁，Q₂₂のベースに与えられた
信号はそれぞれのエミツタから出力され、それぞ
れ抵抗R₂₃，R₂₄を介してプリエンフアシス用の
出力端子２３３、デイエンフアシス用の出力端子
２４３に伝送される。ここで、抵抗R₂₃，R₂₄に
流れる電流はそれぞれ差動構成のトランジスタ
Q₂₃，Q₂₄のコレクタ電流である。また、トラン
ジスタQ₂₄のベースには、時定数回路に通した信
号が与えられる。したがつて、抵抗R₂₃には、時
定数回路を通過した信号と同相の信号が発生し、
抵抗R₂₄には、時定数回路を通過した信号と逆相
の信号が発生する。したがつて、トランジスタ
Q₂₃のコレクタでは、端子２２に与えられる信号
と時定数回路を通つた信号との加算処理が行わ
れ、端子２３３にプリエンフアシス出力O_Pが得
られる。また、トランジスタQ₂₄のコレクタで
は、端子２２に与えられる信号と時定数回路を通
つた信号の減算処理が行われ、端子２４３にデイ
エンフアシス出力O_Dが得られる。

ここで、プリエンフアシス処理とデイエンフア
シス処理の時定数の切り換えは、デイエンフアシ
ス処理時に、トランジスタQ₂₅のベースにハイレ
ベルの信号を与え、トランジスタQ₂₅をオンに
し、抵抗R₂₂をコイルL₂₁やコンデンサC₂₁に並列
に接続することによりなされる。

この第５図の回路において、トランジスタQ₂₃
及びQ₂₄によつて構成される差動増幅回路は、ト
ランジスタQ₂₄のベース端でみて、約150mV（ピ
ーク・ピーク値）の制限をもつ振幅制限増幅器と
して動作する。したがつて、トランジスタQ₂₄の
ベース端で振幅レベルが約150mV（ピーク・ピー
ク値）を越えるような信号に対してノンリニアな
エンフアシス回路として働く。

この回路で、抵抗R₂₃及びR₂₄の抵抗値をとも
にＲとすれば、加算比Ａ及び減算比Ａは等しくな
り、 Ａ＝qIR／4kT ……(5) 但し、Ｉ：電流源I₂の電流値 ｑ：電子の電荷 ｋ：ポルツマン定数 Ｔ：絶対温度 で与えられる。ここで、式(5)では、抵抗R₂₅，
R₂₆の抵抗値を抵抗R₂₁，R₂₂の抵抗値に比して十
分大きくすることで、抵抗R₂₆を無視した。

〔発明の効果〕

このようにこの発明によれば、プリエンフアシ
ス処理用の時定数回路とデイエンフアシス処理用
の時定数回路で多くのインピーダンス素子を兼用
できるようにすることにより、安価で性能に優
れ、集積回路化にも適したエンフアシス回路を提
供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示す回路
図、第２図は第１図の動作を説明するための特性
図、第３図はこの発明の他の実施例の構成を示す
回路図、第４図は第３図の動作を説明するための
特性図、第５図は第３図の具体的構成の一例を示
す回路図、第６図は従来のノンリニアなプリエン
フアシス回路を示す回路図、第７図は従来のノン
リニアなデイエンフアシス回路を示す回路図であ
る。 ２１，SW…スイツチ、２２…端子、２３…加
算器、２４…減算器、２５…時定数回路、R₂₁，
R₂₂…抵抗、C₂₁…コンデンサ、L₂₁…コイル。

Claims (1)

1. 【特許請求の範囲】 １ 各一方の入力端子にプリエンフアシス処理す
   べき第１の信号及びデイエンフアシス処理すべき
   第２の信号が選択的に与えられる加算手段及び減
   算手段と、 一端に上記第１、第２の信号が選択的に与えら
   れ、他端が上記加算手段及び減算手段の各他方の
   入力端子側に接続される第１の抵抗性インピーダ
   ンス素子と、 この第１の抵抗性インピーダンス素子の他端と
   基準電位点との間に並列に挿入される誘導性イン
   ピーダンス素子及び容量性インピーダンス素子
   と、 デイエンフアシス処理時、上記誘導性インピー
   ダンス素子及び容量性インピーダンス素子に並列
   に接続される第２の抵抗性インピーダンス素子と
   を具備し、上記第１の信号のプリエンフアシス出
   力を上記加算手段の加算出力として得、上記第２
   の信号のデイエンフアシス出力を上記減算手段の
   減算出力として得るように構成されていることを
   特徴とするエンフアシス回路。