JPH0115024Y2 - - Google Patents
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- JPH0115024Y2 JPH0115024Y2 JP7111081U JP7111081U JPH0115024Y2 JP H0115024 Y2 JPH0115024 Y2 JP H0115024Y2 JP 7111081 U JP7111081 U JP 7111081U JP 7111081 U JP7111081 U JP 7111081U JP H0115024 Y2 JPH0115024 Y2 JP H0115024Y2
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- 238000003199 nucleic acid amplification method Methods 0.000 claims description 4
- 239000000284 extract Substances 0.000 claims 1
- 239000002131 composite material Substances 0.000 description 12
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- 238000000034 method Methods 0.000 description 4
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- 230000007423 decrease Effects 0.000 description 1
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- 230000008929 regeneration Effects 0.000 description 1
- 238000011069 regeneration method Methods 0.000 description 1
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- Television Signal Processing For Recording (AREA)
Description
【考案の詳細な説明】
本考案は、映像信号の記録再生装置に関するも
ので、記録系および再生系の信号処理回路で共通
な動作機能を行なう回路構成素子を、記録時およ
び再生時に共用するための具体的な回路構成を提
供するものである。
ので、記録系および再生系の信号処理回路で共通
な動作機能を行なう回路構成素子を、記録時およ
び再生時に共用するための具体的な回路構成を提
供するものである。
家庭用磁気録画再生装置（以下VTRと呼ぶ）
は、磁気テープの経済性の観点から最近高密度記
録方式の開発が積極的に行なわれている。
は、磁気テープの経済性の観点から最近高密度記
録方式の開発が積極的に行なわれている。
しかし高密度記録方式を行なう場合の課題の一
つに再生信号レベルの低下に伴なう映像信号の
Ｓ／Ｎ比の劣化がある。その解決策の一方法とし
て記録時に映像信号を非線形エンフアシス回路に
より信号処理した後に周波数変調を行ない、これ
を磁気テープ上に記録する方法が行なわれてい
る。
つに再生信号レベルの低下に伴なう映像信号の
Ｓ／Ｎ比の劣化がある。その解決策の一方法とし
て記録時に映像信号を非線形エンフアシス回路に
より信号処理した後に周波数変調を行ない、これ
を磁気テープ上に記録する方法が行なわれてい
る。
以下この方法の概要を第１図の図面を用いて説
明する。第１図は非線形エンフアシス回路、非線
形デイエンフアシス回路をそれぞれ独自に構成し
た従来のVTRの信号処理回路部のブロツク図で、
第１図ａは記録時の回路構成、第１図ｂは再生時
の回路構成を示すものである。第１図ａに従つて
記録時における構成について説明する。
明する。第１図は非線形エンフアシス回路、非線
形デイエンフアシス回路をそれぞれ独自に構成し
た従来のVTRの信号処理回路部のブロツク図で、
第１図ａは記録時の回路構成、第１図ｂは再生時
の回路構成を示すものである。第１図ａに従つて
記録時における構成について説明する。
端子１に入力された記録すべき映像信号は、
AGC回路２で出力信号レベルが一定レベルにな
る様に制御され、低域フイルター４を通過後に非
線形エンフアシス回路５に入力される。その出力
はクランプ回路６、エンフアシス回路７、クリツ
プ回路８を介して周波数変調器９に入力され、周
波数変調器９の出力FM信号を記録増巾器１０で
増巾しビデオヘツド１１を介して磁気テープ（図
示せず）に記録される。
AGC回路２で出力信号レベルが一定レベルにな
る様に制御され、低域フイルター４を通過後に非
線形エンフアシス回路５に入力される。その出力
はクランプ回路６、エンフアシス回路７、クリツ
プ回路８を介して周波数変調器９に入力され、周
波数変調器９の出力FM信号を記録増巾器１０で
増巾しビデオヘツド１１を介して磁気テープ（図
示せず）に記録される。
次に再生時の構成について第１図ｂに従つて説
明する。
明する。
磁気テープに記録された信号は、ビデオヘツド
１１で再生され、再生増巾器１２、リミツタ回路
１３、FM復調器１４によつてFM信号から映像
信号に再生される。さらに、デイエンフアシス回
路１５、低域フイルタ１６、非線形デイエンフア
シス回路１７のそれぞれの信号処理回路によつて
正規の映像信号に再現され、出力回路１８を介し
て出力端子１９から出力されるものである。
１１で再生され、再生増巾器１２、リミツタ回路
１３、FM復調器１４によつてFM信号から映像
信号に再生される。さらに、デイエンフアシス回
路１５、低域フイルタ１６、非線形デイエンフア
シス回路１７のそれぞれの信号処理回路によつて
正規の映像信号に再現され、出力回路１８を介し
て出力端子１９から出力されるものである。
次に非線形エンフアシス回路について、第２図
の回路構成図および第３図の特性図に従つて説明
する。
の回路構成図および第３図の特性図に従つて説明
する。
第２図において、端子３１に入力される入力信
号E1と端子３３に出力される出力信号E2の比で
表わされる回路構成ブロツク３２の伝達関数をＧ
（Ｓ）とする。このときダイオードD1，D2が短絡
状態であると仮定すると伝達関数Ｇ（Ｓ）＝G1
（Ｓ）は G1（Ｓ）＝E2／E1＝C1／C1＋C2 ・Ｓ＋１／C1R1／Ｓ＋R1＋R2／R1R2（C1＋C2） 但しＳ＝jω となる。
号E1と端子３３に出力される出力信号E2の比で
表わされる回路構成ブロツク３２の伝達関数をＧ
（Ｓ）とする。このときダイオードD1，D2が短絡
状態であると仮定すると伝達関数Ｇ（Ｓ）＝G1
（Ｓ）は G1（Ｓ）＝E2／E1＝C1／C1＋C2 ・Ｓ＋１／C1R1／Ｓ＋R1＋R2／R1R2（C1＋C2） 但しＳ＝jω となる。
またダイオードD1，D2が共に開放状態である
と仮定すると、伝達関数Ｇ（Ｓ）＝G2（Ｓ）は G2（Ｓ）＝E2／E1＝Ｓ＋１／C1R1／Ｓ＋R1＋R2／C1R1
R2 となる。
と仮定すると、伝達関数Ｇ（Ｓ）＝G2（Ｓ）は G2（Ｓ）＝E2／E1＝Ｓ＋１／C1R1／Ｓ＋R1＋R2／C1R1
R2 となる。
ここでダイオードD1，D2がそれぞれ短絡状態
か、もしくは開放状態かは、下記のような条件時
にほぼ等価な状態になり得る。すなわち、抵抗
Ｒ、コンデンサC1，C2を介してダイオードD1，
D2に供給される入力信号E1の大きさがダイオー
ドD1，D2を導通させるに十分大きなレベルであ
れば、ダイオードD1，D2はほぼ短絡状態である
と考えられるし、入力信号E1のレベルが小さく
てダイオードD1，D2が導通しなければダイオー
ドD1，D2は開放状態であると考えられる。
か、もしくは開放状態かは、下記のような条件時
にほぼ等価な状態になり得る。すなわち、抵抗
Ｒ、コンデンサC1，C2を介してダイオードD1，
D2に供給される入力信号E1の大きさがダイオー
ドD1，D2を導通させるに十分大きなレベルであ
れば、ダイオードD1，D2はほぼ短絡状態である
と考えられるし、入力信号E1のレベルが小さく
てダイオードD1，D2が導通しなければダイオー
ドD1，D2は開放状態であると考えられる。
また、第２図において回路時定数R1・C1＝
R2・C2になるように抵抗R1，R2、コンデンサ
C1，C2の値を設定するとダイオードD1，D2が短
絡状態のときの伝達関数G1（Ｓ）は G1（Ｓ）＝R2／R1＋R2 となり、出力信号E2は入力信号E1の入力周波数
に依存しないことになる。
R2・C2になるように抵抗R1，R2、コンデンサ
C1，C2の値を設定するとダイオードD1，D2が短
絡状態のときの伝達関数G1（Ｓ）は G1（Ｓ）＝R2／R1＋R2 となり、出力信号E2は入力信号E1の入力周波数
に依存しないことになる。
第３図は、第２図に示す非線形エンフアシス回
路においてR1C1＝R2C2とし、入力信号E1の信号
レベル0dB（2VP-P），−10dB，−20dBの各信号レ
ベルにおける周波数特性の一例を示したものであ
る。すなわちダイオードD1，D2の非線形動作に
より出力信号E2は入力信号E1のレベルが大きい
とき（0dB入力時）は、ほとんどエンフアシスさ
れず、入力信号E1のレベルが小さいとき（−
20dB入力時）は、エンフアシスされるものであ
る。
路においてR1C1＝R2C2とし、入力信号E1の信号
レベル0dB（2VP-P），−10dB，−20dBの各信号レ
ベルにおける周波数特性の一例を示したものであ
る。すなわちダイオードD1，D2の非線形動作に
より出力信号E2は入力信号E1のレベルが大きい
とき（0dB入力時）は、ほとんどエンフアシスさ
れず、入力信号E1のレベルが小さいとき（−
20dB入力時）は、エンフアシスされるものであ
る。
次に第２図の回路構成により記録時に非線形エ
ンフアシスされた信号を再生時に非線形デイエン
フアシスする場合の回路構成について第４図に従
つて説明する。端子３４に入力される入力信号
E3と端子３６に出力される出力信号E4の比で表
わされる伝達関数G′（Ｓ）は、差動増巾器３５の
利得をA0、帰還ループ３７の伝達関数G0（Ｓ）と
すると、 G′（Ｓ）＝E4／E3＝１／G0（Ｓ）＋１／Ａ となる。ここで記録時の出力信号E2を再生時の
入力信号E3として入力すると E3＝KE2 （Ｋは定数） また、E2／E1＝Ｇ（Ｓ）であるから E3＝Ｋ・Ｇ（Ｓ）・E1 となる。従つて E4／E1＝E4／E3・E3／E1＝G′（Ｓ）・Ｋ・Ｇ（Ｓ） となるから再生時の出力信号E4が記録時の入力
信号E1と等しい特性に再元させるためには、 G′（Ｓ）＝１／Ｇ（Ｓ） であればよい。
ンフアシスされた信号を再生時に非線形デイエン
フアシスする場合の回路構成について第４図に従
つて説明する。端子３４に入力される入力信号
E3と端子３６に出力される出力信号E4の比で表
わされる伝達関数G′（Ｓ）は、差動増巾器３５の
利得をA0、帰還ループ３７の伝達関数G0（Ｓ）と
すると、 G′（Ｓ）＝E4／E3＝１／G0（Ｓ）＋１／Ａ となる。ここで記録時の出力信号E2を再生時の
入力信号E3として入力すると E3＝KE2 （Ｋは定数） また、E2／E1＝Ｇ（Ｓ）であるから E3＝Ｋ・Ｇ（Ｓ）・E1 となる。従つて E4／E1＝E4／E3・E3／E1＝G′（Ｓ）・Ｋ・Ｇ（Ｓ） となるから再生時の出力信号E4が記録時の入力
信号E1と等しい特性に再元させるためには、 G′（Ｓ）＝１／Ｇ（Ｓ） であればよい。
従つて第４図の回路構成において差動増巾器３
５の利得A0が十分大きく、帰還ループ３７の伝
達関数G0（Ｓ）を、第２図に示す回路構成ブロツ
ク３２と同一のものを使用すれば G′（Ｓ）≒１／Ｇ（Ｓ） が満足するため、再生時の出力信号E4は記録時
の入力信号E1とほぼ等しい特性の信号として再
現できるものである。
５の利得A0が十分大きく、帰還ループ３７の伝
達関数G0（Ｓ）を、第２図に示す回路構成ブロツ
ク３２と同一のものを使用すれば G′（Ｓ）≒１／Ｇ（Ｓ） が満足するため、再生時の出力信号E4は記録時
の入力信号E1とほぼ等しい特性の信号として再
現できるものである。
よつて第２図に示す回路構成ブロツク３２は、
第１図ａの記録時の非線形エンフアシス回路５と
して機能することができ、また第４図に示す回路
構成において帰還ループ３７に第２図の回路構成
ブロツク３２を用いると第４図の回路構成は、第
１図ｂの再生時の非線形デイエンフアシス回路１
７として機能することができる。
第１図ａの記録時の非線形エンフアシス回路５と
して機能することができ、また第４図に示す回路
構成において帰還ループ３７に第２図の回路構成
ブロツク３２を用いると第４図の回路構成は、第
１図ｂの再生時の非線形デイエンフアシス回路１
７として機能することができる。
しかしながら、第１図ａ，ｂに示す従来例で
は、非線形エンフアシス回路５および非線形デイ
エンフアシス回路１７として、それぞれ第２図に
示す回路構成ブロツク３２を２つ用いることにな
り、部品工数、直材コストの面でも無駄であり、
かつ回路構成ブロツク３２を構成する抵抗、コン
デンサおよびダイオード等の非線形素子のバラツ
キによる記録時と再生時の特性の相異が生じる等
の欠点がある。
は、非線形エンフアシス回路５および非線形デイ
エンフアシス回路１７として、それぞれ第２図に
示す回路構成ブロツク３２を２つ用いることにな
り、部品工数、直材コストの面でも無駄であり、
かつ回路構成ブロツク３２を構成する抵抗、コン
デンサおよびダイオード等の非線形素子のバラツ
キによる記録時と再生時の特性の相異が生じる等
の欠点がある。
本考案は、記録時と再生時に非線形エンフアシ
ス回路を構成する回路構成ブロツクを共用し、か
つ第１図の従来例における低域フイルタ４および
１６をも共用する具体的な回路構成を提供するも
のである。
ス回路を構成する回路構成ブロツクを共用し、か
つ第１図の従来例における低域フイルタ４および
１６をも共用する具体的な回路構成を提供するも
のである。
第５図は、本考案の一実施例を示すものであ
る。第５図において２０は記録時Ｒと再生時Ｐで
切換えられるスイツチ、２１は第１図における記
録時の低域フイルタ４と再生時の低域フイルタ１
６とを共用した低域フイルタ、２２および２７は
クランプ回路、２３，２４はそれぞれ差動増巾
器、２５は記録・再生の切換回路、２６は基準電
圧源、３２は第２図で説明した非線形素子を含む
回路構成ブロツクである。その他第１図の従来例
と同一符号のブロツクは同一の機能動作を行なう
ものである。第５図に示す実施例の動作を記録時
と再生時について説明する。
る。第５図において２０は記録時Ｒと再生時Ｐで
切換えられるスイツチ、２１は第１図における記
録時の低域フイルタ４と再生時の低域フイルタ１
６とを共用した低域フイルタ、２２および２７は
クランプ回路、２３，２４はそれぞれ差動増巾
器、２５は記録・再生の切換回路、２６は基準電
圧源、３２は第２図で説明した非線形素子を含む
回路構成ブロツクである。その他第１図の従来例
と同一符号のブロツクは同一の機能動作を行なう
ものである。第５図に示す実施例の動作を記録時
と再生時について説明する。
記録時には、端子１から入力された映像信号は
切換回路２０のＲ端子を介してAGC回路２でそ
の出力信号が一定レベルになる様に制御され、低
域フイルタ２１を通過後、クランプ回路２２に入
力される。クランプ回路２２では複合映像信号の
同期信号尖端が基準電圧源２６の電圧ERefと等し
い値にクランプされ、その信号が差動増巾器２３
に加えられる。差動増巾器２３の出力信号は切換
回路２５のＲ端子を介してAGC電圧検出回路３、
出力回路１８、および非線形素子を含む回路構成
ブロツク３２に入力される。回路構成ブロツク３
２で第３図に示すように入力信号レベルに応じた
エンフアシスされた信号はクランプ回路２７、エ
ンフアシス回路７、クリツプ回路８を介して周波
数変調器９に入力され、この周波数変調器９の出
力FM信号が記録増巾器１０で増巾され、ビデオ
ヘツド１１を介して磁気テープ（図示せず）に記
録される。
切換回路２０のＲ端子を介してAGC回路２でそ
の出力信号が一定レベルになる様に制御され、低
域フイルタ２１を通過後、クランプ回路２２に入
力される。クランプ回路２２では複合映像信号の
同期信号尖端が基準電圧源２６の電圧ERefと等し
い値にクランプされ、その信号が差動増巾器２３
に加えられる。差動増巾器２３の出力信号は切換
回路２５のＲ端子を介してAGC電圧検出回路３、
出力回路１８、および非線形素子を含む回路構成
ブロツク３２に入力される。回路構成ブロツク３
２で第３図に示すように入力信号レベルに応じた
エンフアシスされた信号はクランプ回路２７、エ
ンフアシス回路７、クリツプ回路８を介して周波
数変調器９に入力され、この周波数変調器９の出
力FM信号が記録増巾器１０で増巾され、ビデオ
ヘツド１１を介して磁気テープ（図示せず）に記
録される。
一方再生時には、磁気テープに記録された信号
がビデオヘツド１１で再生され、再生増巾器１
２、リミツタ回路１３、FM復調器１４によつて
FM信号から複合映像信号に再現されデイエンフ
アシス回路１５に入力される。デイエンフアシス
回路１５の出力信号は、切換回路２０のＰ端子を
介してAGC回路２で出力信号レベルが一定レベ
ルになる様に制御され、低域フイルタ２１を通過
後クランプ回路２２を介して差動増巾回路２４の
一方の入力端子＋側に入力される。また差動増巾
回路２４の他方の入力端子−側にはクランプ回路
２７の出力信号が入力され、クランプ回路２２と
クランプ回路２７のそれぞれの信号の差信号が差
動増巾回路２４の出力に得られ、切換回路２５の
Ｐ端子、回路構成ブロツク３２を介してクランプ
回路２７に加えられている。従つて差動増巾回路
２４の利得を十分に大きく設計しておけば、回路
構成ブロツク３２は第４図で説明したように非線
形デイエンフアシス回路として動作し、切換回路
２５のＰ端子からは非線形デイエンフアシスされ
正規の複合映像信号が得られ、出力回路１８を介
して出力端子１９に出力される。ここで、クラン
プ回路２７における複合映像信号の同期信号尖端
のクランプ電位は、クランプ回路２２のクランプ
電位ERefと等しい値に設定されており、そのため
差動増巾器２４の出力信号のダイナミツクレンジ
に十分な余裕が得られる。第６図は第５図で説明
した本考案の主要部の具体回路例を示すものであ
る。第６図においてコンデンサC1、ダイオード
D1はクランプ回路２２を構成し、低域フイルタ
ー２１から供給される複合映像信号の同期信号尖
端を基準電圧源２６の電位ERefにクランプする。
がビデオヘツド１１で再生され、再生増巾器１
２、リミツタ回路１３、FM復調器１４によつて
FM信号から複合映像信号に再現されデイエンフ
アシス回路１５に入力される。デイエンフアシス
回路１５の出力信号は、切換回路２０のＰ端子を
介してAGC回路２で出力信号レベルが一定レベ
ルになる様に制御され、低域フイルタ２１を通過
後クランプ回路２２を介して差動増巾回路２４の
一方の入力端子＋側に入力される。また差動増巾
回路２４の他方の入力端子−側にはクランプ回路
２７の出力信号が入力され、クランプ回路２２と
クランプ回路２７のそれぞれの信号の差信号が差
動増巾回路２４の出力に得られ、切換回路２５の
Ｐ端子、回路構成ブロツク３２を介してクランプ
回路２７に加えられている。従つて差動増巾回路
２４の利得を十分に大きく設計しておけば、回路
構成ブロツク３２は第４図で説明したように非線
形デイエンフアシス回路として動作し、切換回路
２５のＰ端子からは非線形デイエンフアシスされ
正規の複合映像信号が得られ、出力回路１８を介
して出力端子１９に出力される。ここで、クラン
プ回路２７における複合映像信号の同期信号尖端
のクランプ電位は、クランプ回路２２のクランプ
電位ERefと等しい値に設定されており、そのため
差動増巾器２４の出力信号のダイナミツクレンジ
に十分な余裕が得られる。第６図は第５図で説明
した本考案の主要部の具体回路例を示すものであ
る。第６図においてコンデンサC1、ダイオード
D1はクランプ回路２２を構成し、低域フイルタ
ー２１から供給される複合映像信号の同期信号尖
端を基準電圧源２６の電位ERefにクランプする。
従つて差動増巾器２３を構成するトランジスタ
Q1とQ2においてトランジスタQ1のベースにおけ
る同期信号尖端の電圧は（ERef−VD）となり、ト
ランジスタQ2のベース電圧と等しい値になる。
（但しVDはダイオードD1，D2，D3の順方向電圧
である。） また、コンデンサC2、ダイオードD3はクラン
プ回路２７を構成し、非線形素子を含む回路構成
ブロツク３２から供給される複合映像信号の同期
信号尖端を基準電圧源２６の電位ERefにクランプ
する。
Q1とQ2においてトランジスタQ1のベースにおけ
る同期信号尖端の電圧は（ERef−VD）となり、ト
ランジスタQ2のベース電圧と等しい値になる。
（但しVDはダイオードD1，D2，D3の順方向電圧
である。） また、コンデンサC2、ダイオードD3はクラン
プ回路２７を構成し、非線形素子を含む回路構成
ブロツク３２から供給される複合映像信号の同期
信号尖端を基準電圧源２６の電位ERefにクランプ
する。
従つて差動増巾器２４を構成するトランジスタ
Q3，Q4のそれぞれのベースにおける複合映像信
号の同期信号尖端の電圧は（ERef−VD）と等しい
値になる。トランジスタQ6，Q7は切換回路２５
を構成しトランジスタQ6がオン、Q7がオフのと
きは記録時で定電流源I0はトランジスタQ1，Q2
を流れQ2のコレクタからトランジスタQ5のベー
スを介してQ5のエミツタに複合映像信号が出力
される。一方トランジスタQ6がオフ、Q7がオン
のときは再生時で定電流源I0はトランジスタQ3，
Q4を流れQ4のコレクタからトランジスタQ5のベ
ースを介してQ5のエミツタに複合映像信号が出
力される。ここで前述のようにトランジスタQ1，
Q3およびQ4のベースにおける複合映像信号の同
期信号尖端の電圧がQ2のベース電圧（ERef−VD）
の値と等しい値であるため、記録時および再生時
共にトランジスタQ5のベースにおける複合映像
信号の同期信号尖端の電圧は（VCC−R5・I0／２）と なる。
Q3，Q4のそれぞれのベースにおける複合映像信
号の同期信号尖端の電圧は（ERef−VD）と等しい
値になる。トランジスタQ6，Q7は切換回路２５
を構成しトランジスタQ6がオン、Q7がオフのと
きは記録時で定電流源I0はトランジスタQ1，Q2
を流れQ2のコレクタからトランジスタQ5のベー
スを介してQ5のエミツタに複合映像信号が出力
される。一方トランジスタQ6がオフ、Q7がオン
のときは再生時で定電流源I0はトランジスタQ3，
Q4を流れQ4のコレクタからトランジスタQ5のベ
ースを介してQ5のエミツタに複合映像信号が出
力される。ここで前述のようにトランジスタQ1，
Q3およびQ4のベースにおける複合映像信号の同
期信号尖端の電圧がQ2のベース電圧（ERef−VD）
の値と等しい値であるため、記録時および再生時
共にトランジスタQ5のベースにおける複合映像
信号の同期信号尖端の電圧は（VCC−R5・I0／２）と なる。
従つてトランジスタQ5のエミツタからAGC電
圧検出回路３、および出力回路１８に供給される
複合映像信号の同期信号尖端の電圧が記録時およ
び再生時共に等しい値となるためこれらQ5の出
力信号が接続される回路のダイナミツクレンジが
有効に活用できる。また、クランプ回路２７は第
１図の従来例におけるクランプ回路６の機能をも
共有しているためコスト高にはならない。
圧検出回路３、および出力回路１８に供給される
複合映像信号の同期信号尖端の電圧が記録時およ
び再生時共に等しい値となるためこれらQ5の出
力信号が接続される回路のダイナミツクレンジが
有効に活用できる。また、クランプ回路２７は第
１図の従来例におけるクランプ回路６の機能をも
共有しているためコスト高にはならない。
以上説明したように本考案の構成を実施すれば
非線形エンフアシス回路の機能を有する回路構成
ブロツク３２、および低域フイルタ２１を記録時
と再生時とに共用することができるため回路構成
が簡易化され、さらに、クランプ回路２２と２
７、差動増巾回路２３と２４および切換回路２５
をそれぞれ設けることにより記録時と再生時を切
換えたときの切換回路２５の出力信号が接続され
る回路のダイナミツクレンジを有効に活用できる
等の効果がある。また本考案の具体実施例におい
ては、記録時および再生時共にAGC回路２を共
用しているが、AGC回路２を記録時のみ使用す
るように構成することは容易である。
非線形エンフアシス回路の機能を有する回路構成
ブロツク３２、および低域フイルタ２１を記録時
と再生時とに共用することができるため回路構成
が簡易化され、さらに、クランプ回路２２と２
７、差動増巾回路２３と２４および切換回路２５
をそれぞれ設けることにより記録時と再生時を切
換えたときの切換回路２５の出力信号が接続され
る回路のダイナミツクレンジを有効に活用できる
等の効果がある。また本考案の具体実施例におい
ては、記録時および再生時共にAGC回路２を共
用しているが、AGC回路２を記録時のみ使用す
るように構成することは容易である。
第１図は従来のVTRの信号処理回路のブロツ
ク図、第２図は非線形エンフアシス回路の具体回
路図、第３図は第２図に示す非線形エンフアシス
回路の特性図、第４図は非線形デイエンフアシス
回路の構成図、第５図は本考案の一実施例を示す
ブロツク図、第６図は第５図に示す本考案の主要
部の具体回路図である。 １……記録信号入力端子、２……AGC回路、
３……AGC検出回路、７……エンフアシス回路、
８……クリツプ回路、９……周波数変調器、１０
……差動増巾器、１１……ビデオヘツド、１２…
…再生増巾器、１３……リミツタ、１４……復調
器、１５……デイエンフアシス回路、１８……出
力回路、２０，２５……切換回路、２１……低域
濾汲器、２２，２７……クランプ回路、２３，２
４……差動増巾器、２６……基準電圧源。
ク図、第２図は非線形エンフアシス回路の具体回
路図、第３図は第２図に示す非線形エンフアシス
回路の特性図、第４図は非線形デイエンフアシス
回路の構成図、第５図は本考案の一実施例を示す
ブロツク図、第６図は第５図に示す本考案の主要
部の具体回路図である。 １……記録信号入力端子、２……AGC回路、
３……AGC検出回路、７……エンフアシス回路、
８……クリツプ回路、９……周波数変調器、１０
……差動増巾器、１１……ビデオヘツド、１２…
…再生増巾器、１３……リミツタ、１４……復調
器、１５……デイエンフアシス回路、１８……出
力回路、２０，２５……切換回路、２１……低域
濾汲器、２２，２７……クランプ回路、２３，２
４……差動増巾器、２６……基準電圧源。
Claims (1)
- 映像信号の帯域を制限する低域フイルターと、
該低域フイルターの出力を入力とする第１のクラ
ンプ回路と、映像信号をクランプするクランプ電
位が前記第１のクランプ回路と等しい第２のクラ
ンプ回路と、一方の入力端子に前記第１のクラン
プ回路の出力信号が、他方の入力端子に前記クラ
ンプ電位と等しい電圧がそれぞれ供給される第１
の差動増巾回路と、一方の入力端子に前記第１の
クランプ回路の出力信号が他方の入力端子に前記
第２のクランプ回路の出力信号がそれぞれ供給さ
れる第２の差動増巾回路と、記録時に前記第１の
差動増巾回路の出力信号を再生時に前記第２の差
動増巾回路の出力信号をそれぞれ選択する切換回
路と、該切換回路の出力信号を入力とし、その出
力信号を前記第２のクランプ回路に入力する非線
形エンフアシス回路とを有し、記録時に前記低域
フイルターに記録すべき映像信号を入力し前記第
２のクランプ回路からの出力信号を記録信号とし
て取出すと共に、再生時に前記低域フイルターに
再生映像信号を入力し前記切換回路からの出力信
号を再生信号として取出すように構成したことを
特徴とする映像信号の記録再生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7111081U JPH0115024Y2 (ja) | 1981-05-15 | 1981-05-15 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7111081U JPH0115024Y2 (ja) | 1981-05-15 | 1981-05-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57184508U JPS57184508U (ja) | 1982-11-24 |
| JPH0115024Y2 true JPH0115024Y2 (ja) | 1989-05-02 |
Family
ID=29866908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7111081U Expired JPH0115024Y2 (ja) | 1981-05-15 | 1981-05-15 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0115024Y2 (ja) |
-
1981
- 1981-05-15 JP JP7111081U patent/JPH0115024Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57184508U (ja) | 1982-11-24 |
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