JPS5879324A

JPS5879324A - 巡回形デイジタルフイルタ

Info

Publication number: JPS5879324A
Application number: JP17717681A
Authority: JP
Inventors: Hideaki Genma; 英明源馬; Hiromi Sakaguchi; 坂口　博巳
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1981-11-06
Filing date: 1981-11-06
Publication date: 1983-05-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、巡回形ディジタルフィルタとして知られてい
るディジタル信号処理装置に関する。

一般に巡回形ディジタルフィルタは、乗算器、加算器そ
して遅延素子から構成され非巡回部と巡回部に大別でき
、離散的演算によりフィルタリングを可能とした信号処
理装置である。このような巡回形ディジタルフィルタの
代表的な従来例を第１図（二示し、説明する。

第１図４＝おい〔、ディジタルフィルタのサンブリレグ
周期を′ｒとした時、本ディジタルフィルタの外部人力
ｘ　（ｎＴ）は巡回部の巡回データとともに加算器Ｉに
入力される。加算器１の出力は直列接続された遅延素子
２１〜２ｉの最前段のものに入力され、サンプリング周
期Ｔ＠に順次後段にシフトされる。遅延素子２１〜２五
の各出力は対応する乗算器６１〜６１に入力され、そこ
で係数レジスタ４１〜４目二セツトされた係数（乗数）
と乗算される。各乗算器６１〜６１の出力は、前記の巡
回データとして加算器１に入力される。非巡回部では、
係数レジスタ８０〜８１４：設定された係数（乗数）と
、加算器１の出力および各遅延素子２１〜２ｉの出力と
を乗算器１１９〜ｌｌｉでそれぞれ乗算する。各乗算器
１１６〜ｌｌｉの出力は加算器１４で加算され、出力ｙ
　（ｎＴ）として送出される。

このような巡回形ディジタルフィルタにより信号処理を
行なう場合、郷価なアナログフィルタの系を８−Ｚ変換
してディジダルフィルタの各係数を求める場合がある。

この時、特殊な８−Ｚ変換法を用いたり、ディジタルフ
ィルタの出力波形をアナログのそれと一致させるために
蝦終値補正を行なうと、非巡回部の各係数（乗数）は小
さくなる。このような時、上記の如き従来のディジタル
フィルタでは、内部の鎖長（データバス巾ｍ）が短い場
合（二は量子化誤差、および乗算時の丸め誤差の影響が
大きく、演算精１が低下するため、出力値がアナログ系
とはかなり異なるという問題があった。

不発、明の目的は、上記のような欠点を除去した巡回形
ディジタルフィルタを提供することにある。

しかしＣ本発明の特徴は、巡回形ディジタルフィルタの
非巡回部の係数（乗数）レジスタの最上位の数値ピント
が全°ｃ＠ｏ’の時に限り係数（乗数）レジスタ？左シ
フト、叩ち２ｎ（１はシフト数）倍して乗算と加算を行
ない、加算後の値を右シフト、即ち２−ｎ倍して出力値
を補正し、乗算（＝おける丸め誤差の影響を小さくする
ことである。

次（二本発明の実施例（二ついて第２図面を用いて詳細
４二説明する。なお、第１図と同一部分シーは同符号を
付し、説明に代える。

本夾施例と第１図の従来例の違いは、非巡回部の構成に
ある。すなわち、係数レジスタ８０〜８１の符号ビット
Ｓの次のビット、つまり最上位の数値ビットはそれぞれ
インバータ３９０〜３９ｉで反転され、ＡＮＤゲート３
１１：入力される。このＡＮＤゲート３１の出力信号３
２はシフト制御回路部に入力される。このシフト制御回
路部からは、係数レジスタ８０〜８１に対し゛〔左シフ
ト制御信ｑ３４が供給され、加算器１４の出力を保持す
る出力レジスタＩには右シフト制御信号３６およびセッ
ト制御信号３５が供給される。またシフト制御回１ｌＩ
３３の内部にはシフト回数カウンタ（図示せｔ″）が設
けられており、このシフト回数カウンタは入力／ｑス３
７を介しＣ外部から任意の数値をセントしたり、出力バ
ス３８を介して内容を外部から読み出すことができる。

次に動作を説明する。

係数レジスタ８０〜８１のセット直後ｄ：、、シフト制
御回路３３はＡＮＤゲート３１の出力信号３２をチェッ
クする。このＡＮＤゲート３１の出力信号３２は、係数
レジスタ８０〜８１の最上位の数値ビットが全て１０”
のときだけ＠１−二なることは明らかである。んＮＤゲ
グー出力信号３２が＠１”であると、つまりシフト指令
が出Ｃいると、シフト制御回路３３は左シフト制御１１
号３４を出し、係数レジスタ８０〜８１の数値ビット（
符号ビットＳを除く全ビット）を−勢ζ：左シフトさせ
る。この左シフトの回数、つまり左シフトビット数はシ
フト制御回路３３内のシフト回数カウンタでカウントさ
れる。

この左シフトは入ＮＤゲート３１の出力信号３２が“０
”になった時点で終了する。

その後、当該ディジタルフィルタの動作が開始し、各サ
ンプリング周期毎にシフト制御回路３３からセント制御
信号３５が出て、その時の加算器１４の出力が出力レジ
スタ３０嘔＝セツトされる。この出力レジスタ（ト）の
内容の出力ζ；先立って、シフト制御回路部は内部のシ
フト回数カウンタのカウント値と同回数だけ、右シフト
制御信号３６を発生する。この右シフト制御信号３６が
出るたびＣ二、出力レジスタＩの数値ビットが１ビツト
だけ右シフトする。このようにして、出力レジスタＩの
数値ビットは係数レジスタ８０〜８１の左シフトしたビ
ット数と同じビット数だけ右シフトされる。この右シフ
ト操作後の出力レジスタ（９）の内容が、該当サンプリ
ング周期に対する出力ｙ（ｎＴ）となる。

ただし、外部から入力バス３７を介しＣシフト回数カウ
ンタに任意の値をセットすることにより、出力レジスタ
（資）の右シフトビット数に関しては任意に制御可能で
ある。

なお、本実施例では内部のバス巾（ｍビット）と同じ語
長で量子化したが、係数レジスタ８６　＝　８４が左シ
フトされることを考慮して、より長い語長で量子化する
ことも可能であり、この時は艶に高い演算精度が得られ
る。

本発明は以上に述べたように、非巡回部の係数レジスタ
を左シフトして乗算時の丸め誤差を可及的に減らし、会
たこの左シフト分を補正するために出力値を同ビット数
だけ右シフトするものであるから、繭述したような従来
技術の欠点を大幅ζ二改善することができる。

【図面の簡単な説明】

第１図は従来の巡回形ディジタルフィルタの一例を示す
ブロック図、第２図は本発明の一実施例を示すブロック
図である。１．１４・・・加算器、２１〜２１・・・遅延素子、４
１〜４ｉ　、　　８０〜８ｉ−係数レジスタ、６１〜引
、１１゜〜ｌｌｉ　・・・乗算器、加・・・出力レジス
タ、３１・・・ＡＮＤゲート、３３・・・シフト制御回
路、３９．〜３９ｉ・・・インバータ。第１図第２図

Claims

【特許請求の範囲】１、　直列接続された複数の遅延素子と、該各遅延素子
の出力とそれに対応しＣ任意に設定された乗数との乗算
をそれぞれ実行する複数の第１の乗算器と、該第１の各
乗算器の出力と外部入力とを加算しＣ七の結果を最前段
の該遅延素子（二人力する第１の加算器と、該第１の加
算器の出力および該各遅延素子の出力と当該各出力４二
それぞれ対応した複数の％１のレジスタの内容との乗算
をそれぞれ冥行する複数の５１！２の乗算器と、該第２
の各乗算器の出力を加算し〔結果をｆＩ２のレジスタに
セットする第２の加算器と、該第１の全レジスタの最上
位の数値ビットが′″０“のとき１ニシフト指令を出す
回路と、該シフト指令が出なくなるまで該第１の全レジ
スタの数値ビットを一勢に左シフトするとともに、該第
２のレジスタの内容の出力に先立って、該ｍ２のレジス
タの数値ビットを上記の左シフトと同ピント数だけ右シ
フトするシフト制御回路とを具備す・ることを特徴とす
る巡回形ディジタルフィルタ。