JPS5878207A - プログラマブル・コントロ−ラ - Google Patents
プログラマブル・コントロ−ラInfo
- Publication number
- JPS5878207A JPS5878207A JP56177617A JP17761781A JPS5878207A JP S5878207 A JPS5878207 A JP S5878207A JP 56177617 A JP56177617 A JP 56177617A JP 17761781 A JP17761781 A JP 17761781A JP S5878207 A JPS5878207 A JP S5878207A
- Authority
- JP
- Japan
- Prior art keywords
- output
- load
- mode
- input
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/056—Programming the PLC
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/13—Plc programming
- G05B2219/13016—Jump while output is disabled, or disabling output when running test instruction
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/13—Plc programming
- G05B2219/13142—Debugging, tracing
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Testing And Monitoring For Control Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、プログラマブル・コントローラ（以下これ
をＰＣという）に係わり、特に所定のモード設定器を運
転モードからデバッグモードに切替設定することにより
各負荷を駆動することなく、各負荷開閉スイッチのオン
、オフ状態を出力状態表示器を介して確認し得るように
したＰＣに関する。
をＰＣという）に係わり、特に所定のモード設定器を運
転モードからデバッグモードに切替設定することにより
各負荷を駆動することなく、各負荷開閉スイッチのオン
、オフ状態を出力状態表示器を介して確認し得るように
したＰＣに関する。
周知の如く、一般にＰＣはニーザブＯグラｌわが格納さ
れるユーザプログラムメモリと、外部入力信号が与えら
れる入力回路と、外部出力信号を送出する出力回路と、
上記入力回路および出力回路に対応した入出力データの
バッファメモリとなる入出カメモリと、上記ユーザプロ
グラムメモリの各命令を順次高速に実行し、上記入出カ
メモリのデータに基づいて演算処理をし、その処理結宋
で上記入出カメモリの出力データを書換える命令実行手
段と、上記入力回路の入力データを、上記入出力メモリ
の所定エリアに書込む入力更新手段と、上記入出カメモ
リの所定エリアの出力データを上記出力回路にセットす
る出力更新手段とから構成されている。
れるユーザプログラムメモリと、外部入力信号が与えら
れる入力回路と、外部出力信号を送出する出力回路と、
上記入力回路および出力回路に対応した入出力データの
バッファメモリとなる入出カメモリと、上記ユーザプロ
グラムメモリの各命令を順次高速に実行し、上記入出カ
メモリのデータに基づいて演算処理をし、その処理結宋
で上記入出カメモリの出力データを書換える命令実行手
段と、上記入力回路の入力データを、上記入出力メモリ
の所定エリアに書込む入力更新手段と、上記入出カメモ
リの所定エリアの出力データを上記出力回路にセットす
る出力更新手段とから構成されている。
また、上記の命令実行手段、入力更新手段および出力更
新手段は、最近のＰＣにおいてはマイクロプロセッサを
利用して構成されており、このマイクロプロセッサはＰ
Ｃの基本的な動作を統括するとともに、その他各種のオ
ペレーションサービスにも使用されている。
新手段は、最近のＰＣにおいてはマイクロプロセッサを
利用して構成されており、このマイクロプロセッサはＰ
Ｃの基本的な動作を統括するとともに、その他各種のオ
ペレーションサービスにも使用されている。
ところで、従来このようなＰＣにおいて、ユーザプログ
ラムのデバッグを行なう場合には、ＰＣ本体に対して専
用のモニタ装置を接続するとともに、このモニタ装置か
らデバッグ信号を入力し、これにより前記出力更新手段
の動作を禁止するとともに、入出カメモリの出力データ
を、モニタ装置の表示器へと転送し、これを駆動するよ
うに構成されていた。
ラムのデバッグを行なう場合には、ＰＣ本体に対して専
用のモニタ装置を接続するとともに、このモニタ装置か
らデバッグ信号を入力し、これにより前記出力更新手段
の動作を禁止するとともに、入出カメモリの出力データ
を、モニタ装置の表示器へと転送し、これを駆動するよ
うに構成されていた。
このため、従来のＰＣにおいては、ＰＣ本体とは別に、
専用のモニタ装置を必要とし、設備費の増大に繋がると
いう問題があった。
専用のモニタ装置を必要とし、設備費の増大に繋がると
いう問題があった。
この発明は上記の問題を解決するためになされたもので
、その目的とするところは、この種のＰＣにおいて、専
用のモニタ装置を設けることなく、各出力の状態を確認
することを可能とし、これによりユーザプログラムのデ
バッグを安価な構成により可能とすることにある。
、その目的とするところは、この種のＰＣにおいて、専
用のモニタ装置を設けることなく、各出力の状態を確認
することを可能とし、これによりユーザプログラムのデ
バッグを安価な構成により可能とすることにある。
この発明は上記の目的を達成するために、ＰＣ本体に少
くとも運転モードとデバッグモードとに切替設定可能な
モード設定手段を設けるとともに、各負荷開閉スイッチ
の出力により、該当する負荷が駆動されることを禁止す
るための負荷駆動禁止手段を設け、前記モード設定手段
が運転モードに設定されている場合には、前記負荷駆動
禁止手段を禁止解除動作せしめ、かつデバッグモードに
設定されている場合には、前記負荷駆動禁止手段を禁止
動作せしめ、これにより前記モード設定手段をデバッグ
モードに設定することにより、各負荷を駆動することな
く各負荷開閉スイッチのオン。
くとも運転モードとデバッグモードとに切替設定可能な
モード設定手段を設けるとともに、各負荷開閉スイッチ
の出力により、該当する負荷が駆動されることを禁止す
るための負荷駆動禁止手段を設け、前記モード設定手段
が運転モードに設定されている場合には、前記負荷駆動
禁止手段を禁止解除動作せしめ、かつデバッグモードに
設定されている場合には、前記負荷駆動禁止手段を禁止
動作せしめ、これにより前記モード設定手段をデバッグ
モードに設定することにより、各負荷を駆動することな
く各負荷開閉スイッチのオン。
オフ状態を出力状態表示器を介して確認できるようにし
たものである。
たものである。
以下に、この発明の好適な一実施例を添付図面に違って
詳細に説明する。
詳細に説明する。
第１図は、この発明に係わるＰＣの電気的な構成を示す
ブロック図、第２図は出カニニットを構成するハウジン
グの背面図、第３図はＣＰＵユニットに設けられたモー
ド切替スイッチを示す正面図、第４図は出カニニットの
詳細を示す電気回路図、第５図は本発明に関連してＣＰ
Ｕで行なわれるプログラムの実行過程を示すフロチャー
トである。
ブロック図、第２図は出カニニットを構成するハウジン
グの背面図、第３図はＣＰＵユニットに設けられたモー
ド切替スイッチを示す正面図、第４図は出カニニットの
詳細を示す電気回路図、第５図は本発明に関連してＣＰ
Ｕで行なわれるプログラムの実行過程を示すフロチャー
トである。
第１図に示す如く、本発明に係わるＰＣは、ユーザプロ
グラムが格納されるユーザプログラムメモリ１と、外部
出力信号が与えられる入力回路２と、外部出力信号を送
出する出力回路３と、上記入力回路２および出力回路３
に対応した入出力データのバッファメモリとなる入出カ
メモリ４と、ＣＰＵ５によって構成され、かつ上記ユー
ザプログラムメモリ１の各命令を順次高速に実行し、上
記入出カメモリ４のデータに基づいて演算処理なし、そ
の処理結果で上記入出カメモリ４の出力データを書換え
る命令実行手段と、同様にＣＰｕ５によって構成され、
かつ上記入力回路２の入力データを上記入出カメモリ４
の所定エリアに書込む入力更新手段と、同様にＣＰＵ５
によって構成され、上記入出カメモリ４の所定エリアの
出力データを上記出力回路３にセットする出力更新手段
と、後述するプログラムモード、運転モード、およびデ
バッグモードに対する設定操作を行なうための操作部６
と、後述する運転出力信号を外部に送出するための運転
出力回路７とにより構成されている。
グラムが格納されるユーザプログラムメモリ１と、外部
出力信号が与えられる入力回路２と、外部出力信号を送
出する出力回路３と、上記入力回路２および出力回路３
に対応した入出力データのバッファメモリとなる入出カ
メモリ４と、ＣＰＵ５によって構成され、かつ上記ユー
ザプログラムメモリ１の各命令を順次高速に実行し、上
記入出カメモリ４のデータに基づいて演算処理なし、そ
の処理結果で上記入出カメモリ４の出力データを書換え
る命令実行手段と、同様にＣＰｕ５によって構成され、
かつ上記入力回路２の入力データを上記入出カメモリ４
の所定エリアに書込む入力更新手段と、同様にＣＰＵ５
によって構成され、上記入出カメモリ４の所定エリアの
出力データを上記出力回路３にセットする出力更新手段
と、後述するプログラムモード、運転モード、およびデ
バッグモードに対する設定操作を行なうための操作部６
と、後述する運転出力信号を外部に送出するための運転
出力回路７とにより構成されている。
そして、入り回路２は専用のハウジングに収容されて入
カニニット８を構成し、同様にユーザプログラムメモリ
１．入出カメモリ４．ＣＰＵ５および操作部６は、専用
のハウジングに一体に収容されてＣＰＵユニット９を構
成し、更に出力回路３および運転出力回路７についても
専用のハウジングに一体に収容されて出カニニット１０
を構成している。
カニニット８を構成し、同様にユーザプログラムメモリ
１．入出カメモリ４．ＣＰＵ５および操作部６は、専用
のハウジングに一体に収容されてＣＰＵユニット９を構
成し、更に出力回路３および運転出力回路７についても
専用のハウジングに一体に収容されて出カニニット１０
を構成している。
ＣＰＬＪユニット９の操２作部６を構成するフロントパ
ネル６ａには、第３図に示す如く、動作モードをプログ
ラムモード、運転モードおよびデバッグモードの何れか
に切替設定するための切替スイッチ１１が取付けられて
いる。
ネル６ａには、第３図に示す如く、動作モードをプログ
ラムモード、運転モードおよびデバッグモードの何れか
に切替設定するための切替スイッチ１１が取付けられて
いる。
一方、出カニニット１０を構成するハウジングの背面に
は、第２図に示す如く、各負荷が接続される出力端子０
１〜Ｑｎの他に共通端子ＣＯＭ。
は、第２図に示す如く、各負荷が接続される出力端子０
１〜Ｑｎの他に共通端子ＣＯＭ。
運転出力端子ＯＰ１．ＯＰ２が設けられており、更に各
出力端子０１〜０ｎ（７４近傍には、出カニニット１０
に内蔵された各出力リレーの動作状態を表示する出力状
態表示器１３が取付けられている。
出力端子０１〜０ｎ（７４近傍には、出カニニット１０
に内蔵された各出力リレーの動作状態を表示する出力状
態表示器１３が取付けられている。
第４図に示す如く出カニニット１０内にはＣＰＵユニッ
ト９から転送されて来る出力データあるいは運転出力デ
ータをラッチするためのラッチ回路（図示せず）および
このラッチ回路の出力で駆動される２組のリレードライ
バ１４．１５が設けられている。
ト９から転送されて来る出力データあるいは運転出力デ
ータをラッチするためのラッチ回路（図示せず）および
このラッチ回路の出力で駆動される２組のリレードライ
バ１４．１５が設けられている。
リレードライバ１４の各出力側には、負荷駆動用のリレ
ー×１〜Ｘｎと、表示器ＤＰＹ１〜ＤＰＹｎが並列に接
続されており、このため各表示”器ＤＰＹ１〜ＤＰＹｎ
は該当するリレー×１〜Ｘｎの動作状態を表示すること
となる。
ー×１〜Ｘｎと、表示器ＤＰＹ１〜ＤＰＹｎが並列に接
続されており、このため各表示”器ＤＰＹ１〜ＤＰＹｎ
は該当するリレー×１〜Ｘｎの動作状態を表示すること
となる。
また、リレー×１〜Ｘｎの各゛接点×１−１〜Ｘｎ−１
の一端は、互いに共通接続された後、共通端子ＣＯＭに
接続され、他方各接点×１−１〜Ｘｎ−１の他端は出力
端子、ｏ１〜Ｑｎへと接続されている。
の一端は、互いに共通接続された後、共通端子ＣＯＭに
接続され、他方各接点×１−１〜Ｘｎ−１の他端は出力
端子、ｏ１〜Ｑｎへと接続されている。
一方リレードライバ１５の出力側には、運転出力用のリ
レー×Ｒが設けちれており、このリレーＸＲの接点ＸＲ
−１の各両端は、運転出力用外部端子ＯＰ１．０Ｐ２へ
とそれぞれ接続されている。
レー×Ｒが設けちれており、このリレーＸＲの接点ＸＲ
−１の各両端は、運転出力用外部端子ＯＰ１．０Ｐ２へ
とそれぞれ接続されている。
そして、この発明に係わるデバッグ動作を行なわせる場
合には、前記共通端子ＣＯＭと運転出力用外部端子ＯＰ
Ｉとをジャンパ線１−６によって接続するとともに、各
出力端子０１〜Ｏｎには負荷し１〜Ｌ３の一端を接続し
、その他端は共通接続して外部電源を介して運転出力用
外部端子ＯＰ２へと接続する。
合には、前記共通端子ＣＯＭと運転出力用外部端子ＯＰ
Ｉとをジャンパ線１−６によって接続するとともに、各
出力端子０１〜Ｏｎには負荷し１〜Ｌ３の一端を接続し
、その他端は共通接続して外部電源を介して運転出力用
外部端子ＯＰ２へと接続する。
次に第５図はこめ発明に係わるデバッグ処理のだめのプ
ログラムの構成を示すフローチャートである。このｌロ
ーチャートを構成する各ステップの実行内容を順次列挙
すると次のようになる。
ログラムの構成を示すフローチャートである。このｌロ
ーチャートを構成する各ステップの実行内容を順次列挙
すると次のようになる。
ステップ（１）；ＰＣに必要なイニシャル処理。
例えば各フラグのリセットあるいは入出カメモリ４のク
リア等を行なう。
リア等を行なう。
ステッ゛プ（２）；入力回路２にうえられている外部入
力信号を、入出カメモリ４の所定エリアに書込む。（入
力更新手段） ステップ（３）ニューザブログラムメモ、す１に格納さ
れているユーザプログラムを先頭アドレスから順次読出
して実行し、その実行結束によ・つて入出カメモリ４の
出力データを書換える。（プログラム実行手段） ステップ〈４）；ユーザプログラムの実行が完了したか
否かを判定し、その判定結果がＹＥＳの場合にはステッ
プ（５）へ進み、Ｐｏの場合にはステ）プ（３）へ戻る
。
力信号を、入出カメモリ４の所定エリアに書込む。（入
力更新手段） ステップ（３）ニューザブログラムメモ、す１に格納さ
れているユーザプログラムを先頭アドレスから順次読出
して実行し、その実行結束によ・つて入出カメモリ４の
出力データを書換える。（プログラム実行手段） ステップ〈４）；ユーザプログラムの実行が完了したか
否かを判定し、その判定結果がＹＥＳの場合にはステッ
プ（５）へ進み、Ｐｏの場合にはステ）プ（３）へ戻る
。
ステップ（５）二人出力メモリ４の出力データを出力回
路３に転送し、出力端子０１〜Ｑ’ｎから外部出力信号
として出力する。（出力更新手段）ステップ（６）二図
示しないプログラムコンソールからの入力受付処理等の
各種のオペレーションサービス処理を行なう。
路３に転送し、出力端子０１〜Ｑ’ｎから外部出力信号
として出力する。（出力更新手段）ステップ（６）二図
示しないプログラムコンソールからの入力受付処理等の
各種のオペレーションサービス処理を行なう。
ステップ（７）；操作部６のモード切替スイッチ１１の
出力をＣＰＬＩ５へ取込み、その内容が運転モードであ
るか否かを判定し、その判定結果がＹ Ｅ’ Ｓの場合
にはステップ（８）へ進み、Ｎｏの場合にはステ・クブ
（９）へ進む。
出力をＣＰＬＩ５へ取込み、その内容が運転モードであ
るか否かを判定し、その判定結果がＹ Ｅ’ Ｓの場合
にはステップ（８）へ進み、Ｎｏの場合にはステ・クブ
（９）へ進む。
ステップ（８）；第１図に示Ｊ運転出力回路７゜に設け
られた所定のデータラッチ回路に、運転出力データ゛′
１”°を転送する。
られた所定のデータラッチ回路に、運転出力データ゛′
１”°を転送する。
ステップ（９）；第１図に示づ運転出力回路７内に設け
られた所定のラッチ回路に、運転出力データ゛０″を転
送する。
られた所定のラッチ回路に、運転出力データ゛０″を転
送する。
ステップ（１０，）：操作部６に設けられたモード切替
スイッチ１１の内容をＣＰＵ５へ取込み、その内容がデ
バッグモードであるか否かを判定し、その判定結果がＹ
ＥＳの場合にはステップ（２）へ戻り、ＮｒＯの場合に
はステップ（１１）へ進む。
スイッチ１１の内容をＣＰＵ５へ取込み、その内容がデ
バッグモードであるか否かを判定し、その判定結果がＹ
ＥＳの場合にはステップ（２）へ戻り、ＮｒＯの場合に
はステップ（１１）へ進む。
ステップ（１１）；入出カメモリ４の出力データを、出
力回路３へ転送する動作を禁止する。
力回路３へ転送する動作を禁止する。
次に以上の構成よりなるプログラムの動作を第１図〜第
４図を参照しつつ系統的に説明する。
４図を参照しつつ系統的に説明する。
電源が投入された後、所定のスタート指令が与えられる
と、ステップ（１）、＜２）が順次実行され、入り回路
２の各入力端子１１〜１０に与えられている外部入力信
号は、入出カメモリ４の所定の入カニリアに書込まれる
。
と、ステップ（１）、＜２）が順次実行され、入り回路
２の各入力端子１１〜１０に与えられている外部入力信
号は、入出カメモリ４の所定の入カニリアに書込まれる
。
次いで、ステップ（３）、＜４’）が繰り返し実行され
、入出カメモリ４内の入力または出力データを参照して
ユーザプログラムの実行が行なわれ、その実行結果によ
って入出カメモリ内の出力データは順次書換えられる。
、入出カメモリ４内の入力または出力データを参照して
ユーザプログラムの実行が行なわれ、その実行結果によ
って入出カメモリ内の出力データは順次書換えられる。
次いでステップ（５）、（６）が順次実行され、上記ス
テップ〈３）で書換えられた入出カメモリ内の出力デー
タは、出力回路３へと転送される。
テップ〈３）で書換えられた入出カメモリ内の出力デー
タは、出力回路３へと転送される。
次いで、ステップ（７）が実行されると、第３図に示す
モード切替スイッチ１１が運転モード（、ＲＬＪ Ｎ
）に切替設定されていた場合、続いてステップ（８）が
実行され、運転出力回路７内の所定のデータラッチ回路
には°゛１″が転送され、これに応じて第４図に示すリ
レーＸＲが駆動され、その接点ＸＲ−１がオンする。こ
れにより、各負荷を駆動するためのリレーの接点×１−
１〜）（ｎ−１および各負荷Ｌ１〜Ｌ３．および電源を
経由する閉回路が形成され、これにより各負荷に対して
通電が可能な状態となる。
モード切替スイッチ１１が運転モード（、ＲＬＪ Ｎ
）に切替設定されていた場合、続いてステップ（８）が
実行され、運転出力回路７内の所定のデータラッチ回路
には°゛１″が転送され、これに応じて第４図に示すリ
レーＸＲが駆動され、その接点ＸＲ−１がオンする。こ
れにより、各負荷を駆動するためのリレーの接点×１−
１〜）（ｎ−１および各負荷Ｌ１〜Ｌ３．および電源を
経由する閉回路が形成され、これにより各負荷に対して
通電が可能な状態となる。
以下同様にして、モード切替スイッチ１１が運転モード
（ＲＵＮ）に設定されている間中、ステップ（２）〜ス
テップ（８）が繰り返し実行され、入出カメモリ４の出
力データは、高速で各出力回路３へと転送され、譬これ
により口筒Ｌ１〜Ｌ３が駆動されるとこととなる。
（ＲＵＮ）に設定されている間中、ステップ（２）〜ス
テップ（８）が繰り返し実行され、入出カメモリ４の出
力データは、高速で各出力回路３へと転送され、譬これ
により口筒Ｌ１〜Ｌ３が駆動されるとこととなる。
この状態において、モード切替スイッチ１１をプログラ
ムモードまたはデバッグモードの何れかに切替設定する
と、ステップ（７）の実行結果はＮｏとなり、続いてス
テップ（９）が実行され、第１図に示す運転出力回路７
内に設けられた所定のデータラッチ回路には°“０″が
転送される。
ムモードまたはデバッグモードの何れかに切替設定する
と、ステップ（７）の実行結果はＮｏとなり、続いてス
テップ（９）が実行され、第１図に示す運転出力回路７
内に設けられた所定のデータラッチ回路には°“０″が
転送される。
これにより、リレードライバ１５を介してリレーＸＲが
消勢され、その接点ＸＲ−１はオフ１−ることとなり、
各負荷し１〜Ｌ３に対する通電は不能の状態となる。
消勢され、その接点ＸＲ−１はオフ１−ることとなり、
各負荷し１〜Ｌ３に対する通電は不能の状態となる。
次いで、ステップ（１０）が実行されると、この状態に
おいてモード切替スイッチ１１がプログラムモードに設
定されている場合には、ステップ（１０）の実行結果は
ＮＯとなり、続いてステップ（１１”）が実行されて、
入出カメモリ４から出力回路３へ向かう出力データの転
送は禁止され、以下ステップ（６）→（７）→（９）→
（１０）→（１１）→（６）が繰り返し実行され、プロ
グラミングの中に誤って出力が発せられることが禁止さ
れる。
おいてモード切替スイッチ１１がプログラムモードに設
定されている場合には、ステップ（１０）の実行結果は
ＮＯとなり、続いてステップ（１１”）が実行されて、
入出カメモリ４から出力回路３へ向かう出力データの転
送は禁止され、以下ステップ（６）→（７）→（９）→
（１０）→（１１）→（６）が繰り返し実行され、プロ
グラミングの中に誤って出力が発せられることが禁止さ
れる。
これに対して、ステップ（１０）が実行された状態にお
いて、モード切替スイッチ１１がデバッグモードに切替
設定されている場合には、その実ｈＪＡ果はＹｔｉＳと
なり、続いてステップ（２）→（３）−（４）→（５）
→（６）→（７）→（９）→（１０）→（２）が繰り返
し実行され、ユ〉ザブログラムの実行は正常に行なわれ
るとともに、その実行結果である出力データは出力回路
３へ平常通り転送される。
いて、モード切替スイッチ１１がデバッグモードに切替
設定されている場合には、その実ｈＪＡ果はＹｔｉＳと
なり、続いてステップ（２）→（３）−（４）→（５）
→（６）→（７）→（９）→（１０）→（２）が繰り返
し実行され、ユ〉ザブログラムの実行は正常に行なわれ
るとともに、その実行結果である出力データは出力回路
３へ平常通り転送される。
ここで、前述の如くステップ（９）の実行により第４図
に示すリレーＸＲめ接点ＸＲ−１はオフ状態にあるため
、出力データが出力回路３へ転送されたとしても、各負
荷１１〜Ｌ３が駆動されることがない。しかしながら、
リレー×１〜Ｘｎは正常に動作づるため、各出力状態表
示器ＤＰＹ１〜ＤＰＹｎは平常通り点灯することとなっ
て、これにより実際の負荷を駆動することなく、出力リ
レー×１〜Ｘｎの動作状態を、出力状態表示器ＤＰＹＩ
〜ＤＰＹｎによって確認することができ、かくして出力
状態をシュミレーションしながらデバッグを行なうこと
ができるのである。
に示すリレーＸＲめ接点ＸＲ−１はオフ状態にあるため
、出力データが出力回路３へ転送されたとしても、各負
荷１１〜Ｌ３が駆動されることがない。しかしながら、
リレー×１〜Ｘｎは正常に動作づるため、各出力状態表
示器ＤＰＹ１〜ＤＰＹｎは平常通り点灯することとなっ
て、これにより実際の負荷を駆動することなく、出力リ
レー×１〜Ｘｎの動作状態を、出力状態表示器ＤＰＹＩ
〜ＤＰＹｎによって確認することができ、かくして出力
状態をシュミレーションしながらデバッグを行なうこと
ができるのである。
なお、前記実施例においては、ＰＣ本体を入内ユニット
８．ＣＰＵユニット９．出カニニット１０に分割構成し
たＰＣについて説明したが、この発明はこのような構成
のＰＣに限らず、前記各ユニットを一体に構成したＰＣ
においても適用することができることは勿論である。
８．ＣＰＵユニット９．出カニニット１０に分割構成し
たＰＣについて説明したが、この発明はこのような構成
のＰＣに限らず、前記各ユニットを一体に構成したＰＣ
においても適用することができることは勿論である。
以上の実施例の説明でも明らかなように、この発明に係
わるＰＣによれば、モード設定手段（モード切替スイッ
チ１１）をデバッグモードに設定することにより、各負
荷［１〜［ｎを駆動することなく、各負荷開閉スイッチ
（リレーの接ａＸ１−１〜Ｘｎ−１）のオン、オフ状態
を、出力状態表示器（ＤＰＹ１〜ＤＰＹｎ ）を介して
確認することができ、従来のＰＣのように、専用のモニ
タ装置を備えずとも、この種のデバッグないし出カシ１
ミレージョンを極めて安価な構成によって達成すること
ができ、このｆｉＰｃの設備費を可及的に低減させるこ
とができる。
わるＰＣによれば、モード設定手段（モード切替スイッ
チ１１）をデバッグモードに設定することにより、各負
荷［１〜［ｎを駆動することなく、各負荷開閉スイッチ
（リレーの接ａＸ１−１〜Ｘｎ−１）のオン、オフ状態
を、出力状態表示器（ＤＰＹ１〜ＤＰＹｎ ）を介して
確認することができ、従来のＰＣのように、専用のモニ
タ装置を備えずとも、この種のデバッグないし出カシ１
ミレージョンを極めて安価な構成によって達成すること
ができ、このｆｉＰｃの設備費を可及的に低減させるこ
とができる。
第１図は、この発明に係わるＰＣの電気的な構成を示す
ブロック図、第２図は出カニニットを構成するハウジン
グの背面図、第３図はＣＰ ｔＪユニットに設けられた
モード切替スイッチを示す正面図、第４図は出カニニッ
トの詳細を示す電気回路図、第５図は本発明に関連して
ＣＰＵで行なわれるプログラムの実行過程を示づフロチ
ャートである。 １・・・川・・・ユーリ゛プログラムメモリ２・・・・
・・・・・入ツノ回路 Ｊ３・・・・・・・・・出力回路 ４・・・川・・・入出カメモリ ５・・・・・・・・・ＣＰＵ ６・・・・・・・・・操作部 ７・・・・・・・・・運転出力回路 ８・・・・・・・・・入ｈユニット ９・・・・・・・・・ＣＰＵユニット １０・・・・・・出カニニット １１・・・・・・モード切替スイッチ １３・・・・・・出り状態表示器 １４．１５・・・・・・リレードライバＬ１〜ｌ−ｎ・
・・・・・負荷 特約出願人 第４図 、１０ 画一一ユー １
ブロック図、第２図は出カニニットを構成するハウジン
グの背面図、第３図はＣＰ ｔＪユニットに設けられた
モード切替スイッチを示す正面図、第４図は出カニニッ
トの詳細を示す電気回路図、第５図は本発明に関連して
ＣＰＵで行なわれるプログラムの実行過程を示づフロチ
ャートである。 １・・・川・・・ユーリ゛プログラムメモリ２・・・・
・・・・・入ツノ回路 Ｊ３・・・・・・・・・出力回路 ４・・・川・・・入出カメモリ ５・・・・・・・・・ＣＰＵ ６・・・・・・・・・操作部 ７・・・・・・・・・運転出力回路 ８・・・・・・・・・入ｈユニット ９・・・・・・・・・ＣＰＵユニット １０・・・・・・出カニニット １１・・・・・・モード切替スイッチ １３・・・・・・出り状態表示器 １４．１５・・・・・・リレードライバＬ１〜ｌ−ｎ・
・・・・・負荷 特約出願人 第４図 、１０ 画一一ユー １
Claims (1)
- （１） 出力データに対応してオン、オフ制御され、か
つそれを介して負荷を駆動する負荷開閉スイッチζ、出
力データに対応して駆動され、かつ各負荷開閉スイッチ
のオン、オフ状態を表示する状態表示器と□、前記各負
荷器１閉スイッチの出力により該当する負荷が駆動され
ることを禁止づるための負荷駆動禁止手段と、少（とも
運転モー１ドとデバッグモードとに切替設定可能な・モ
ード設定手段と、前記モード設定手段が運転モードに設
定されている場合には前記負荷駆動禁止手段を禁止解除
動作せしめ、かつデバッグモードに設定されている場合
には、前記負荷駆動禁止手段を禁■動作せしめるモード
制御手段とを備え； 前記モード設定手段をデバッグモードに設定することに
より、各負荷を駆動することなく各負部開閉スイッチの
オン、オフ状態を確認し得るように構成したことを特徴
とするプログラマブル・コントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56177617A JPS5878207A (ja) | 1981-11-05 | 1981-11-05 | プログラマブル・コントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56177617A JPS5878207A (ja) | 1981-11-05 | 1981-11-05 | プログラマブル・コントロ−ラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5878207A true JPS5878207A (ja) | 1983-05-11 |
Family
ID=16034133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56177617A Pending JPS5878207A (ja) | 1981-11-05 | 1981-11-05 | プログラマブル・コントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5878207A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0666924U (ja) * | 1993-03-09 | 1994-09-20 | 有限会社阿部製作所 | 工作機械におけるマシニングセンターの面取刃物ホルダー |
-
1981
- 1981-11-05 JP JP56177617A patent/JPS5878207A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0666924U (ja) * | 1993-03-09 | 1994-09-20 | 有限会社阿部製作所 | 工作機械におけるマシニングセンターの面取刃物ホルダー |
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