JPS5870526A - 半導体装置の製造法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体層への不純物導入技術に関し、主として
多結晶８ｉ　（シリコン）層へのＮ１Ｍ不純物ドープ法
を対象とする。

ＭＯ８ＦＢＴ（金属酸化物半導体電界効果トランジスタ
）のゲートとして多結晶８Ｉが使われているが、素子の
ゲート抵抗（シート抵抗）を下げるために８１層への不
純物ドープが必要である。

これまでのプロセスでは例えばＮｇ不純物ドープの場合
、（１）ＰＯＣ７−をソースとして用いる熱拡散、（２
）Ｐ（リン）イオン打込みにより、いずれも単独の不純
物を用い１回の工程で行なっている。

しかじ上記方法によれば、（１）ＰＯＣＪ、を用いる場
合、熱拡散により生成するリンガラスの吸湿性のためそ
の後のホトレジストバターニング加工精度か低下する、
（２１リンイオン打込みによる場合、（１１と同程度の
不純物濃度（すなわちシート抵抗）を得ようとすれば大
電流容量の打込み装置が必要であり、各処理時間が長く
なるためコスト高となる、（３１高濃度でリンドープを
行なう場合、リンの拡散定数が大きいためゲート下の酸
化層（８ｊＯ＊）を通してその直下の牛導体表面に入り
、ゲートの特性に影響を与えることがある。

本発明は上記した問題点を取り除くべくなされたもので
、その目的とするところは、特別の装置を用いることな
く所要の濃度が得られ特性向上ができる多結晶シリコン
への不純物導入法を提供することにある。

以下、本発明を８ｉゲー）ＮチャネルＭＯ８ＦＢＴ０ｋ
ｌプロセスにそって第１図（ａ）〜（ｆｌに参照し説明
する。

ｔａｌ　　高抵抗Ｐ型８Ｉ基板１を用意し、ゲート酸化
（熱酸化）によって表面にうすいゲート酸化膜（８ｉＱ
１膜）２を形成する。

（ｂｌ　　ゲート酸化膜の上に気相より化学反応で生成
した８ｉを生長させて多結晶Ｓｉ層３な形成する。

（Ｃ）　　多結晶Ｓｉ層３への不純物ドープを下記のよ
うに２回に分けて行なう。

１）多結晶Ｓｉ層の下層部へ比較的低濃度の不純物ドー
プな行なう。例えばリンをＬ　Ｘ　１０”〜６×１０”
　ａｔｏｍｓ／（ＩＩ”の濃度でイオン打込み（打込み
エネルギ：５０〜７５ＫｅＶ）を行なう。

２）次いで多結晶Ｓｉ層の上層部へはヒ素をｌ−ｗ１０
１６ａｔｏｍｓ／♂の濃度でイオン打込みを行なう。

なお、後工程の熱処理（９００〜１１００℃）によりリ
ンは多結晶層の上層及び下層に均等的に拡散される。（
１１４２図参照） （ｄｌ　　この後、ホトエッチを行なって多結晶８１層
をゲート３′及び配線に必要な部分を残して他の不袈部
を除去する。

（ε）多結晶ｓ１ゲートをマスクとしてＰ基板表面にソ
ース、ドレイン（ｈ層）４形成のためのイオン打込みを
行なう。

（ｆ）　　最後に、多結晶層ゲート、Ｎ層の一部をＬ　
Ｔ　Ｐ　’（低温生成酸化膜）等５によりマスクし、ソ
ース６及びドレイン６のオーミック接合のためのＮ＋拡
散を行なうことによりＮチャネルＭＯ８ＦＥＴの要部を
完成する・ なお、上記実施例のように多結晶Ｓｉ層への不純物ドー
プをゲート形成前に行なう代りに、ゲート形成稜のソー
ス、ドレイン形成（セルファライン技術の利用）の際に
行なってもよい。

以上述べた本発明によれば下記の理由で前記発明の目的
が達成できる。

まず、不純物のリンの投影飛程はヒ素のそれよりも大き
く、イオン打込みの際に同じエネルギーでも到達距離が
異なり、リンのそれは深（、ヒ素の方は浅い。又、リン
イオン打込みのみでヒ素なみの高い不純物濃度を得よう
とすれば、打込みエネルギーを高くすることで基板温度
が上昇するという問題があり、前述したように特殊の＃
ｃｍが必要となる。そして打込みエネルギーを上げ不純
物濃度を上げれば深さも深くなる。そのような欠点を補
うため、リンの不純物濃度を抑え、打込みエネルギーも
抑えるようにし、不純物濃度の少なくなった分を第２図
で示すようにヒ素を使って濃度を高くする。リンの場合
打込み後の７ニール処理で８ｉ０！に入りこみ、前述の
ようにゲートの特性に影響を与えることになるかヒ素の
場合はアニールによって影響は少ない。

このように本発明によれば異なる不純物を２回に分けて
導入することで、９３図に示すようにリンを単独に高濃
度に打込んだと同じ効果が得られ、（１）多結晶８１の
シート抵抗低減が容易でその後のホトレジスト加工精度
に影響を与えることなく、ゲート抵抗を下げることで素
子の特性の向上が期待でき、（２１ゲート直下の酸化膜
への不純物ドープが減少するため特性に与える影響を抑
えることができ、（３１抵抗値のコントロールが容易で
ある等の諸効果が得られる。

本発明は主としてＮチャネルＭＯ８ＦＥＴに適用できる
。

【図面の簡単な説明】

第１図（ａｌ〜（ｆｌは本発明によるＭＯ８ＦＥＴ製造
プロセスの要部を示す工程断面図、第２図は本発明の原
理を示す不純物濃度分布曲線図、第３図は不純物打込み
量とシート抵抗との関係曲線図である。 １・・・Ｐ型８五基板、２・・・ゲート酸化膜、３・・
・多結晶８７層、４・・・ソース、ドレイン形成、５・
・・ＬＴＰマスク、６・・・ソース、トレインＮ＋層。 第　　１　　図 第　　２　　図 汀込〃量

Claims (1)

1. 【特許請求の範囲】 １、基板上に形成した半導体層に対して不純物をイオン
   打込みにより導入するにあたって、拡散定数の異なる不
   純物を２回に分けて導入することを特徴とする半導体装
   置の製造法。 ２、前記半導体層の下層部へは拡散定数の大きい不純物
   を比較的低濃度に導入し、上層部へは拡散定数の小さい
   不純物を比較的高濃度に導入する特許請求の範１！ＩＩ
   ！１項に記載の半導体装置の製造法。 ３、上記半導体層は多結晶シリコン層であって、拡散定
   数の大きい不純物はリンであり、拡散定数の小さい不純
   物はと票である特許請求の範囲第１項又は第２項に記載
   の半導体装置の製造法。