JPS5869522A

JPS5869522A - 内視鏡装置

Info

Publication number: JPS5869522A
Application number: JP56168947A
Authority: JP
Inventors: 塚谷　隆志; 猛高松
Original assignee: Olympus Corp; Olympus Optical Co Ltd
Current assignee: Olympus Corp
Priority date: 1981-10-22
Filing date: 1981-10-22
Publication date: 1983-04-25
Also published as: US4503841A; JPH032528B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】この発明は、内視鏡装置に係シ、特に安全回路を備えた
内視鏡装置に関する。

近年、マイクロコンピータの種々の機器への応用が進み
、内視鏡装置への応用についても種々の提案がなされて
いる。この応用に際して１つの問題は、内視鏡が人体等
の診断に供されることから、不用意にノイズ及び熱等が
原因でマイクロコンピュータのＣＰＵが暴走したとして
も一最低限の安全対策が要求される点にある。特に、送
気並びに送水装置或は、光源装置を備えた内視鏡におい
ては、ＣＰＵが暴走した際には送気並びに送水が不安定
になったシ、また被検体領域に照明光が供給されず、内
視鏡の接眼部を介して被検体領域を観察できず、安全性
の上で問題があることが指摘されている。

この発明は、上述した事情に鑑みなされたものであって
、ＣＰＵが暴走したとしても最低限の安全性が確保され
る内視鏡装置を提供することにある。

以下図面を参照しながら、この発明の一実施例について
説明する。

光源装置（図示せず）内には、第１図に示すようにＣＰ
Ｕ２　、Ｉ１０ボート４　）　ＲＯＭｅ　、チップセレ
クト用ＩＣ８及び発振器１０から成るマイクロコンピュ
ータ１２が設けられている。ＣＰＵ２は、そのアドレス
端子Ａφ〜Ａ１５がアドレス・バス１３を介してＩ１０
ポート４　、ＲＯＭ６及びチップ自セレクト用工Ｃ８に
接続され、ＣＰＵ２からアドレス・データが夫々の装置
に供給される。またＣＰＵ２は、そのデータ端子Ｄφ〜
Ｄ７がデータΦバス１５を介してエバボート４及びＲＯ
Ｍ６に接続され、ＲＯＭ６からは、・ＣＰＵ２にデータ
が読み出され、Ｉ１０ポート４とＣＰＵ２との間では、
データが転送される。

エバボート４の入力端子ＰＡφ及びＰＡＪは、夫々電、
源Ｖ　及びアース間に接続された抵抗１０　、１２及び
ポンプ出力設定用スイッチ１４゜１６の直列回路間の接
続点に接続されている。

また、Ｉ１０ポート４の入力端子ＰＣには、商用交流電
源１８から供給される交流電圧のせ四クロス点を検出す
るゼロクロス検出回路２０が接続されている。更に、ボ
ンｆ駆動信号が発生されるＩ１０ポートの出方端子ＰＢ
は、抵抗２２を介して第１のトランジスタ２４のベース
に接続されている。このトランジスタ２４のエミッタは
、接地され、そのコレクタは、フォト・カプラ２６のフ
ォト・ダイオード及び抵抗２８を介して電源ＶＤＤに接
続されてい不。商用交流電源Ｉ８は、ボンｆｓｏに供給
される電力を位相制御する為のトライアック３２を介し
てｄ？ポンプ０に接続され、このトライアック３２とポ
ンプ３０との接続点及びトライアック３２のダート間に
は、抵抗３４及び上述した７オト・カプラ２６のトライ
アックがトライアック３２を所定の間隔で点弧する為に
接続されている。

チップ・セレクト用■Ｃ８は、Ｉ１０ポート４のチップ
セレクト端子Ｃ８に接続され、また、ＲＯＭ６のチッゾ
争イネーブル端子ＣＥに接続され、ＣＰＵ２は、アドレ
ス・データに応じてチップをセレクトしている。ＣＰＵ
２のメモリ読み出し信号端子ＲＤ及びマシン・サイクル
信号端子Ｍノは、０Ｒ３６に接続され、この０Ｒ３６の
出力及びチップ・イネーブル信号ラインに接続されたイ
ンバータ３７の出力は、Ｎ０Ｒ３Ｂに接続され、Ｎ０Ｒ
３Ｂの出力は、ラッチ４０に接続されている。ラッチ４
０の出力は、抵抗４２を介して第２のトランジスタ４４
のベースに接続され、この第２のトランジスタ４４のコ
レクタ及びエミッタは、フォトΦカグラ２６の７オト・
ダイオード及びアース間に接続されている。

この発明の一実施例は、上述するように構成されている
ことから、次のように作動される。

第２図（、）に示すように商用交流電源電圧がゼロクロ
ス検出回路２０に供給されると、このゼロクロス検出回
路２０は、ゼロクロス点を検出してゼロクロス点で第２
図（ｂ）に示すようなゼロクロス信号を発生する。発生
されたゼロクロス信号は、エバボート４の入力端子ｐｃ
に入力される。ここでポンプ出力設定用スイッチ１６が
閉成されると、■ｈポート４の入力端子ＰＡφに低レベ
ル信号が供給される。この低レベル信号５− 及びゼロクロス信号は、データ・パス１５　ヲ介してＣ
ＰＵ２に与えられ、ＣＰＵ、２は、与えられた信号に基
づいてＲＯＭ６からプログラムされた遅延時間ｔ、のデ
ータを読み出し、第２図（ｃ）に示すようにＩ１０ボー
ト４の出力端子にあるゼロクロス点から遅延時間ｔ１の
間低レベル信号を発生させ、その後火のゼロクロス点ま
での時間１、の間高レベル信号を発生させる。従って、
遅延時間ｔ、の間第１のトランジスタ２４はオフ　Ｌ　
、時間ｔ　ｔの間第１のトランジスタ２４はオンする。

第１のトランジスタ２４のオンの時間ｔ２の間、フォト
・カプラ２６の７オト・ダイオードが発光し、そのフォ
ト・トライアックがオンしてトライアック３２がオンす
る。その結果、時間ｔ２の間ポンプ３ｏには、交流電源
１８から電力が供給され、ポンプ３ｏは、第２図（ｄ）
に示すような電流が継続的に供給され、適切な送気蓋等
が確保されることとなる。

ポンプ出力設定用スイッチ１６に代えてポンプ出力設定
用スイッチ１４が閉成されると、遅６− 延時間１．に代えて遅延時間ｔ、が読み出され、Ｉ１０
ポート４の出力端子ＦＢから第２図（、）に示すような
出力信号が発生される。従って、第２図（ｆ）に示すよ
うな電流がポンプ３０に供給され、変更された適切な送
気量等が確保される。

舘２図（ｂ）に示すようなゼロクロス信号をカウントす
ることによってＣＰＵ２は、交流電源の周よって周波数
が５０Ｈｚ及び６０　Ｈｚのいずれにあっても指示した
送気１．、をポンプ３０で確保することができる。

次に、ＣＰＵ２が正常に動作している場合並びにノイズ
或は、熱等によってＣＰＵ２が暴走した場合のＣＰＵ２
のタイミングについて第３図を参拙しながら説明する。

第３図は、命令オペ・コードをフェッチするマシーン・
サイクルにおけるタイミングについて示し、発振器１０
からはＣＰＵ２に対して第３図（、）に示すような基本
クロックが供給されている。チップ・セレクト用■Ｃ８
からＲＯＭ６のチップ・イネーブル端子ＣＥ）７ｍは、
第３図（ｂ）　Ｋ示すような信号が与えられ、この信号
が低レベルとなるとこのＲＯＭ６は、読み出し可能な状
態に保持される。第３図（ｃ）に示されるようにメモリ
からＣＰＵ２にデータが読み出される時、メモリ読み出
し端子ＲＤは、低レベルに維持され、また、第３図（ｄ
）に示すように命令オペコードがＣＰＵ　２に７エツチ
される時マシン・サイクル信号端子Ｍノは、同様に低レ
ベルに維持される。従って、第３図（、）に示すように
０Ｒ３６の出力が低レベルの間は、ＣＰＵ２が読み込み
動作にあることとなる。この期間ＲＯＭ６のテップ・イ
ネーブル端子ＣＥが低レベルであれば、ＲＯＭ６からデ
ータが読み込まれていることとなる。従って、インバー
タ３７の出力は、第３図（ｆ）に示すようになシ、この
出力及び０Ｒ３６の出力がＮ０Ｒ３Ｂに供給される結果
、Ｎ０Ｒ３Ｂの出力は、第３図（ｇ）Ｋ示すように低レ
ベルのままに保持され、第２のトランジスタ４４はオフ
状態に留められる。この状態においては、ポンプ３０へ
の供給電流は、第１のトランジスタ２４０オン・オフ動
作に依存して制御される。

ＣＰＵ２が暴走した際には、ＣＰＵ２は、ＲＯＭ６以外
の他のメモリから命令を７エツチすることとなる。即ち
、ＲＯＭ６のチップ・イネーブル端子ＣＥが高レベルに
維持され、チップが選択されない期間におりても命令が
フェッチされる。

従って、インバータ３７の出力が低レベルにまた、０Ｒ
３６の出力が低レベルに保れ、Ｎ０Ｒ３８からは、第３
図（ｈ）に示すように高レベルの信号が発生され、この
信号がラッチ４０で保持される。その結果、第２図（ｇ
）に示すような信号が第２のトランジスタに与えられ、
第２のトランジスタ４４がオンとなってトライアック３
２は、導通状態に維持され、ポンプ３０には、第２図（
ｈ）に示すように位相制御されない交流電流が供給され
、最大送気量が得られる。

尚、上述した実施例では、第２のトランジスタ４４がオ
ン状態にある間交流電流をそのｔま９− ポン７°３０に供給するようにしているが、位相制御さ
れた交流電流をポンプ５ｏＰｃ供給し、制限した送気Ｉ
を設定しても良い。

上述した実施例によれば、ＣＰＵが暴走したとしてもポ
ンプは、確実に駆動さｔ１送気を確実に確保できる為内
視鏡装置の安全性を高めることができる。

次に第４図を参照しながら、この発明の他の実施例につ
いて説明する。図中、第１図と同一符号を付した箇所は
、同一部分を示すものとしてその説明を省略する。第４
図の実施例においては、ポンプ３０に代えて内視鏡用の
光源４６に供給される交流電流がトライアック３２によ
って位相制御されている。また、ポンプ出力設定用スイ
ッチ１４．１６に代えてランプ光量設定用スイッチ４８
．５０が用いられている。このスイッチ４８．５０のい
ずれかを選定して、そのスイッチを閉成すると、ＣＰＵ
２は、必要なデータを読み込み、与えられたゼロクロス
信号に対応した遅延時間を設定し、Ｉ１０ボートの出１
０− 刃端子ＰＢから第２図（ｃ）に示すような信号を発生さ
せる。従って、既に述べたと同様に光源４６には、第２
図（ｆ）で示すような交流電流が供給され、光源４６は
、所定の輝度で点灯される。

スイッチ４８．５０が切り換えられると遅延時間は変更
され、光源４６の輝度が変化される。

このような状態において、ＣＰＵ２が正常であれば、命
令がＣＰＵ２にフェッチされるときには、ＲＯＭ６のチ
ップ・イネーブル端子ＣＥに与えられる信号は、低レベ
ルに保れ、ＣＰＵ、２の出力端子ＲＤ　、Ｍｌは、低レ
ベルに保れ、Ｎ０Ｒ３８の出力は、低レベルに保れる。

ＣＰＵ２が暴走する際には、上述の状態でＲＯＭのチッ
プ・イネーブル端子ＣＥＫ与えられる信号は、高レベル
に変化することから、ＮＯＲ３＆の出力は、高レベルと
なシ、この出力は、ラッチ４０に保持される。

従って、第２のトランジスタ４４がオンされ、トライア
ック３２が導通され続け、光源４６は、最大輝度の点灯
され、内視鏡接眼部内の視野が確保される。

尚、この実施例においても、光源４６は、最大輝度で点
灯されなくとも制限された輝度で点灯されても良い。

上述した実施例によれば、ＣＰＵが暴走したとしても内
視鏡光源が点灯され続けることから内視鏡装置の安全が
確保される。

以上のよＩＫこの発明によれば、安全性の高い内視鏡装
置が提供される。

【図面の簡単な説明】第１図は、この発明の内視鏡装置に組み込まれるマイク
ロコンピュータ及びその関連回路の一実施例を示す回路
図、第２図は、第１図の位相制御回路における各部の波
形を示す波形図、第３図は、ＣＰＵ及びＣＰＵの暴走時
検出回路の各部におけるタイミングを示すタイミング−
チャート及び第４図は、第１図の他の実施例を示す回路
図である。２−　ＣＰ　Ｕ　、　　４　＝−Ｉ１０ボート、　６−
ＲＯＭ、８−８゜チップ・セレクト用ＩＣ，１０・・・
発振器、１３・・・アドレス・バス、１５・・・データ
・バス、２゜・・・セロクロス検出回路、３ｏ・・・ポ
ンプ、４ｏ・・・ラッチ、４６・・・光源。出願人代理人　　弁理士　鈴　江　武　彦１３− ６ゎ５６．＃１１卯８８特許庁長官　島田春樹　　殿１、事件の表示特願昭５６−１６８９４７号２、発明の名称内ネ見鏡装置３、補正をする者事件との関係　特許出願人（０３７）オリンパス光学工業株式会社４、代理人５、自発補正６、補正の対象明細苔全文７、補正Ｏ内容明細口のご１３（内容に変更なし）１１４−

Claims

【特許請求の範囲】

（１）　　ボンデの駆動を制御する回路及びこの制御回
路に与えられる制御信号を外部から与えられた設定信号
を処理して発生するマイクロプロセッサを備えた内視鏡
装置において、マイクロプロセッサの暴走を検出し、前
記制御回路を一定条件に設定する回路を更に具備するこ
とを特徴とする内視鏡装置。
（２）　　内視鏡用光源の輝度を制御する回路及び゛こ
の制御回路に与えられる制御信号を外部から与えられた
設定信号を処理して発生するマイクロプロセッサを備え
た内視鏡装置において、マイクロプロセッサの暴走を検
出し、前記制御回路を一定条件に設定する回路を更に具
備することを特徴とする内視鏡装置。