JPS5869134A - デジタル信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、一般的には非同期的な二つのデジタル信号
を同時に処理する信号処理装置に関するものである。本
発明はそれに限定するわけではないが、とくにデジタル
エコー（反響）相殺器における使用に適応可能でア多、
かつ以下ではこの点について説明することとする。

長距離電話回路において、長距離四線路と局内の二線路
とを互いに接続するのに、ノ・イブリッド結合器を用い
ることが従来性われている。しかしながら、良く知られ
ているように、ハイブリッドによって行われる結合は理
想的ではなく、受信信号の一部はハイブリッドを通過し
かつ°エコー″となって通話者に戻ってしまう。このエ
コーを無くすための効果的な手段は、この分野で良く知
られた“エコー相殺器”であって、例えば、“対数エコ
ー相殺器”の名称の、０．ム、ホーナ（Ｂｏｒｎａ）に
与えられた米国特許第４．０６４．５７９号中、又はα
Ｌホーナによる、コムサット　テクニカルレヴユー（Ｃ
ｏｍ５ａｔ　Ｔｅｃｈｎｉｃａｌ　Ｒｅｖｉｅｗ　）の
１９７７年秋、第７巻、−２，５９５−４２８１ｉの°
適応性トランスバーサルフィルター付相殺器″の名称の
記事の中で詳しく説明されている。原理的には、このエ
コー相殺器は到来信号を監視しかおり、かつこの予知さ
れたエコーを伝送線上に現わ扛る信号から削除して、エ
コー信号を有効に相殺するものである。

第１図は従来のエコー相殺系の簡略化したプルツクダイ
アグラムである。線路１０上で受信された信号ｆｓｉは
、・・イブリッド結合器１４を介して二つの線路に印加
されるが、このノ・イブリッド結合器１４はエコー通路
を有しており、それによって受信信号ｆｓｉの一部はノ
・イブリッドの伝達側に送られ、かつこのようにして、
伝送線１６越しに遠く離れた当事者に帰還される。この
エコー相殺器は基本的には、受＠信号の最新のサンプル
に基づく、所定時におけるエコーを予知するアダプティ
ブ有限インパルス応答フィルタ（ａｄａｒｔｉｖθｆｉ
ａｉｔｅ　ｉｍｐｕｌｓｅ　ｒｅｓｐｏｎｓｅ　ｆｉｌ
ｔｅｒ　）　（ムＦ工ＲＦ）から成っておシ、かつこの
予知されたエコーは加算器２Ｄ中でハイブリッドの出力
信号ｆａｏから減算される。上述のホーナに与えた特許
においては、こＩＤＡＦ工ＲＦ　　はその到来入力信号
を増巾器２０１から、またそのエラー人力信号をサンプ
リング及び保持部２２２から受信し、かつＤ／Ａ回路２
１９からの出力を出している。もしエコーが正しく予知
された場合には、予知エコーを減算することにより、出
力信号ｆｓｏ中のエコー成分を完全に消すことができる
。近くの通話者２２がたまっていると仮定し、かつさら
に、理想的なノイズ無して通信チャンネルが存在すると
仮定すると、加算器２０の出力側の線１６上にＦｉ傷信
号存在せず、かつ加算器２０の出力側に存在する信号は
全てＡ／ＦＩＲＩ’へ帰還されてそれによって予知アル
ゴリズムを調整することとなる。実際、エコー相殺器は
、当該分野において良く知られている。ノイズを補償し
、かつ”二重通話”状態を処理するための回路を含んで
いる。しかしこれらの特徴についての詳しい説明は本発
明を完全に理解する上で必要ではない１゜真のエコーと
、計算されたエコーとの差、即ち“誤差“は、ＡＦ工Ｒ
Ｐ　の記憶部に蓄積されるユニットインパルス応答の改
良されたモデルを算出するのに用いられる。

多くの実用例において、入出力線１０及び１６上の信号
はアナログ信号であり、かつこの信号はサンプリングさ
れかつこのサンプル信号はムＦ工ＲＦ中でデジタル状に
変換される。予知信号処理は、次にデジタル的に行ない
、かつ予知エコーは真のエコーから減算するため、アナ
ログに変換される。

これらの場合において、受信及び送信線のサンプリング
をムＦ工ＲＦ　のデジタル部分の内部クロックと同期さ
せて行うことは簡単である。

しかしながら、もしこのエコー相殺器をデジタルエンコ
ードされた信号を搬送する回路中で使用する場合には、
大きな問題が生じる。この場合、ホーナの特許にお叶る
回路２０１２０４及び２１９Ｆｉ消略される。送信及び
受ｆＡ信号はデジタルビット流の形態を成しており、理
想的には両者は同じビット伝送速度（ｂｉｔｒａｔｅ　
）　　を持つこととなる。しかしながら、長距離伝達媒
体の影響、即チ、ム／Ｄエンコーダのローカルクロック
の周波数公差又はサテライト回路のドツプラーシフトに
よシ、受＠信号ｆｓｉのビット伝送速度は、送信信号ｆ
ｓｏのビット伝送速度から、±５０７１０６程まで異な
ることがある。サンプリングした伝送速度が８　ＫＥｇ
の場合、送信及び受信線上に現われるサンプリングした
伝送速度は、（Ｌ　４　Ｈｆｆｉだけ異なることがらシ
、この場合それ自身［１８π／秒の”位相ロール（ｐｈ
ａｓｅ　ｒｏｌｌ　）”を表わしている。

この位相ロールは、この分野で良く知られているととも
に、上記参照文献においてホーナか説明しているように
、エコー相殺器の効率を大巾に減少させることがある。

デジタル系は、デジタル状にエンコードされた会話及び
ビデオ信号だけでなく、コンピュータのデータも伝送す
ることができるため、受信又は送信側のいずれかにおけ
るデジタルビット流の伝送速度を、データ損失のリスク
を冒すことなく変えることは不可能である。これによシ
、非同期データ伝送速度の問題に対する可能性のある解
決法は大巾な制限を受けている。一つの可能性のある解
決法は、に線全二重（Ｔｗｏ−ｗｉｒｅ　Ｆｕｌｌ−ｄ
ｕｐｌａｘ）データ伝送用の等化器及びジヨイントアダ
プティブエコー相殺器”なる名称のファルコーナーそＯ
［Ｋ与えられた米国特許第４，０７４，０８６号におい
て詳しく説明されている。そこで開示されている技術は
、等化器の特別の特性に基づいている。

即ち、係数メモリ中の最も重要な係数（ｃｏｅｆｆｉ−
ｃｉｅｎｔｓ　）　ｈの位置は全て良好に予知されてい
る。

受信及び送信ビット流（ｂｉｔ　ｓｔｒｅａｍ　）がサ
ンプリング周期のはｙにだけ同期からずれている場合に
は、最も重要でない係数りを切るか又はメモリーから二
度読みして同期させるようにする。この方法は、最も重
要な係数が接続部ごとに変わるため、電話のエコー相殺
器において実施することは困難である。

本発明の目的は、信号処理装置、とくにデジタルエコー
相殺器における二つの異なったビット流を同期させるた
めの方法及び装置を提供することである。

本発明の別の目的は、最少のコスト及び最も簡単な構成
によシ上記の同期を達成させることである。

こＯ発明の別の目的は大規模な集積（ＬＥＩ工）チップ
に実施可能な同期装置を提供することである。

要約すれば、こｎら及び他の目的は、本発明の第１の実
施例において、到来するデジタルデータをアナログに変
換し、送信デジタルビット流に同期したクロックによっ
てアナログデータの再サンプリングを行い、かつサンプ
リングしたデータを、ＡＦ工Ｒ１へ入力するためデジタ
ル状に再変換することによシ達成される。本発明の第２
の実施例においては、デジタル信号をデジタル状に挿入
することによｐ、Ｄ／ム変換を必要としないようになっ
ている。これは、各々現実に受信されたサンプルとその
前に受信されたサンプルとＯ差△を計算し、ｎを正の整
数とした場合の増分Δ／　２　ｎを計算し、この増分を
前のサンプルに対して、受信されたデジタル信号ｆｓｉ
　４Ｄサンプリング率（ｓａｍｐｌｉｎｇｒａｔｅ　）
の２ｎ倍の率（ｒａｔθ）で、２ｎ回加算することによ
って達成することができる。加算結果は累算器（ａｃｃ
ｕｍｕｌａｔｏｒ　）中に連続的に保持され、その出力
はｆ８００サンプリング率と同期してサンプリングされ
、この累算器Ｏサンプリングされた出力は処理のためム
ｙ工ＲＰに供給される。

以下添付図面を第２図以降を参照しつつ本発明の詳細な
説明する。

本発明の第１の実施例を第２図を参照しつつ詳細に説明
することとするが、第２図では第１図のものと同じ要素
についてはそれと同じ参照番号で示している。線路１０
上の到来するデジタル信号は、Ｄ／ム変換器２４により
アナログに変換されかつ低域フィルタ（ＬＰ？）２６を
通過する。このＬＰＩＰ　２６の出力は、従ってデジタ
ル入力信号の情報を表わす平滑なアナログ電圧である。

次に、このアナログ電圧は、サンプル及び保持回路２８
中でサンプリングされ、かつこのアナログサンプルは、
ム／Ｄ変換器によってデジタルに変換して戻され、処理
のためムＦ工ＲＦ１８に供給される。

このサンプル及び保持回路２８は、出力信号ｆｕｏのビ
ット伝送速度に同期したクロック信号を出すクロック回
復回路（ｃｌｏｃｋ　ｒｅｃｏｖｅｒｙｃｉｒｃｕｉｔ
　）　　５２からの出力によって時間制御されている。

従って、ム／Ｄ変換器３０１２）出力側でのビット伝送
速度は、出力信号ｆｓｏのビット伝送速度に同期され、
そのため従来のエコー相殺器の“位相ロール″問題に直
面することなく、変換器５０の出力をム！工ＲＩＦ　の
受信入力として直接用いることができる。従って、一連
の要素２４−５２はデジタルビット流の同期器及び補間
器（１ｎｔｅｒ−ｐｏｌａｔｏｒ　）　　として作用す
ることとなる。さらに、第２図から明らかなように、本
発明によるビット同期器を用いたエコー相殺器は、それ
が到来する信号を変えず、またＡＩＦＩＲアが動作でき
ない場合に、出ていく信号を変えることもないいう点で
、従来のエコー相殺器と同じである。

各要素２４−５２の特定の内部回路は本発明を構成する
もので力く、様々な適当な回路がこの分野に訃いて極め
て良く知られているので、こ＼では詳しく説明しないこ
ととする。

次に、本発明の第２の実施例を第３及び４図を参照して
説明すると、第２図に示した同期回路のうため、第２図
の装置を大規模な集積（Ｗ工）チップへの実施化を妨げ
ているということである。

第５図に示す本発明の第２の実施例は、純粋にデジタル
な手段によって同じ成果を達成できる、即ち、いかなる
時にもデジタル入力信号をアナログに変換することを必
要としないで、同じ成果を得ることができる。

ｗＪ５図において、各々新たに到来するデジタル信号の
サンプルを第１のレジスタ４０中に蓄積し、その際、第
１のレジスタ４０のそれ以前の内容は第２のレジスタ４
２に送られ、その結果、第１及び第２のレジスタ４０及
び４２がそれぞれ常に現在及びそれ以前に到来したデジ
タルサンプルを保持するようになっている。加算器４４
はこの二つのサンプルを比較し、かつその出力側におい
て、この二つのサンプルの差のデジタル値に対応する差
の信号Δを出す。次に、この差を、ｎを正の整数とした
場合　２ｎ　で割って、累算器４６への入力として供給
すべき増分Δ／　２　ｎを得る。

第１のクロック回復回路４８はデジタル入力信号ｆｓｉ
を受信し、かつ到来するデジタル伝送速度に同期したク
ロック信号を生じる。次に、このクロック信号は逓倍器
５０　（ｍｕｌｔｉｐｌｉ・ｒ）に供給され、そこで２
ｎ　だけ逓倍され、かつ２ｎｆｉのクロック信号はゲー
ト５２を介して、累算器４６０クロツク入力側に供給さ
れる。この２”ｆｓｉ　　のクロック信号の制御の下に
おいて、増分値Δ／　２　ｎは、比較器５４によって累
算器中の値が第１のレジスタ４０中に現に到来するデジ
タルサンプルと同じ値であることが表示されるまで、累
算値に加算され、その値に達すると、比較器５４はゲー
ト５４を不作動にしかつ累算処理を中断する。

この累算処理は、累算器４６とレジスタ４０の白身が等
しくなるまで続くため、次の到来デジタルサンプルを受
信すると、＃！１のレジスタの白身は第２のレジスタ４
２に伝送されることか理解されよう。従って、この時点
における累算器４６中の値は、現在レジスタ４２中に蓄
積さｎているそれ以前に到来したデジタルサンプルの値
と等しくなる。第１のレジスタ４０中の現在のサンプル
値と累算器４６中のそれ以前のサンプル値との差に応答
して、比較器５４はゲート５２を開き、累算値を第１の
レジスタ４０中に現に蓄積されている値に向けて増大さ
せる。

累算器の出力はデジタル信号であって、小さな巾のステ
ップ△／２ｎで変化するレベルを有し、かつ各々のステ
ップの持続時間は到来するデジタル信号のサンプリング
間隔１　／　ｆｓｉの持続時間よシも２ｎ倍短くなろう
。第４図は、累算器４６の出力側における典型的な波形
を示している。第４図において、８１．８１＋１及びＳ
１＋２　　は受信されたデジタル信号ｆｓｉの三つの連
続したサンプルを表わしている。破線６０で示すような
一つの値から次の値の急激に変える代シに、累算器の出
力はより小さなステップで変化している。与えられた値
ｎに対して、そのステップの大きさは、連続したサンプ
ル間の差△によって変化するということを銘記されたい
。

第３図のクロック回復回路３２は第２図のものと同じで
ロシかつ送信信号ｆｓｏに同期したクロック信号を生じ
る。次に、このクロック信号は累算器４６の出力をサン
プリングするのに用いらｎｌかつこのサンプルｔよデジ
タル入力信号としてＡＦＩＲＦ　　１８に供給される。

第４図に示すように、もし到来及び出ていくビット伝送
速度が同期しておらず、また累算器出力がデジタル信号
ｆｓｏと同期して時間ｔｊ及びｔｊ＋１でサンプリング
されると、同期の欠除によって生じる誤差は、２ｎに等
しいかそれよシ小さい因数だけ減少する。

第２図の実施例の場合と同様に、第５図の実施例は従来
のハードウェア要素を容易に利用可能であり、かつこれ
らの要素の内部回路の細部は本発明を構成するものでな
く、かつこ＼で詳細に説明する必要はない。良く知られ
ているように、共通の二進コードを用いたとすると、デ
バイダ４５中で２ｎで分割するということは、三個の二
進位置によって表わしたΔ、の二進表示を単に右方に変
位（シフト）させることと同等である。従って、デバイ
ダ４５は簡単なシフトレジスタによ多形成することかで
きる。

第２及び３図の両実施例に用いられている共通の原理は
、補間（１ｎｔｅｒｐｏｌａｔｉｏｎ　）及び同期のそ
れである。各々の場合において、発生される信号は、入
力信号ｆａｉの連続して引き続くサンプルの値開て徐々
に変化し、第２図においてはこの徐々の変化、即ち入力
信号の“補間″はＬＰＦ　２６によって行われ、かつ第
５図においては、この補間は要素４０−５２の全てＫよ
って行われ、その補間された信号は累算器４６の出力側
に現われる。

第２及び５図の各々の実施例において、この補間された
信号は、クロック回復回路３２からの出力の制御を受け
て、出力信号ｆａｏと同期してサンプリングされる。

理論的には、第３図の実施例は第２図のアナログ手法に
劣っている。なぜなら連続して引き続くサンプル間の補
間は第５図において直線状であるからである。しかし第
３図の実施例の利点杖、Ｌ８Ｉチップにおける普通のデ
ジタルハードウェアによって実施できる点である。第２
図のアナログ回路は、ＬＰＦ４２）％性如何によって、
よシ高度の補間を行うことができるが、しかし実質的に
より複雑であシ、従って、回路の公差（許容差）及び設
計上の制限条件の影Ｉ＃ｔよシ受けやすくなる。

【図面の簡単な説明】

第１図は、既に述べた従来のエコー相殺器の簡略化した
ブロック線図である。 第２図は本発明によるビット伝送速度同期器の基本要素
のブロック線図である。 第３図は本発明によるビット同期器の全てデジタルな第
２の実施例のブロック線図であシ、かつ第４図は第３図
の蓄算器の出方の波形図である。 （図中符号） １８−・・　ム？工ＲＰ ２４・・・Ｄ／ム変換器 ２６・・・低域フィルタ（ＬＰＦ　） ２８・・・サンプリング及び保持回路 ３０・・・Ａ／Ｄ変換器 ５２・・・クロック回復回路 ４０・・・第１のレジスタ ４２・・・第２のレジスタ ４４・・・加算器 ４６・・・累算器 ４８・・・第１のクロック回復回路 ５０・・・逓倍器 ５２・・・ゲート ５４・・・比較器 ５４・・・ゲート

Claims (1)

1. 【特許請求の範囲】 １）それぞれ第１及び第２０人力部に、第１及び第２０
   デジタル信号を受信及び処理するための信号処理装置、
   及び上記第１及び第２のデジタル信号を上記第１及び第
   ２０人力部に結合するための手段とを含み、かつ上記第
   ２のデジタル信号がそれぞれ第１及び第２の値を表わす
   少くとも第１及び第２の連続°したサンプルを有してい
   る、デジタル信号処理装置に）いて、 上記結合手段が、入力サンプルを上記第２の入力部に供
   給するための補間及び同期手段を金色し、上記入力サン
   プルが上記第１のデジタル信号と同期して取出されかつ
   上記第１及び第２０値の間の値を表わしていることを特
   徴とする、デジタル信号処理装置。 ２）上記補間及び同期手段が、 上記ＷＪ２ｏデジタル信号から、上記第１及び第２の値
   の間の少くとも一つの中間値を表わす補間信号を生じる
   ための手段、及び 上記補間信号をサンプリングしかつ補間信号サンプルを
   上記第２の入力部に供給するため、上記＃！１のデジタ
   ル信号と同期したサンプリング手段、とから成っている
   ことを特徴とする特許請求の範囲第１項に記載されたデ
   ジタル信号処理装置。 ５）上記補間信号を発生させるためＯ上記手段が、上記
   第２のデジタル信号を、それぞれ上記第１及び第２の値
   に対応した少くとも第１及び第２のレベルを有する第１
   のアナログ信号に変換するための、アナログ−デジタル
   変換手段、及び上記第１０アナログ信号を受信しかつ上
   記第１及び第２のレベル間で逓増的に変換する第２のア
   ナログ信号をそこから発生させる、低域フィルタのよう
   な、補間手段とから成っておシ、上記サンプリング手段
   が、上記第１のデジタル信号と同期して上記第２のアナ
   ログ信号をサンプリングするための手段、及び上記第２
   のアナログ信号サンプルをデジタルに変換し、かつ上記
   デジタル状のサンプルを上記個号処理器の上記第２の入
   力に供給するためのアナログ−デジタル変換手段から成
   っていることを特徴とする特許請求の範囲第２項に記載
   されたデジタル信号処理装置。 ４）上記第２のアナログ信号をサンプリングするための
   上記手段が、 上記第１のデジタル信号と同期した回復クロック信号を
   生じるためのクロック回復手段、及び上記第２のアナロ
   グ信号をサンプリングするため、上記回復されたクロッ
   ク信号によって時間制御されるサンプリング及び保持手
   段、 とから成っていることを特徴とする特許請求の範囲第３
   項に記載された信号処理装置。 ５）上記補間及び同期手段が、 上記第１及び第２の値の間の少くとも一つの中間値を表
   わす第３のデジタル信号を、上記第２のデジタル信号か
   ら生じるための手段、及び上記第３のデジタル信号をサ
   ンプリングしかつ第５のデジタル信号のサンプルを上記
   個号処理器の上記第２の入力部に供給するための、上記
   第１のデジタル信号と同期したサンプリング手段、から
   成っていることを特徴とする特許請求の範囲第１項に記
   載された信号処理装置。 ６）上記第３のデジタル信号を生じるための上記手段が
   、 上記第１及び第２の値の間の差Δを検知するための手段
   、 ｍを整数とした場合に、増分値Δ／ｍを表わす増分値信
   号を生じるための手段、及び△／ｙｎの増分で上記第１
   の値から上記第２の値に変化する上記第５のデジタル信
   号を生じる丸め、上記第１の値に上記増分値を〈シ返し
   加算するための手段、から成っていることを特徴とする
   特許請求の範囲第５項に記載された信号処理装置。 ７）上記検知のための手段が、 上記第２のデジタル信号の上記第１の連続したサンプル
   を蓄積するための第１０レジスタ、上記第２のデジタル
   信号の上記第２の連続したサンプルを蓄積するための第
   ２のレジスタ、及び上記第１及び第２のレジスタの肉身
   を比較するための比較手段、 から成っていることを特徴とする特許請求の範囲第６項
   に記載された信号処理装置。 ８）くり返し加算するための上記手段が、蓄算器入力と
   して上記増分値信号を受信しかつ蓄算器出力を出し、か
   つ蓄算器クロック個号に応答して上記蓄算器入力及び出
   力を加算する上記蓄算器、 ｆｓｉを上記第２のデジタル信号のサンプリング率とし
   た時に、ｍｆｓｉの率でクロックパルスを生じるクロッ
   ク手段、 上記蓄算器出力を上記第２の値に対して比較し、上記蓄
   算器出力と第２の値とが異なっている時に上記クロック
   手段を作動し、かつ上記蓄算器の値が上記第２の値に達
   した時に上記クロック手段を不作動にする比較手段、 から成っていることを特徴とする特許請求の範囲第６項
   に記載された信号処理装置。 ９）上記クロック手段が、 上記第２０デジタル信号を受信しかつ比率ｆａｉを有す
   るクロック信号を生じるクロック回復手段、上記クロッ
   ク回復手段の出力を受けかつ比率ｍｆｓｉを有するクロ
   ック信号を生じるためのクロック逓倍手段、及び 作動した時に、上記逓倍手段の出力を上記蓄算器に送シ
   、かう上記比較手段によって制御されるゲート手段、 から成っていることを特徴とする特許請求の範囲第８項
   に記載されたデジタル信号処理装置。 １０）上記信号処理装置が、受信信号からのエコーを予
   知して上記予知されたエコーを送＠信号から減算し、上
   記第１のデジタル信号が上記送＠信号から成っておシ、
   かつ上記第２ｏデジタル信号が上記受信信号から成って
   いることを特徴とする特許請求の範囲第１〜９項のいず
   れか一項に記載されたデジタル信号処理装置。