JPS5866157A - 記憶セル - Google Patents
記憶セルInfo
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- JPS5866157A JPS5866157A JP16535081A JP16535081A JPS5866157A JP S5866157 A JPS5866157 A JP S5866157A JP 16535081 A JP16535081 A JP 16535081A JP 16535081 A JP16535081 A JP 16535081A JP S5866157 A JPS5866157 A JP S5866157A
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- Japan
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- memory cell
- chain
- data
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
- G06F12/023—Free address space management
- G06F12/0253—Garbage collection, i.e. reclamation of unreferenced memory
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Devices For Executing Special Programs (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はリスト構造データを記憶する記憶セルに関する
ものである。
ものである。
ｍ＊飴が広く用いられている０
ＬＩＳＰ などのリスト処ｗｉｔ語では、制御部、デー
タ部、ポインタ部から成るリストセルを基本にしてグロ
グ２人やリスト構造データを記憶装置内で表現している
。
タ部、ポインタ部から成るリストセルを基本にしてグロ
グ２人やリスト構造データを記憶装置内で表現している
。
第１ｗＪｉｊ記憶装置内の１語を制御部、データ部、ポ
インタ部として使用し、’１００から１０２１１地の３
ｋを用いてリストデータ（ムＢＣ）會表現したものであ
る。そして、データ部は１！際のデー−Ａ、Ｂ、Ｃが蓄
積されている場所を指しており、１０２番地のポインタ
部の”ＮＩＬ”＃ｉ！Ｊストデータの最後であることを
示している◎ むと、一時的に使用されたワーキング用のリストセルが
記憶装置に４Ｉ！用されない１１散在する結果になる・
処理中において、リストセルが必要に表ると、使用可能
セルのリストから取られ、使われて行＜ａｔ、かじ、こ
の使用可能セルが全て使いはたされると、記憶装置内の
必要のないリストセルを回収することが必１ｉＩＫなる
。この動作をガーベツジ コレクシ１ノ（ＧＣ：＜ず集
め）と呼ばれる。
インタ部として使用し、’１００から１０２１１地の３
ｋを用いてリストデータ（ムＢＣ）會表現したものであ
る。そして、データ部は１！際のデー−Ａ、Ｂ、Ｃが蓄
積されている場所を指しており、１０２番地のポインタ
部の”ＮＩＬ”＃ｉ！Ｊストデータの最後であることを
示している◎ むと、一時的に使用されたワーキング用のリストセルが
記憶装置に４Ｉ！用されない１１散在する結果になる・
処理中において、リストセルが必要に表ると、使用可能
セルのリストから取られ、使われて行＜ａｔ、かじ、こ
の使用可能セルが全て使いはたされると、記憶装置内の
必要のないリストセルを回収することが必１ｉＩＫなる
。この動作をガーベツジ コレクシ１ノ（ＧＣ：＜ず集
め）と呼ばれる。
このＧＣ動作−は一般に次の２つのステップで行われる
。
。
（１）計算機内の制御用レジスタや演算処履用のスタッ
ク中のポインタデータ、など、リスト処理Ｋｌｊ＋連す
る全てのレジスタを基Ｋ、これらのレジスタから連結さ
れたリストセルを探索し、制御部を有効状ＩＩ（“１騨
）にする。
ク中のポインタデータ、など、リスト処理Ｋｌｊ＋連す
る全てのレジスタを基Ｋ、これらのレジスタから連結さ
れたリストセルを探索し、制御部を有効状ＩＩ（“１騨
）にする。
（２）記憶装置内の全リス）−にルを順次走査し、制御
部が無効状態（’Ｏ’）の語を遮び出し、チェーンづけ
を行って、使用可能セルのリストへ登録する。
部が無効状態（’Ｏ’）の語を遮び出し、チェーンづけ
を行って、使用可能セルのリストへ登録する。
上記２つのステップは、従来、１語づ−）、直列Ｋｍ庫
することＫよって達成されている。特に、ＪＩ２ステッ
プは、記憶装置の全ての１１を１−づつ絖み出し、制御
部が無効状態の語を判定し、使用可能セルのリストへ接
続するととｋよりて実現されていた。従って、記憶装置
の語容量が大きくなると非常に多くの時間を必要とし、
リスト処理性能の低下の最大の原因でありた。
することＫよって達成されている。特に、ＪＩ２ステッ
プは、記憶装置の全ての１１を１−づつ絖み出し、制御
部が無効状態の語を判定し、使用可能セルのリストへ接
続するととｋよりて実現されていた。従って、記憶装置
の語容量が大きくなると非常に多くの時間を必要とし、
リスト処理性能の低下の最大の原因でありた。
本発明の目的は、上記第２ステツプＯ動作を従来の方式
で実現した場合の欠点を解決し、高速にＧＣ動作を行う
機構を内翼する記憶セルを提供することである。
で実現した場合の欠点を解決し、高速にＧＣ動作を行う
機構を内翼する記憶セルを提供することである。
更に、本発明の目的は、本記憶セルを複数個接続し、大
容量のｒｔを備え、且つ、ＧＣＪ６理を高速に行える記
憶装置を提供することである。
容量のｒｔを備え、且つ、ＧＣＪ６理を高速に行える記
憶装置を提供することである。
力
１本発明によれは、
１、ｌ［次アドレスづけされた番地によってデータの書
き込みおよびＩｌみ田しを行える複歇錯のメモリセルと
、該メモリセルのプ謬ツタアドレスを貯えるプロッタア
ドレス蓄積手段ビ、骸メモリセルの１＠を分割して制御
部、データ部、ポインタ部として使用し、制御部が無効
状態を示すｌＩ會チーーンづけする制御を行う制御手段
と、チェーンづけされたメモリセルの最初と最後の飴ア
ドレスを貯えるチェーンアドレス蓄積手段と・チェーン
づけを完了したことを示す指示手段とを具備し、外部か
ら起動信号が与えられると、該メモリセルの全ての＠會
アドレス順に探索し、制御部が無効状ｍｏａｔチェーン
で接続１−１且つ該チー−ノアドレス蓄積手段と指示手
段ｔセットすることを可能にした記憶セル。
き込みおよびＩｌみ田しを行える複歇錯のメモリセルと
、該メモリセルのプ謬ツタアドレスを貯えるプロッタア
ドレス蓄積手段ビ、骸メモリセルの１＠を分割して制御
部、データ部、ポインタ部として使用し、制御部が無効
状態を示すｌＩ會チーーンづけする制御を行う制御手段
と、チェーンづけされたメモリセルの最初と最後の飴ア
ドレスを貯えるチェーンアドレス蓄積手段と・チェーン
づけを完了したことを示す指示手段とを具備し、外部か
ら起動信号が与えられると、該メモリセルの全ての＠會
アドレス順に探索し、制御部が無効状ｍｏａｔチェーン
で接続１−１且つ該チー−ノアドレス蓄積手段と指示手
段ｔセットすることを可能にした記憶セル。
２、結末範囲ｌの記憶セルを複数個カスケードに接続し
、外部からＯセル）信号が起動されると、チェーンアド
レス蓄積手段が示すメモリセルの飴のポインタ部に、値
の記憶セルのチェーンアドレス蓄積手段が示すアドレス
データをセットする制御機ａｔ−請求範！１１の制御手
段に付加し、全ての記憶セル會同時にチェーンづけ可能
にした記憶装置が得られる・ 次に、実施例を用いて詳細に説明する。
、外部からＯセル）信号が起動されると、チェーンアド
レス蓄積手段が示すメモリセルの飴のポインタ部に、値
の記憶セルのチェーンアドレス蓄積手段が示すアドレス
データをセットする制御機ａｔ−請求範！１１の制御手
段に付加し、全ての記憶セル會同時にチェーンづけ可能
にした記憶装置が得られる・ 次に、実施例を用いて詳細に説明する。
第２図は本発Ｔ１４を用いた記憶セルの実施例のブロッ
ク図を示し、メモリ七ル１１ブロックアドレス蓄積手Ｒ
２、制御手段３、チェーンアドレス蓄積手Ｒ４と５、指
示子Ｒ６から威りている。
ク図を示し、メモリ七ル１１ブロックアドレス蓄積手Ｒ
２、制御手段３、チェーンアドレス蓄積手Ｒ４と５、指
示子Ｒ６から威りている。
メモリセル１ｔｉｌｌｔ３３ビツト、８１１から成９、
上位１ビツトは制御部、次の１６ビツトはデータ部、次
の１６ヒツトにポインタ部として使用される。このメモ
リセルは市販のＩＣメモリと同様に実現されるもので、
３ビツトのアドレス信号縁７に従って、リードライト信
号−８の指示に基づ〈書き込みと読み出しの動作が行わ
れる・ζ０時、書き込まれるデータ＃ｉ信号線９を介し
て入力され、まえ読み出されたデータは信号縁１０を介
して堆り出される。
上位１ビツトは制御部、次の１６ビツトはデータ部、次
の１６ヒツトにポインタ部として使用される。このメモ
リセルは市販のＩＣメモリと同様に実現されるもので、
３ビツトのアドレス信号縁７に従って、リードライト信
号−８の指示に基づ〈書き込みと読み出しの動作が行わ
れる・ζ０時、書き込まれるデータ＃ｉ信号線９を介し
て入力され、まえ読み出されたデータは信号縁１０を介
して堆り出される。
ブロックアドレス蓄積手段２は１６とツＦのレジスタで
、ＴＪ＠ｔ）Ｄ型７リツプ７０ッグ用ＩＣを用いて実現
される０そして、ブロックアドレス蓄積手Ｍ１２Ｆｉ入
カテータ信号ｓｅｔ介して、１６ビツトのプルツクアド
レスがセットされる。
、ＴＪ＠ｔ）Ｄ型７リツプ７０ッグ用ＩＣを用いて実現
される０そして、ブロックアドレス蓄積手Ｍ１２Ｆｉ入
カテータ信号ｓｅｔ介して、１６ビツトのプルツクアド
レスがセットされる。
制御手段３は、二進カウンタ３１．二進加算＠３２、セ
レクタ３３と３４、制御回路３５から成っている。
レクタ３３と３４、制御回路３５から成っている。
二進カウンタ３１Ｆ１８ビツトの長さで、市＠０バイナ
リカウンタ用ＩＣ（例えば、Ｓ Ｎ ７４１９１ ）を
用いて実現される０この二進カウンタ３１Ｆｉ、制御回
路３５からの制御信号１０１ Ｋより、７に初期化され
ると共に１遂次、６．５、・−・・・０まで減カウント
される◎ 二進加算器３２は１６ビツト長で、市販の論理演算ユニ
ット（例えｄ％８ Ｎ ７４１８１ ） を用いること
により実現される。そして、下位ビットからのキャリ入
力を“Ｏａとするととにより、ブロックアドレス蓄積手
段２のデータ（”ＢＡ”） と二進カウンタ３１のデ
ータ（”ｉ’）を入力し、二進加算器３２Ｆｉアドレス
値−ＢＡ＋１ ＠ を出力する。二進加算器３２の出力
は信号縁２０２を介して、チ凰−ンアドレス蓄積手段５
と制御回路３ｓの中の一時アドレスレジスタ３６へ導か
れる〇 セレクタおと３４Ｆｉ市販のセレクタ用ＩＣ（例えば、
８ Ｎ ７４１５８ ）で実現され、そわぞれ、３ビツ
トおよび１６ビツト分備えているＯ 制御回路３５Ｆｉ市販のアンドゲート、ナントゲート、
ＤＩＩフリップフロッグなどで構成され、４１ＩＫ１１
６ ｋ’ッ）−ＪｌＯ−１１アドレスレジスタ誦と制御
部判定グー）３７を含んでいる。。一時アドレスレジス
タ３６は１６ビツトのＤｆｆｉフリップ７ｏツブで構成
される。又、制御部判定ゲート３７ｔｊＺ人カアンドゲ
ートを組み脅せることにより構成される。
リカウンタ用ＩＣ（例えば、Ｓ Ｎ ７４１９１ ）を
用いて実現される０この二進カウンタ３１Ｆｉ、制御回
路３５からの制御信号１０１ Ｋより、７に初期化され
ると共に１遂次、６．５、・−・・・０まで減カウント
される◎ 二進加算器３２は１６ビツト長で、市販の論理演算ユニ
ット（例えｄ％８ Ｎ ７４１８１ ） を用いること
により実現される。そして、下位ビットからのキャリ入
力を“Ｏａとするととにより、ブロックアドレス蓄積手
段２のデータ（”ＢＡ”） と二進カウンタ３１のデ
ータ（”ｉ’）を入力し、二進加算器３２Ｆｉアドレス
値−ＢＡ＋１ ＠ を出力する。二進加算器３２の出力
は信号縁２０２を介して、チ凰−ンアドレス蓄積手段５
と制御回路３ｓの中の一時アドレスレジスタ３６へ導か
れる〇 セレクタおと３４Ｆｉ市販のセレクタ用ＩＣ（例えば、
８ Ｎ ７４１５８ ）で実現され、そわぞれ、３ビツ
トおよび１６ビツト分備えているＯ 制御回路３５Ｆｉ市販のアンドゲート、ナントゲート、
ＤＩＩフリップフロッグなどで構成され、４１ＩＫ１１
６ ｋ’ッ）−ＪｌＯ−１１アドレスレジスタ誦と制御
部判定グー）３７を含んでいる。。一時アドレスレジス
タ３６は１６ビツトのＤｆｆｉフリップ７ｏツブで構成
される。又、制御部判定ゲート３７ｔｊＺ人カアンドゲ
ートを組み脅せることにより構成される。
チ翼−ンアドレス蓄積手Ｒ４と６１１共に・１６ビツト
のレジスタで、市販のＤｊｌフリップフロッグで、又、
指示手段＠＃ｉｌビｙ）０フリツプフロツクで、同時に
市販のＤ皺７リツプフロツプで構！される。
のレジスタで、市販のＤｊｌフリップフロッグで、又、
指示手段＠＃ｉｌビｙ）０フリツプフロツクで、同時に
市販のＤ皺７リツプフロツプで構！される。
そして、これらは、それぞれ信号ｌｌＡｌ２．１３．１
４を介して、記憶セルの外部へ取９出すことが可能であ
る・ 次に１制御Ｈ路３５０動作について詳細に述べす。
４を介して、記憶セルの外部へ取９出すことが可能であ
る・ 次に１制御Ｈ路３５０動作について詳細に述べす。
第１図のメモリーにル１において、現在、上記押部が１
１１にされているとする。
１１にされているとする。
この動作は、図示されない外部の制御回路によって、次
のようにして行われる。
のようにして行われる。
リスト処理ＫＷＩＩ４与する制御レジスタ管１つ選び、
これが示す値をアドレスとして、記憶セルに与えて該当
する１ｉｉｔを読み出す。そして、その制御部管１１１
にセットする。次に、この語のポインタ部をアドレスと
して用いて、それが指す飴を取９出す。
これが示す値をアドレスとして、記憶セルに与えて該当
する１ｉｉｔを読み出す。そして、その制御部管１１１
にセットする。次に、この語のポインタ部をアドレスと
して用いて、それが指す飴を取９出す。
そして、その制御部を”ＩＩにセットする・こＯ動作を
、ポインタ部がリストの終りを示すＩｉｔで続け、その
後に出合うと終了する。
、ポインタ部がリストの終りを示すＩｉｔで続け、その
後に出合うと終了する。
以上の動作を、リス）Ｍ履に関連する全てのレジスタを
基に行うことＫより、違ＭＥ嘔れる。
基に行うことＫより、違ＭＥ嘔れる。
外部から起動信号が信号１ｊ１１に引加されると、信号
＊ １Ｇ１ Ｋより、二進カウンタ３１が１７・にセッ
トされる。次に１儒号ｍ１０！が＠ｌ“とな９、ＧＣ動
作の第２ステツプの状態になる。
＊ １Ｇ１ Ｋより、二進カウンタ３１が１７・にセッ
トされる。次に１儒号ｍ１０！が＠ｌ“とな９、ＧＣ動
作の第２ステツプの状態になる。
二進−カクンタ３１のデータ（１７りがセレクタ３３を
通り、信号４１２０３ ＆介して、Ｂム＋７ｉｉ地のア
ドレスである記憶セル内アドレス値１７１がメモリセル
ｌＫ与えられ、信号ａＳにより、軌み出し動作が指示さ
れる。読み出されたデータは信号１ｉ１１０を介して、
制御回路３５に与えられ、制御回路３５ＦｉＢム＋７番
地の語の制御部を判定する。仁の判定は、制御部判定ゲ
ート３７を用いて、信号１１１０の制御部（ビット３２
）ビットが１１″か−Ｏ′かをしらぺることにより行う
。ＢＡ＋７番地の語の制御部は１１１のため、有効状態
ＫＴｏる語であることが判定されるため、この語に対し
ては何らＩＩ＆履しない。次に二４カウ７／３１１ ’
６” Ｋ Ｌ、、ＢＡ＋６１ｊｌｋＯ１ｉｔｊｌｊｌ出
すと制御部が１０１の丸め、無効状態であることが判る
。この時、二進加算器３２からアドレス’Ｂ Ａ ＋
６”が出力されており、信号１１２０２を通じて、この
アドレス値をチェーンアドレス蓄積手段５と一時アドレ
スレジスタ１６にセットする。この結果、チェーンアド
レス蓄積手段５ｔ１本記憶セルの最大アドレスを持つ無
効状態語のアドレスを保持することになる。
通り、信号４１２０３ ＆介して、Ｂム＋７ｉｉ地のア
ドレスである記憶セル内アドレス値１７１がメモリセル
ｌＫ与えられ、信号ａＳにより、軌み出し動作が指示さ
れる。読み出されたデータは信号１ｉ１１０を介して、
制御回路３５に与えられ、制御回路３５ＦｉＢム＋７番
地の語の制御部を判定する。仁の判定は、制御部判定ゲ
ート３７を用いて、信号１１１０の制御部（ビット３２
）ビットが１１″か−Ｏ′かをしらぺることにより行う
。ＢＡ＋７番地の語の制御部は１１１のため、有効状態
ＫＴｏる語であることが判定されるため、この語に対し
ては何らＩＩ＆履しない。次に二４カウ７／３１１ ’
６” Ｋ Ｌ、、ＢＡ＋６１ｊｌｋＯ１ｉｔｊｌｊｌ出
すと制御部が１０１の丸め、無効状態であることが判る
。この時、二進加算器３２からアドレス’Ｂ Ａ ＋
６”が出力されており、信号１１２０２を通じて、この
アドレス値をチェーンアドレス蓄積手段５と一時アドレ
スレジスタ１６にセットする。この結果、チェーンアド
レス蓄積手段５ｔ１本記憶セルの最大アドレスを持つ無
効状態語のアドレスを保持することになる。
次に、二進カクンタ３１を”５’ Ｋ Ｌ、メモリセル
のＢム＋５番地ＯＩＩを取り出すと、有効状ａｔ示して
いるので何ら処理せず、二進カウンタ３１１ｉ’４”Ｋ
する。そして、メモリセルのＢ Ａ ＋ ４１１地Ｏ語
を取り出すと無効状態であることが判る。このため、信
号１１１０３をＩｘｌＫｃ、て一時アドレスレジスタ３
６のデータ管信号１Ｉ２０５．２０１を介してメモリセ
ル１に送り、さらにに進カウンタ３１が示すメモリセル
内アドレス１４・を信号１Ｉ２０Ｂ Ｋ与え、ＢＡ＋４
香地の飴のポインタ部（ビット１５からＯ）Ｋアドレス
値”Ｂ Ａ ＋ ６”を書き込む。その後、二進加算器
３２の出力データであるアドレス値”ＢＡ＋４”を一時
アドレスレジスメ３６にセットする。この時ＢＡ＋４の
ｉ［Ｆ＃ｉ最初の無効状態てないため、チェーンアドレ
ス蓄積手段５ＫＦｉセツトしない・上記と同様な旭履が
ＢＡＩ、ＢＡ＋ｌ、ＢＡ＋１番地のＩＩＫ対して行われ
ると、１１Ｍ２図に示されるｊ５１ｃ％ＢＡ＋２番地の
論のポインタｌｌｔ”ＢＡ＋４＠、ＢＡ＋１番地の語の
ポインタ部は’Ｂ Ａ ＋ ２”にセットされ、且つ、
一時アドレスレジスタ３６は”Ｂ Ａ ＋ １’ Ｋセ
ットされる。
のＢム＋５番地ＯＩＩを取り出すと、有効状ａｔ示して
いるので何ら処理せず、二進カウンタ３１１ｉ’４”Ｋ
する。そして、メモリセルのＢ Ａ ＋ ４１１地Ｏ語
を取り出すと無効状態であることが判る。このため、信
号１１１０３をＩｘｌＫｃ、て一時アドレスレジスタ３
６のデータ管信号１Ｉ２０５．２０１を介してメモリセ
ル１に送り、さらにに進カウンタ３１が示すメモリセル
内アドレス１４・を信号１Ｉ２０Ｂ Ｋ与え、ＢＡ＋４
香地の飴のポインタ部（ビット１５からＯ）Ｋアドレス
値”Ｂ Ａ ＋ ６”を書き込む。その後、二進加算器
３２の出力データであるアドレス値”ＢＡ＋４”を一時
アドレスレジスメ３６にセットする。この時ＢＡ＋４の
ｉ［Ｆ＃ｉ最初の無効状態てないため、チェーンアドレ
ス蓄積手段５ＫＦｉセツトしない・上記と同様な旭履が
ＢＡＩ、ＢＡ＋ｌ、ＢＡ＋１番地のＩＩＫ対して行われ
ると、１１Ｍ２図に示されるｊ５１ｃ％ＢＡ＋２番地の
論のポインタｌｌｔ”ＢＡ＋４＠、ＢＡ＋１番地の語の
ポインタ部は’Ｂ Ａ ＋ ２”にセットされ、且つ、
一時アドレスレジスタ３６は”Ｂ Ａ ＋ １’ Ｋセ
ットされる。
次に二進カウンタ がｓ１４からＩＯｆになり、ＢＡ＋
０番地の語の制御部から、ＢＡ＋ ０番地のｌＩは有効
状態であることが判る。又、二進カクンタ３１がＩｇｌ
とな２えことから、メモリセルｌの全ての語の処理が終
了したことが判る。
０番地の語の制御部から、ＢＡ＋ ０番地のｌＩは有効
状態であることが判る。又、二進カクンタ３１がＩｇｌ
とな２えことから、メモリセルｌの全ての語の処理が終
了したことが判る。
この時、一時アドレスレジスタ３６に蓄積されているア
ドレス’Ｂ Ａ ＋ １’が信号＠ ２０４を介してチ
凰−ンアドレス蓄積手Ｒ４にセクトされる。この丸め、
チーーンアドレス蓄積手段４＃ｉ本記憶セルの中の最小
アドレスを持つ無効状態語のアドレスを保持することＫ
ｌｋる。さらに、指示手段６にチェーンづけの完了を示
すように−１１にセットする。
ドレス’Ｂ Ａ ＋ １’が信号＠ ２０４を介してチ
凰−ンアドレス蓄積手Ｒ４にセクトされる。この丸め、
チーーンアドレス蓄積手段４＃ｉ本記憶セルの中の最小
アドレスを持つ無効状態語のアドレスを保持することＫ
ｌｋる。さらに、指示手段６にチェーンづけの完了を示
すように−１１にセットする。
以上の動作の結果、第２ＥＫ示されるようＫ、記憶−ｋ
＃ １ ＯＢム＋４．ＢＡ＋２、ＢＡ＋４、ＢＡＤ６
番地ＯＩＩがこＩＩ）ＩｌＫｆ莫−ンづけされ、且つ、
チェーンアドレス蓄積手段４と！ｉはそれぞれ、最小の
一アドレス’ＢＡ＋１”と最大の語アドレス’Ｂ Ａ
＋ ６”を保存する・ 制御回路ａＳＦｉ以上の動作を制御する１のである。
＃ １ ＯＢム＋４．ＢＡ＋２、ＢＡ＋４、ＢＡＤ６
番地ＯＩＩがこＩＩ）ＩｌＫｆ莫−ンづけされ、且つ、
チェーンアドレス蓄積手段４と！ｉはそれぞれ、最小の
一アドレス’ＢＡ＋１”と最大の語アドレス’Ｂ Ａ
＋ ６”を保存する・ 制御回路ａＳＦｉ以上の動作を制御する１のである。
以上、記憶セルの構成と動作にりいて詳細に述べ友。
次に、この記憶セルを複数個接続し、大容量の記憶装置
を構成し、高速にＧＣ鵜Ｉｌを行う場合について述べる
。
を構成し、高速にＧＣ鵜Ｉｌを行う場合について述べる
。
第３図は上記記憶セルを３個用いた記憶装置のブロック
を示す。又、これらの全体管制御する制御回路が備えら
れているものとする。先ず最初に。
を示す。又、これらの全体管制御する制御回路が備えら
れているものとする。先ず最初に。
本制御回路によ？−各記憶セルＡ％Ｂ％Ｃのブロックア
ドレスとして、それぞれ、１００％２Ｇ（ｋ ３００番
地が設定される。次に、ＩＮＩＴ ｉｔ号／Ｉを全記憶
七ルＡ％Ｂ％ＣＫ与え、記憶竜ル内０チェーンづけを行
う・その結果が第３ａｌＩＫ示される。そして、各記憶
ｆｋ）ｓ ８％ Ｃからのテ・−ンづけ完了信号である
指示手段６の出力８ＴＡＴ−ＯＵＴ信号１４をもとＫ、
全セルでチーーンづけが完了するのを待つ。チェーンづ
けが完了すると、この状態で、全ての記憶セルＡ、Ｂ％
ＣＫ対して、ＳＥＴ信号［１５ｔ−動作状１１ｔｃして
、記憶セル間のチェーンづけを行わせる。
ドレスとして、それぞれ、１００％２Ｇ（ｋ ３００番
地が設定される。次に、ＩＮＩＴ ｉｔ号／Ｉを全記憶
七ルＡ％Ｂ％ＣＫ与え、記憶竜ル内０チェーンづけを行
う・その結果が第３ａｌＩＫ示される。そして、各記憶
ｆｋ）ｓ ８％ Ｃからのテ・−ンづけ完了信号である
指示手段６の出力８ＴＡＴ−ＯＵＴ信号１４をもとＫ、
全セルでチーーンづけが完了するのを待つ。チェーンづ
けが完了すると、この状態で、全ての記憶セルＡ、Ｂ％
ＣＫ対して、ＳＥＴ信号［１５ｔ−動作状１１ｔｃして
、記憶セル間のチェーンづけを行わせる。
次に％仁の動作を詳細Ｋｌｋ明する。
記憶セルＡのデータ入力信号線９Ｆｉ記憶七ルＢのチェ
ーンアドレス蓄積手段４０出力＠１２と接続゛され、記
憶セルＢのリストセルチェーンの最小の飴アドレス（”
２００’ｌ地）が供給されている。
ーンアドレス蓄積手段４０出力＠１２と接続゛され、記
憶セルＢのリストセルチェーンの最小の飴アドレス（”
２００’ｌ地）が供給されている。
この時、第２図の記憶セルにおいて、信号１ｌｌｓを介
してセット信号が与えられると、制御信号１Ｇ４が有効
状層とｔｋＤ、信号！ＩＱ 、２０１を介して、アドレ
スデータ”２００’がメモリ七ルＩＫ導かれる。
してセット信号が与えられると、制御信号１Ｇ４が有効
状層とｔｋＤ、信号！ＩＱ 、２０１を介して、アドレ
スデータ”２００’がメモリ七ルＩＫ導かれる。
又、竜しクタ３３によって、チェーンアドレス蓄積手段
５のデータが選択されて、メモリセルｌＫアドレス”１
０６”が導かれる。そして、信号！ＩＩＢを書き込み状
１１１にすることによ〕、記憶セルムの１０８番地の語
のポインタ部ＪＩｉ”２００１ ＠地にセットされ、記
憶セルムは記憶セルＢＫチ′エーンづけされえことＫな
る。・同時に、記憶セルＢとＣのチェーンづけも行われ
る。又、記憶セルムのチェーンアドレス蓄積手Ｒ４のデ
ータによｐ、リストセルチェーンの最初を知ることがで
きる０さらに、記憶セルＣのデータ入力信号１１ＧＫＮ
ＩＬを示す値を供給して、チェーンアドレ、ス蓄積手段
５が保持している記憶セルＣの３０６番地の語のポイン
タ部には”Ｎ Ｉ Ｌ’がセットされ、リストセルチェ
ーンの最後を示すことができる。
５のデータが選択されて、メモリセルｌＫアドレス”１
０６”が導かれる。そして、信号！ＩＩＢを書き込み状
１１１にすることによ〕、記憶セルムの１０８番地の語
のポインタ部ＪＩｉ”２００１ ＠地にセットされ、記
憶セルムは記憶セルＢＫチ′エーンづけされえことＫな
る。・同時に、記憶セルＢとＣのチェーンづけも行われ
る。又、記憶セルムのチェーンアドレス蓄積手Ｒ４のデ
ータによｐ、リストセルチェーンの最初を知ることがで
きる０さらに、記憶セルＣのデータ入力信号１１ＧＫＮ
ＩＬを示す値を供給して、チェーンアドレ、ス蓄積手段
５が保持している記憶セルＣの３０６番地の語のポイン
タ部には”Ｎ Ｉ Ｌ’がセットされ、リストセルチェ
ーンの最後を示すことができる。
以上、１つの記憶セルと、複数個の記憶セルから成る記
憶装置の構成と動作についてａ明した。
憶装置の構成と動作についてａ明した。
以上の説明から明らかなように１本発Ｅ！Ａｔ−用いた
記憶セルを使用することにより、高速ＫＧＣ動作を行え
る。
記憶セルを使用することにより、高速ＫＧＣ動作を行え
る。
以上、本発」を用いた一実施例について述べた。
従って、本記憶セルのメモリセルのビット長、語長は単
に一例であり、どのような構成であっても良い。
に一例であり、どのような構成であっても良い。
父、ブロックアドレス蓄積手段２は動的に可能な形式（
レジスタ形式）をとっているが、ＲＯＭ形式のものであ
って４１い〇 又、本実施例でのチェーンづけ処理は、記憶セル内でに
一飴づつ直判に行われているが、複数個のフロックに分
け、並列に行りても良い。
レジスタ形式）をとっているが、ＲＯＭ形式のものであ
って４１い〇 又、本実施例でのチェーンづけ処理は、記憶セル内でに
一飴づつ直判に行われているが、複数個のフロックに分
け、並列に行りても良い。
又、本実施例の記憶装置を構成するための記憶セルの結
合は一例であり、物理的に順番でない結 ・合であって
も良い〇
合は一例であり、物理的に順番でない結 ・合であって
も良い〇
第１図はりストデータＯ構造【示すブロック図、９２図
は本発明の記憶セルの実施例を示すブロック図、第３図
は本発明の記憶セルを用いた記憶装置の実施例を示すブ
ロック図である０ 第２図において、参照数字１ｔｊメモＩ）−ｋｋ、ｆｌ
はブロックアドレス蓄積手段、３は制御手段、４と５Ｆ
ｉチ工−ンアドレス蓄積手段、６は指示手段をそれぞれ
示す。
は本発明の記憶セルの実施例を示すブロック図、第３図
は本発明の記憶セルを用いた記憶装置の実施例を示すブ
ロック図である０ 第２図において、参照数字１ｔｊメモＩ）−ｋｋ、ｆｌ
はブロックアドレス蓄積手段、３は制御手段、４と５Ｆ
ｉチ工−ンアドレス蓄積手段、６は指示手段をそれぞれ
示す。
Claims (1)
- １１ｊ次アドレスづけされ先番地によってデータの書き
込みおよび読み出しを行える複数語のメモリセルと、皺
メモリセルのブロックアドレスを貯えるブロックアドレ
ス蓄積手段と、皺メ毫リセルのｌ［ｉを分割して制御部
、データ部、ポインタ部として使用し、制御部が無効状
態を示すｍｔｆエーンづけする制御上行う制御手段と、
チェーンづけされたメモリセルの最初と最後の飴アドレ
スを貯えるチェーンアドレス蓄積手段と、チェーンづけ
會完了した仁とを示す指示手段とを具備し、外部から起
動信号が与えられると、皺メモリセルの全てのｌＩヲア
ドレス順に＠索し、制御部が無効状態の＠會チェーンで
接続２、順次アドレスづけされ先番地によってデータの
書き込みおよび読み出しを行える複数語のメ％ ＩＪ−
ｉＨルと、鋏メモリセルＯプＲツクアドレスを貯えるブ
ロックアドレス蓄積手段と、該メモリセルの１飴を分割
して制御部、データＳ％ポインタ部として使用し、制御
部が無効状ｍを示す語をチェーンづけする制御を行う藤
１ｏＩＩＩＩ御手段と、チェーンづけされたメモリセル
の最初と最後の飴アドレスを貯えるチェーンアドレス蓄
積手段と、チェーンづ妙を完了したことを示す指示手段
と、皺チェーンアドレス蓄積手段が示すメモリセルの語
のポインタ部に入力された他の記憶セルのチェーンアド
レス蓄積手段が示すアドレスデータをセットする第２の
制御手段とを具備し、外部から起動信号が与えられると
、該メモリセルの全てのｍをアドレス順ＫＩｌ索し、制
御部が無効状態の１ｉｔｔチ２−ンで接続し、且つ皺チ
ェーンアドレス蓄積手段と詣示手Ｒをセットするととも
に、鋏チェーンアドレス蓄積手段が示すメモリセルのｍ
のポインタ部へ入力された他の記憶セルのチェーンアド
レス蓄積手段が示すアドレスデータをセットする・
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16535081A JPS5866157A (ja) | 1981-10-16 | 1981-10-16 | 記憶セル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16535081A JPS5866157A (ja) | 1981-10-16 | 1981-10-16 | 記憶セル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5866157A true JPS5866157A (ja) | 1983-04-20 |
| JPH0315772B2 JPH0315772B2 (ja) | 1991-03-01 |
Family
ID=15810683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16535081A Granted JPS5866157A (ja) | 1981-10-16 | 1981-10-16 | 記憶セル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5866157A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60150145A (ja) * | 1984-01-13 | 1985-08-07 | Nippon Telegr & Teleph Corp <Ntt> | 記憶空間管理方式 |
| JPH0731619B2 (ja) * | 1985-01-11 | 1995-04-10 | バロ−ス・コ−ポレ−ション | 変数を含まない関数型言語コードを用いる２進有向グラフとしてストアされたプログラムを評価する縮小プロセッサのためのシステムアロケータ |
| JPH083801B2 (ja) * | 1985-01-11 | 1996-01-17 | バロ−ス・コ−ポレ−ション | 度数を含まない関数型言語コ−ドを用いる２進有向グラフとしてストアされたプログラムを評価する縮小プロセッサのためのシステムアロケ−タ |
-
1981
- 1981-10-16 JP JP16535081A patent/JPS5866157A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60150145A (ja) * | 1984-01-13 | 1985-08-07 | Nippon Telegr & Teleph Corp <Ntt> | 記憶空間管理方式 |
| JPH0731619B2 (ja) * | 1985-01-11 | 1995-04-10 | バロ−ス・コ−ポレ−ション | 変数を含まない関数型言語コードを用いる２進有向グラフとしてストアされたプログラムを評価する縮小プロセッサのためのシステムアロケータ |
| JPH083801B2 (ja) * | 1985-01-11 | 1996-01-17 | バロ−ス・コ−ポレ−ション | 度数を含まない関数型言語コ−ドを用いる２進有向グラフとしてストアされたプログラムを評価する縮小プロセッサのためのシステムアロケ−タ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0315772B2 (ja) | 1991-03-01 |
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