JPH0731619B2 - 変数を含まない関数型言語コードを用いる２進有向グラフとしてストアされたプログラムを評価する縮小プロセッサのためのシステムアロケータ - Google Patents

Description

【発明の詳細な説明】 関連した米国特許出願 掲題の出願に直接的または間接的に関連した米国特許出
願は以下のとおりである。

Gary E. Logsdon等によって1984年６月５日出願された
「変数を含まない関数型言語コードを用いる２分有向グ
ラフとしてストアされたプログラムを評価する縮小プロ
セッサのためのグラフマネージャ（Graph Manager for
a Reduction Processor Evaluating Programs Stored a
s Binary Directed Graphs Employing Variable−Free
Applicative Language Codes）」と題される、連続番号
第617,526号。

Gary E. Logsdon等によって1984年６月５日に出願され
た「変数を含まない関数型言語コードを用いる２分有向
グラフとしてストアされたプログラムを評価する縮小プ
ロセッサのための並列レジスタ転送機構（Parallel Reg
ister Transfer Mechanism for a Reduction Processor
Evaluating Programs Stored as Binary Directed Gra
phs Employing Variable−Free Applicative Language
Codes）」と題される、連続番号第617,531号。

Gary E. Logsdon等によって1984年６月５日出願された
「変数を含まない関数型言語コードを用いる２分有向グ
ラフとしてストアされたプログラムを評価する縮小プロ
セッサのための条件コンセントレータおよび中央記憶
（Condition Concentrator Central Store for a Reduc
tion Processor Evaluating Programs Stored as Binar
y Directed Graphs Employing Variable Free Applicat
ive Language Codes）」と題される連続番号第617,532
号。

Gary E. Logsdon等によって1985年１月11日に出願され
た「変数を含まない関数型言語コードを用いる２分有向
グラフとしてストアされたプログラムを評価する縮小プ
ロセッサのためのアロケータ（Allocator for a Reduct
ion Processor Evaluating Programs Stored as Binary
Directed Graphs Employing Variable−Free Applicat
ive Language Codes）」と題される連続番号第690,846
号。

発明の背景 発明の分野 この発明は２分有向グラフとして表わされたプログラム
を評価するようにされたデジタルプロセッサのためのシ
ステムメモリおよびアロケータに関するものであって、
特にグラフを等価なグラフに順次置換えることによって
そのようなグラフを評価するプロセッサに関するもので
ある。

先行技術の説明 今日、市場におけるほとんどのデジタルコンピュータは
未だにJohn Von Neumannによって最初に仮定された型で
あり、指令をシーケンシャルに実行する。フォートラン
およびコボルのようなコンピュータをプログラムするた
めの高レベル言語の初期のものは、この編成を反映して
コンピュータによって実行されるアルゴリズムの設計と
同様、記憶管理および制御フローの管理の責任をプログ
ラムに任せた。Pure LISPのような純粋な関数型言語
は、命令言語とは異なり、プログラマからこれらの管理
責任を取り除く。

Pure LISPに代わるものはセイントアンドリューススタ
ティック言語（Saint Andrews Static Language）、す
なわちSASLで、これはDavid A.Turnerによって開発され
た（SASL言語マニュアル（SASL Language Manual）、19
76年、セイント アンドリュース大学）。「結合子（co
mbinator）」と呼ばれる多数の定数を導入することによ
って、この言語は変数を含まない表示に変換できる（D.
A.Turner、「関数型言語のための新実現化例技術（A Ne
w Implementation Technique for Applicative Languag
es）」ソフトウェアー実践および経験（Software−Prac
tice and Experience）第９巻、31−49頁、1979年）。
この表示は（引数として関数を、結果としてリターン関
数をとることができる）より高次の関数および（仮に１
個または２個以上の引数が規定されていなくても結果を
返してもよい）非厳密関数（non−strict functions）
を取扱うのに特に有利である。

Tunerによって開発された実現化例技術は、プラス、マ
イナスなどのような１組の原始的関数（primitive func
tions）およびより高次の非厳密関数である１組の結合
子を採用する。これらのオペレータは置換規則によって
正式に規定され、それらのいくつかの具体例は以下の通
りである。

Ｓ ｆ ｇ ｘ＝ｆ ｘ （ｇ ｘ） Ｋ ｘ ｙ＝ｘ Ｉ ｘ＝ｘ Ｙ ｈ＝ｈ （Ｙ ｈ） Ｃ ｆ ｘ ｙ＝ｆ ｙ ｘ Ｂ ｆ ｇ ｘ＝ｆ （ｇ ｘ） cond ｐ ｘ ｙ＝x,ただしｐが真の場合 y,ただしｐが偽の場合 plus ｍ ｎ＝r,ただしｍとｎとは既に数にまで還元さ
れ（reduced）ていなくてはならず、ｒはｍとｎの合計
である。

他の結合子およびそれらの定義は上に引用されたTurner
の著書の中に見られるはずである。

この結合子表示は便宜上２分有向グラフとして表わすこ
とができる。その場合、各ノードは関数を引数に作用さ
せることを表わす。（これらのグラフは最初の２つの結
合子の名前からSK−グラフとして知られる。）置換規則
はそのためグラフ変換規則として解釈することができ、
これらのグラフ（およびそれゆえ、それらが表わすプロ
グラム）は縮小として知られる処理中にかなり単純な性
質のプロセッサによって評価することができる。そのよ
うな縮小プロセッサは「変数を含まない関数型言語コー
ドを用いる樹形のグラフとしてストアされたプログラム
を実行するための縮小プロセッサ（Reduction Processo
r for Executing Programs Stored as Treelike Graphs
Employing Variable−Free Applicative Language Cod
es）」と題されるBolton等のアメリカ特許番号第4,447,
875号で開示される。

縮小処理の詳細はTurnerの書類で見られるが、簡単に具
体例をあげておくことも有用である。第1A図ないし第1D
図はSASLプログラムを表わすグラフの縮小を例示する。

（successor x＝１＋ｘである場合） successor2 このプログラムは第1A図のグラフで表わされる結合子の
表現 Ｃ Ｉ ２（plus 1） に解釈（コンパイル）される。このグラフをさらに変換
することで以下が得られる。

Ｉ（plus 1）２ Ｃ規則を用いる（第1B図） plus 1 ２ Ｉ規則を用いる（第1C図） ３ plus規則を用いる（第1D図） グラフを縮小させるために行なわれる置換は、ポインタ
および結合子コードのような多数の異なるデータの操作
を必要とし、これらのデータはレジスタファイル内の１
つのロケーションからさらに別のロケーションにシフト
される。上に引用されたBolton等の出願で開示された実
施例では、各グラフ縮小段階はレジスタファイル転送の
シーケンスを必要とした。しかし多くの場合、レジスタ
間の必要な転送は同時に行なうことができ、その結果速
度を増大できるであろう。

これらの変形の１つを行なった後、プロセッサは次の変
換位置（「リデックス（redex）」と呼ばれる）を求め
てグラフ上を検索しなければならない。この検索の間、
ノードの検査が行われ、ノードの左側がポインタを示す
かまたは結合子を示すかを判定するといった様々な検査
が行なわれる。再び、Bolton等の出願で説明された機械
では、これらの検査はシーケンシャルに行なわれなくて
はならないが、多くの場合これらの検査は同時に行なわ
れ得るであろう。

そこでこの発明の目的は、一連の置換を通して２分有向
グラフを評価するための、改良された処理システムを提
供することである。

この発明の別の目的は、レジスタ転送を同時に多数行う
ことによって、各置換をより速く達成することができる
プロセッサを提供することである。

この発明のさらに別の目的は、アロケータが、それぞれ
のグラフを評価する際に用いられる縮小プロセッサへ転
送するための新しいノードのアドレスを選択するよう
な、縮小プロセッサのためのアロケータおよびシステム
メモリを提供することである。

発明の要約 上で確認された目的を達成するために、この発明は関数
型言語縮小（reduction）プロセッサに用いるためのア
ロケータおよびシステムメモリにある。アロケータはシ
ステムメモリに結合され、関数の置換に必要なシステム
メモリ上の新しいノードのアドレスを選択する。

この発明の特徴は２分有向グラフで表わされた関数型言
語プログラムを評価するように意図された縮小プロセッ
サのためのアロケータおよびシステムメモリにある。

図面の簡単な説明 この発明の上記およびその他の目的、利点および特徴は
図面に関連して以下の明細書を検討することで容易に明
らかとなるであろう。

第1A、Ｂ、Ｃ、およびＤ図はこの発明が意図される型の
２分有向グラフを示す。

第２図はこの発明を採用するシステムを例示する。

第３図はこの発明のグラフマネージャセクションの図で
ある。

第４図はこの発明のデータセクションの図である。

第５図はこの発明の条件コンセントレータの図である。

第６図はグラフが形成されるような型のノードのフォー
マットの図である。

第7A図ないし第7C図はこの発明のアロケータを詳細に示
す図である。

第8A図および第8B図はこの発明のシステムメモリの図で
ある。

発明の概略説明 この発明を用いるシステムを第２図に例示する。主たる
要素はグラフマネージャ10である。グラフマネージャ10
はデータセクションを含む。データセクションは、縮小
すべきグラフのいくつかのノードをキャッシュし、グラ
フ縮小に必要な一連の置換を行なうためにそれらのノー
ドを操作することを可能にする。システムはグラフのノ
ードの全てに対する記憶領域を提供するシステムメモリ
11と、使用されていないワードを求めてシステムメモリ
を走査し、グラフマネージャに使用可能なようにそれら
のアドレスを待行列につぐなうためのアロケータ12とを
含む。アロケータはまた、待行列につながれたアドレス
の数のカウントを維持する。サービスプロセッサ13はホ
ストプロセッサ（図示されていない）への非常に様々な
データ転送を提供し、また、浮動少数点演算設備も備え
る。

先行技術のシステムのグラフ縮小技術に関して何が特に
問題となるかは、第1A図ないし第1D図を再び参照すれば
よりよく説明出来るだろう。第1A図のグラフから第1D図
への変換において、ノードｂの右のセルの内容物をノー
ドａの右のセルに転換しなければならず、ノードｃの右
のセルをノードｆの左のセルに転送しなければならず、
ノードａの右のセルはノードｆの右のセルに転送しなけ
ればならない。先行技術の縮小プロセッサでは、この一
連の転送はシーケンシャルに行なわれ、第1B図のグラフ
を第1C図のそれに縮小し、また同様にさらにグラフを第
1C図のそれに縮小し、また同様にさらにグラフを縮小し
ていくために、同様の一連の転送が行なわれた。この発
明の目的は並列レジスタ転送機構を提供し、それによっ
てレジスタ転送の各シーケンスを同時に行なうように
し、そのようにして縮小処理の速度を上げることであ
る。

先行技術のシステムに関するさらに別の問題は、縮小処
理の道筋を定める条件（condition）の検査に関する。
第1A図のリデックスが変換され得る前には、プロセッサ
は、いくつかの条件が成立するか否かを判定しなくては
ならない。先行技術のプロセッサでは、これらの条件は
シーケンシャルに検査され、各検査の結果は２方向の分
岐のうちの１つの経路を選択するのに用いられる。この
発明のさらに別の目的は、多方向の分岐の中から１つの
経路を選択するためにいくつかの条件を同時に検査でき
るような条件検査機構を提供することである。

発明の詳細な説明 第２図のグラフマネージャ10を、そのアロケータ12との
交信を含めて、第３図にわずかであるがより詳しく示
す。このグラフマネージャはデータセクション20、条件
コンセントレータ21および制御セクション22を含む。

データセクション20は縮小されるグラフの一部分をスト
アし、その内部の種々のレジスタの間をフィールドが同
時に転送されることを可能にする。これらのフィールド
のいくつかの値は下に説明される理由で条件コンセント
レータ21に送られる。このデータセクションは第４図に
より詳細に示される。

制御セクション22は書込可能制御記憶22bを有する簡単
な状態機械であり、状態機械のためのマイクロプログラ
ムをストアする。マイクロ命令アドレスは、条件コンセ
ントレータ21から受取られた置換フィールドを制御レジ
スタ22aの次のアドレスフィールドとつなぎ合わせるこ
とによって発生される。その制御レジスタ22aは、選択
されたマイクロ命令を受取る。

第４図に例示される第３図のデータセクション20の機構
は、グラフの置換を行なうためにレジスタ間を並列転送
するための主要な機構であるレジスタファイル30を含
む。経路バッファ50もまた第４図に示され、これはレジ
スタファイル30にストアされたノードの「先祖」をスト
アするために用いられるスタックメモリである。第４図
の演算論理装置32は簡単な算術演算子を実行し、バスイ
ンターフェースユニット31はシステムメモリおよびシス
テムの他のユニットと交信する。

第３図の条件コンセントレータ21を、第５図により詳細
に説明する。条件コンセントレータ21は演算論理装置3
2、アロケータ12およびサービスプロセッサ13から入力
を受け、さらにレジスタファイル30からの入力を受取
る。これらの入力は13個の「条件グループ」に分類され
る。各ガード発生器40aないし40mは、１組のガードに条
件グループを写像する。これは以下により詳細に説明さ
れる。検査サイクルの間、各ガード発生器はそのガード
のサブセットをガードバス41に向ける。このバスは優先
順位エンコーダ42への入力である16線のオープンコレク
タバスである。優先順位エンコーダの出力は４ビット幅
で、最高位の「真」の優先順位のガードを特定する。こ
の場合ライン０のガードが最高位の優先順位を有し、ラ
イン15のガードが最低位の優先順位を有するものとす
る。この出力は変位値として用いられ、これは第３図の
制御レジスタ22aからのベースアドレスとつなぎ合わさ
れて、制御記憶22b内の次のマイクロ命令アドレスを発
生する。

ノードのフォーマット 上に示されるように、第６図はシステムメモリ11、レジ
スタファイル30の種々のレジスタおよび経路バッファ50
内にあるSK−グラフのノードのフォーマットを例示す
る。各ノードは４ビットのノード型フィールド（NT）、
マークビットおよび各々が30ビットの左と右のセルのフ
ィールド（LCおよびRC）を含む。左および右のセルフィ
ールドはさらに、２ビットのセル型フィールド（CT）、
４ビットのサブ型フィールド（ST）および24ビットの内
容物フィールド（Ｃ）に細分される。種々のSK演算子お
よび値が、これらのフィールドの特別な値の組合わせで
コード化される。

アロケータおよびシステムメモリ 第２図のシステムメモリ11はノードのイメージおよびそ
れらに関連したマークビットをストアするために特に設
計されている。SK縮小の間、グラフにはノードが加えら
れ、捨てられる。グラフに加えられるノードは新しいノ
ードと呼ばれ、グラフから捨てられるノードはガーベッ
ジノードと呼ばれる。ガーベッジコレクションとは、ガ
ーベッジノードを集めて新しいノードとして再利用可能
とする処理である。この発明は２つの明確な段階、すな
わちマーク段階とその後の走査段階とからなるマーク走
査（Mark−Scan）アルゴリズムを用いる。

メモリの各ノードは上述したように、関連付けされたマ
ークビットを有する。マーク段階の間、アクティブなグ
ラフ全体が検索され、各ノードが検査されるたびに各ノ
ードのマークビットがセットされる。それゆえ、マーク
段階の終了時には、そのグラフのノードと関連付けられ
たマークビットはセットされ、その他のマークビットは
リセットされていることになる。走査段階の間、メモリ
内の全てのノードに対するマークビットがシーケンシャ
ルに走査される。各マークビットが一度検査されると、
以下の２つのうち１つの処置がとられる。

（１）もしマークビットがセットされているなら、関連
したノードはそのグラフ内にあり、再使用することはで
きない。マークビットは次のマーキング段階の準備とし
てリセットする。

（２）もしマークビットがリセットされているなら、関
連したノードは縮小器（reducer）によって再使用でき
る。この場合このノードのアドレスを「セーブ」してお
き、将来縮小器が新しいノードを要求した場合にすぐ発
行できるようにしておかなければならない。これらの
「セーブされた」アドレスを新ノードアドレス（NNA）
と名付ける。

従来例では、縮小はすべてのマークビットが調べられた
後に再び始められる。

この発明では、マーク段階は縮小を行なうのと同じプロ
セッサ、すなわち第２図のグラフマネージャ10によって
行なわれる。しかし、走査段階は専用プロセッサのアロ
ケータ12によって行なわれる。走査機能を果たすために
はグラフマネージャ10が必要ではないので、グラフマネ
ージャ10は、マーク段階を完了するとすぐに縮小を再び
始めることができる。同時に、アロケータ12はマークさ
れていないノードを捜してメモリを走査し始め、そうし
たノードをグラフマネージャ10が使用できるように待行
列につなぐ。

走査段階が縮小と同時に行なわれるので、この実施例に
おけるガーベッジコレクションの中断の実際の長さは単
にマーク段階で費される時間のみであり、従来例におけ
るよりも大いに短く、しかも（メモリのサイズではな
く）グラフのサイズのみに依存する。

上で述べたように、アロケータ12の目的は、縮小の間
に、再使用可能なノードのアドレスをグラフマネージャ
10に供給することのみである。アロケータ12は、メモリ
を走査して、関連付けされたマークビットがリセットさ
れたノードを求めることによりこれらのノードの位置を
特定する。これらのノードのアドレスは、グラフマネー
ジャに新ノードアドレスを供給するための待行列（ノー
ドキュー）に置かれる。

縮小の間は、アロケータ12およびグラフマネージャ10の
双方ともシステムメモリ11にアクセスする。アロケータ
12はマークビットを読出しそしてリセットするためであ
り、グラフマネージャ10はノードにアクセスするためで
ある。メモリ競合を減じるため、メモリ動作の特別なセ
ットがアロケータ12に利用可能である。これらの動作
は、アロケータ12がマークビットのみに関連があり、ノ
ードの内容物には関連がないので可能なのであるが、マ
ークベクトルのアクセスを可能にする。マークベクトル
は８個のシーケンシャルなアドレスに存在するノードの
マークビットを含むビットベクトルである。マークベク
トルは通常のメモリアクセスにおける２クロック期間で
はなく、１クロック期間でアクセスできる。したがっ
て、この特別な動作を用いれば、アロケータは、８個の
マークビットに、16クロック期間ではなく１クロック期
間でアクセスすることができる。

第２図のアロケータ12は第7A図に、より詳細に例示され
る。アロケータ12は３つの機能ユニット、すなわち、ベ
クトルフェッチャ70と、ベクトル検査器71と、ノードキ
ュー72とからなる。ベクトルフェッチャ70は第7B図に、
より詳細に例示される。

ベクトルフェッチャ70は、ベクトル検査器71に処理のた
めのマークベクトルを供給する。ベクトル検査器71がベ
クトルを要求するときはいつでも、ベクトルフェッチャ
70は第２図のシステムメモリ11からベクトルを読出し、
ベクトル検査器71に転送する。次にベクトルフェッチャ
70は、システムメモリ11の、読出されたばかりのマーク
ベクトルに対するマークビットをリセットするメモリ動
作を開始する。これにより、走査段階が終わると、走査
されたすべてのマークビットが確実にリセットされてい
ることになる。ベクトルフェッチャ70は第7B図に、より
詳細に例示される。

マーク段階の間、第２図のサービスプロセッサ13は、一
旦走査段階が始まった場合に走査されるべきマークベク
トルの数を第7B図の走査カウントレジスタ73にロードす
る。マークベクトルが処理されるたびに、走査カウント
レジスタ73デクリメントされる。レジスタの値が０に等
しくなると、マークベクトルのフェッチングは終了し、
走査完了信号がアサートされる。このレジスタは21ビッ
ト長である。また、マーク段階の間、第２図のサービス
プロセッサ13は、一旦走査段階が始まった場合に走査さ
れるべき第１のマークベクトルのアドレスをMVアドレス
レジスタ74にロードする。このレジスタはアドレスの最
上位の21ビットを含み、（最下位の３ビットは常に零に
等しい。）、新しい各マークベクトルがメモリから読出
される前にインクリメントされる。

ベクトルフェッチャ状態機械75はベクトルフェッチャの
動作を制御する。上に述べたように、走査段階が始まる
前に、MVアドレスレジスタ74および走査カウントレジス
タ73にはそれらの初期値がロードされる。走査段階が一
旦始まると、ベクトルフェッチャ状態機械はMVアドレス
レジスタ74によってアドレスされたマークベクトルを読
出す。ベクトルフェッチャ状態機械75はメモリのインタ
ーフェース信号を操作することによってこの読出しを行
なう。マークベクトルがデータバスDB（7:0）上に存在
するとき、状態機械75はBEGIN CHECK信号をアサートし
て第7A図のベクトル検査器71に知らせる。

一旦マークベクトルがベクトル検査器71によって受取ら
れると、状態機械75はメモリインターフェース信号を用
いて、MVアドレスレジスタ74によってアドレスされたマ
ークベクトル内のマークビットをリセットするという、
さらに別のメモリ動作を実行する。リセット動作が完了
すると、状態機械75はベクトル検査器71からのCHECK OV
ER信号がアサートされて、ベクトル検査器71がさらに別
のマークベクトルを必要としていることを示すまで、ア
イドルのままである。リセット動作と同時に、状態機械
75はMVアドレスレジスタ74をインクリメントし、走査カ
ウントレジスタ73をデクリメントする。もし走査カウン
トレジスタ73が零でないなら、さらに別のマークベクト
ルが以前に説明されたようにフェッチされる。もし走査
カウントレジスタ73が零なら、走査完了信号がグラフマ
ネージャにアサートされる。もし走査完了信号がアサー
トされ、ENOUGH NODES信号がアサートされないなら、グ
ラフマネージャはガーベッジコレクションを開始する。

ベクトル検査器71は受取られた各ベクトルから８個まで
のノードアドレスを発生する。これらのアドレスは発生
されると第7A図のノードキューに加えられる。ベクトル
検査器71はもしノードキュー72からのFULL信号がアサー
トされないなら、ベクトルフェッチャ70からマークベク
トルを要求する。第7A図のベクトル検査器71は第7C図に
より詳細に例示される。

第7C図において、アドレスカウンタ76は新ノードアドレ
ス（NNA）の最上位の21ビットを格納する。単なるアッ
プカウンタである。走査段階が始まる前に、アドレスカ
ウンタ76には第7B図のMVアドレスレジスタ74より１つ少
ない値に等しい値がロードされる。一旦走査段階が始ま
ると、第7A図のベクトルフェッチャがBEGIN CHECK信号
をアサートするごとに、アドレスカウンタ76はインクリ
メントされ、新しいマークベクトルがベクトルレジスタ
77にロードされる。ベクトルレジスタ77は８ビット幅の
レジスタである。セット論理80の出力がこのレジスタへ
の入力で、出力はエンコーダ78に行く。エンコーダ78は
ベクトルレジスタ77の値に基づいて３ビット変位を発生
する。変位はベクトルのマークされていないビットのう
ち最下位のものの順番位置に対応する。たとえば、ベク
トル 10010111 は３の変位を発生する。ベクトルに少なくとも１つのマ
ークされていないビットがある限り、新ノードアドレス
VALID信号かアサートされ、ベクトル検査器71からの新
ノードアドレスが有効で、かつキュー72にロードされる
べきことを第7A図のノードキュー72に示す。もしベクト
ルレジスタ77の出力がすべて１なら、エンコーダ78はCH
ECK OVER信号をアサートし、新しいマークベクトルがベ
クトルレジスタ77にロードされてもよいことをベクトル
フェッチャに示す。

変位レジスタ79は新ノードアサートの最下位の３ビット
を格納するレジスタである。変位レジスタ79は、エンコ
ーダ78が新しい変位を発生するごとにロードされる。24
ビットの新ノードアサートは３ビット変位レジスタと21
ビットアドレスカウンタ76とを単に連結したものであ
る。

セット論理80はBEGIN CHECK信号の状態に依存して２つ
のうち１つの方法で動作する。もしBEGIN CHECK信号が
アサートされていれば、ベクトルレジスタ77にロードさ
れるべきマークベクトルがデータバスDB（7:0）上に存
在する。ゆえに、セット論理80はベクトルレジスタ77に
ロードするべく、マークベクトルを変化させず単に通過
させる。

もしBEGIN CHECK信号がアサートされていないなら、セ
ット論理80はベクトルレジスタ77の出力を選択し、最下
位の０のビットに１にセットし、新しい値をベクトルレ
ジスタの入力に供給する。たとえば、ベクトルレジスタ
77が値 10010111 を含むなら、次のクロック信号によりベクトルレジスタ
77にロードされるべきセット論理80の出力は 10011111 となる。要するに、ベクトルレジスタ77の値は、レジス
タ内に少なくとも１つのマークされていないビット
（０）がある限り、各クロックごとにセット論理80によ
って変化させられる。ベクトルレジスタ77の値の各々に
対して、エンコーダ78は変位レジスタ79にロードされる
新しい変位を発生する。

第7A図のノードキュー72は第２図のグラフマネージャ10
により将来使用できるようにするために、新ノードアド
レスをストアするために用いられる。ノードキュー72は
幅が24ビットで、深さが256エントリである。新ノード
アドレスが発生されると、それらはベクトル検査器71に
よってキューにロードされ、必要となるごとに、グラフ
マネージャによってキューから取り除かれる。

ノードキュー72と関連したカウンタが、キューの中のノ
ード数を監視し、また、２つの信号を発生するために用
いられる。FULL信号はキューがそれ以上いかなる新ノー
ドアドレスをも受取ることができないときにアサートさ
れる。ベクトルフェッチャ70はFULL信号がアサートされ
るまでマークベクトルをフェッチし続け、FULL信号がア
サートされるとメモリからマークベクトルを要求される
ことを停止する。その場合アロケータ12は一時的にアイ
ドルになり、再開するために十分な余裕がノードキュー
に生じるまで待機する。

ENOUGH NODES信号はキュー72に９個以上のノードがある
ときにアサートされる。グラフマネージャ10が結合子を
実行する前には、この結合子の実行を完了するのに十分
な新ノードアドレスが存在するか否かを確かめるため
に、この信号を検査する。

第２図のシステムメモリ11は、要求を発生する３つの回
路要素、すなわちグラフマネージャ10、アロケータ12、
および第8A図のリフレッシュ論理、のための様々な演算
をサポートする。各メモリアクセスに必要とされるクロ
ック数は、行なわれる動作の型により異なる。利用可能
なメモリ動作は以下のとおりである。すなわち、ノード
およびマークビットを読出す（Read Node and Mark Bi
t）。ノードおよびマークビットを読出し、次にマーク
ビットをセットする（Read Node and Mark Bit,then Se
t Mark Bit）。ノードおよびマークビットを読出し、次
にマークビットをリセットする（Read Node and Mark B
it,then Reset Mark Bit）。ノードを書込む（Write No
de）。マークベクトルを読出す（Read Mark Vector）。
マークベクトルをリセットする（Reset Mark Vecto
r）。リフレッシュする（Refresh）。要求なし（No Req
uest）。

バスアービタ86の目的はシステムバスへのアクセスを制
御することである。バスは実際にはデータバスとアドレ
スバスの２つのバスからなる。このバスは第２図の４つ
の主要機能ユニットの間でデータを転送するために用い
られる。バス上の転送の大部分にシステムメモリ11が関
係する。それゆえ、単純にするために、バスへのアクセ
スはシステムメモリ11が次の動作を実行する準備ができ
ているとき（すなわちそれがアイドルであるとき）のみ
に可能とされている。バスアービタはバス利用可能（BU
SAVL）信号をアサートすることによってバスが利用可能
であることを示す。

メモリタイミングおよび制御81は以下に説明される２個
の記憶アレイに制御情報およびタイミング信号を提供す
る。タイミングおよび制御信号の発生は選択された動作
に依存する。

ノードのためのマークビットは、マークメモリ83にスト
アされる。これらのマークビットは行なわれている動作
の型に基づいて、２つの方法の内の１つによってアクセ
スされ得る。マークメモリ83のマークメモリアレイ90を
第8B図により詳細に示す。マークメモリアレイ90は、16
K×１の複数のスタティックRAMから形成される。各スタ
ティックRAMは、14のアドレス入力と、チップ可能化入
力と、書込可能化入力と、データ入力と、データ出力と
を有する。もしチップが選択され（すなわちチップ可能
化信号がアサートされ）、書込可能化信号がアサートさ
れると、データ入力の値が、アドレスされたロケーショ
ンにストアされる。チップが選択され、書込可能化がア
サートされないなら、アドレスロケーションにストアさ
れた値がデータ出力に出力される。チップが可能化され
ないなら、データ出力はトライステート素子により高イ
ンピーダンス状態とされ、RAMの内容物は変化しないま
まである。

第8B図は、ボード分割の様な付随的な複雑さを無視し
て、マークメモリがどのように構成されているかを機能
的に例示している。アドレスバスAB（17:3）からの14ビ
ットおよびMARK BIT IN信号がメモリアレイのすべてのR
AMに送られる。８個のRAMの各行は独自のチップ可能化
信号を有する。RAMの８列の各々は独自の書込可能化信
号を有し、かつデータ出力ラインを共有する。

デコーダ91は２進の重みが付けられた７つの入力AB（2
3:17）を受取り、可能化されると、128個の相互に排他
的なアクティブロー出力（０−127）を与える。デコー
ダ91はMARK MEMORY ENABLE信号がアサートされると可能
化される。デコーダ91が不能化されると、すべての出力
がアサートされない。たとえば、もしデコーダ91へのAB
（23:17）入力が 0000010 と等しく、MARK MEMORY ENABLEがアサートされると、デ
コーダの３番目に下位の出力（２）がアサート（LOW）
され、その他すべてはアサートされない。

書込可能化発生器92は５つの入力信号の関数である８個
のアクティブローの書込可能化信号を与える。発生器は
MARK VECTOR OPERATION信号の状態に状態に依存して、
２つの方法のうち１つで動作する。MARK VECTOR OPERAT
ION信号がアサートされている場合、書込可能化発生器7
2はAB（2:0）入力を無視し、MARK MEMORY WRITE信号が
アサートされたときに、すべての８個の書込可能をアサ
ートする。MARK VECTOR OPERATION信号がアサートされ
ていない場合、書込可能化発生器92はMARK MEMORY WRIT
E信号がアサートされたときには、８個の書込可能化の
うち１つだけをアサートする。AB（2:0）ラインをデコ
ーダすることで、８個の書込可能化のどれがアサートさ
れるかが決定される。

マルチプレクサ93はデータ出力ラインの１つからMARK B
IT OUTPUT信号の値を選択する。AB（2:0）ラインは８個
の出力ラインのどれが選択されるかを決定するために用
いられる。

駆動ブロック94はMARK VECTOR READ信号によって制御さ
れる８個のトライステートドライバを含む。MARK VECTO
R READ信号がアサートされている場合、トライステート
ドライバが可能化され、８個のデータ出力ラインの値を
データバスDB（7:0）に出力する。MARK VECTOR READ信
号がアサートされていない場合、ドライバは高インピー
ダンス状態とされる。

第8A図のシステムメモリをアクセスするとき、グラフマ
ネージャ10は、各マークビットが、その関連したノード
とともに（概念的にはそのノードの65番目のビットとし
て）直接にストアされているものとみなす。マークメモ
リ83へのグラフマネージャのアクセスを可能にする２つ
のシステムメモリ動作がある。両方ともマークビットを
まず最初に読出し、そして次にマークビットをセットす
るか、リセットする。これらは単一のシステムメモリ動
作であると考えられるが、実際には２つのマークメモリ
動作が行なわれる。マークビットは動作の第１のクロッ
クの間に読出されてストアされ、次に第２のクロックの
間にセットまたはリセットされる。マークメモリ83によ
って行なわれる、１つのマークビットのみにアクセスす
る動作を単一ビット動作と呼ぶ。すべての単一ビット動
作に対して、MARK VECTOR OPERATION信号はアサートさ
れない。

マークメモリアドレスAB（23:17）の最上位の７ビット
は、メモリアレイ90のRAMの１行を選択するために第8B
図のデコーダ91によって用いられる。アドレスAB（16:
3）の次の下位14ビットは、選択された各RAM内の単一ビ
ットをアドレスするのに用いられる。MARK MEMORY WRIT
E信号はアサートされず、メモリアレイ90の、アドレス
された８ビットをデータ出力ラインに転送することを可
能にする。メモリアドレスAB（2:0）の最下位３ビット
は、MARK BIT OUTPUT信号のソースとしての８個の出力
ラインのうちの１つを選択するためにマルチプレクサに
よって用いられる。MARK BIT OUTPUT信号はグラフマネ
ージャに与えられ、ストアされる。

単一ビット書込みは、マークメモリの単一ビットのセッ
トおよびリセット動作を実行するのに用いられる。メモ
リアドレスAB（23:17）の最上位の７ビットは、メモリ
アレイ90のRAMの１行を選択するためにデコーダ91によ
って用いられる。アドレスAB（16:3）の次の下位14ビッ
トは、選択された８個のRAMの各々の単一ビットをアド
レスするために用いられる。MARK BIT IN信号はセット
動作に対しては１、リセット動作に対しては０である。
MARK MEMORY WRITE信号がアサートされると、８個の書
込可能化信号のうちの１つが強制的にアサートされ、ア
ドレスされたビットのうちの１つのみにMARK BIT IN信
号の値が書込まれる。アドレスAB（2:0）の最下位の３
ビットが、書込可能化信号のどれがアサートされている
かを決定する。

第２図のシステムメモリ11にアクセスするとき、アロケ
ータ12は、各マークビットが８ビットマークベクトルの
メモリにストアされているものとみなす。アロケータ12
はこれらのマークベクトルを読出しまたはリセットする
ことができる。アロケータ12によって与えられるアドレ
スは、最下位の３ビットが常に０であるので、８の倍数
である。第8A図のマークメモリ83によって行なわれる、
マークベクトルにアクセスする動作をマークベクトル動
作と呼ぶ。MARK VECTOR OPERATION信号はすべてのマー
クベクトル動作に対してアサートされる。

メモリアドレスAB（23:17）の最上位７ビットは、メモ
リアレイ90のRAMの１行を選択するためにデコーダ91に
よって用いられる。アドレスAB（16:3）の次の下位14ビ
ットは、選択された各RAM内の単一ビットをアドレスす
るために用いられる。MARK MEMORY WRITE信号はアサー
トされず、アドレスされた８ビットをメモリアレイ90の
データ出力ラインへ転送可能にする。MARK VECTOR READ
信号はアサートされ、８個のデータ出力ラインの値を、
ドライバ94を介してデータバスDB（7:0）の最下位の８
個のライン上に出力する。アロケータは第7A図のベクト
ル検査器71内で、データバス上のデータをラッチする。

マークベクトル書込は、マークメモリリセット動作を行
なうのに用いられる。メモリアドレスAB（23:16）の最
上位の７ビットは、メモリアレイ90のRAMの１行を選択
するためにデコーダ91によって用いられる。アドレスAB
（16:3）の次の下位14ビットは、選択された８個の各RA
M内の単一のビットをアドレスするのに用いられる。MAR
K BIT IN信号はリセット動作に対しては０である。MARK
MEMORY WRITE信号がアサートされ、８個の書込可能化
信号のすべてが強制的にアサートされるようにし、アド
レスされた８ビットのすべてにMARK BIT IN信号の値が
書込まれる様にする。これによりアドレスされたマーク
ベクトルがリセットされる。

第8A図のノードメモリ84は従来のメモリで、１ノード幅
である。ノードメモリ84はまた、エラー修正のための１
個のノードにつき８個の検査ビットを含む。エラー検出
および訂正器（EDC）85はノードメモリ84で発生する可
能性のあるいかなるエラーも検出し訂正するためのもの
である。これは64ビットワード毎に８個の検査ビットを
ストアすることによって行なわれる。これらの検査ビッ
トを用いて、すべての単一ビットエラーを訂正でき、す
べての２ビットエラーおよびいくつかの多数ビットのエ
ラーを検出することもできる。

エラー訂正は性能を最大とするために「脇で（on the s
ide）」なされる。これは、修正前のデータが直接に要
求を発生した回路に戻され、それと同時にEDCによって
検査されることを意味する。エラーが検出された場合、
データ修正ができるようにメモリサイクルが延ばされ
る。エラーの起こる可能性はわずかであるので、サイク
ルが延ばされることはほとんどなく、メモリは、訂正機
能を持たないメモリと同じ速度で働く。

結語 以上、変数を含まない関数型言語コードを用いる２進の
グラフとしてストアされるプログラムを評価する縮小プ
ロセッサのためのアロケータおよびシステムメモリを説
明してきた。これらのグラフはノードからなる。ノード
は物理的にはシステムメモリ内の記憶ロケーションであ
る。縮小処理の間、縮小プロセッサは新しいノードを要
求し、ノードまたは記憶ロケーションを捨てる。メモリ
内に存在する時、各ノードはその最上位ビットとしてマ
ークビットを含む。マークビットは、セットされている
と、そのノードがグラフに用いられていることを示し、
リセットされていると、そのノードまたは記憶ロケーシ
ョンがグラフマネージャにより将来使用することが可能
であることを示す。

グラフマネージャおよびアロケータは連携して動作す
る。グラフマネージャは、縮小処理において使用するた
めに、メモリにストアされる種々のノードをマークし、
一方アロケータは、未使用の記憶ロケーションがあるか
どうかを見るために記憶ロケーションの選択されたグル
ープを走査し、次にこれらがグラフマネージャに使用で
きるように、キュー内にそれらの未使用記憶ロケーショ
ンのアドレスを置く。多数の記憶ロケーションを並列に
走査できるようにするために、システムメモリはノード
メモリおよびマークビットメモリに分割される。これに
より、どのノードロケーションがグラフマネージャによ
り使用可能かを決定するために、一連の記憶ロケーショ
ンのマークビットが並列に検査される。

この発明の１つの実施例だけを開示したが、特許請求の
範囲に記載の発明の精神および範囲から逸脱することな
しに種々の変形および修正ができることは当業者にとっ
て明らかであろう。

フロントページの続き (72)発明者 ウインチエル，マイケル・エイ アメリカ合衆国、78759 テキサス州、オ ーステインアンブルサイド・ドライヴ、 3500 (56)参考文献 特開 昭57−111872（ＪＰ，Ａ) 特開 昭58−66157（ＪＰ，Ａ) ソフトウェア基礎論研究会試料７．ソフ トウェア基礎論７−４「関数型言語ＶＵＬ ＣＡＮの処理系とその評価」高野明彦，山 野紘一，社団法人上方処理学会．1984. １．20

Claims (4)

【特許請求の範囲】
1. 【請求項１】複数個の記憶ロケーションを有する記憶ロ
   ケーションメモリと； 複数個のマークビット位置を有するマークビットメモリ
   とを含み、前記マークビット位置の各々は前記記憶ロケ
   ーションメモリの記憶ロケーションのひとつに対応し、
   マークビットがセットされている場合にはそのロケーシ
   ョンが割り当て済であることを示し、マークビットがリ
   セットされている場合には対応する記憶ロケーションが
   使用可能であることを示し； 前記記憶ロケーションメモリのシーケンシャルな複数個
   の記憶ロケーションを表わす複数個のマークビットを並
   行にアクセスする並行アドレス手段をさらに含む、処理
   システム。
2. 【請求項２】前記マークビットメモリの単一のマークビ
   ット位置にアクセスするための手段をさらに含み、請求
   の範囲第１項に記載のシステム。
3. 【請求項３】複数個の記憶ロケーションを有する記憶ロ
   ケーションメモリと； 複数個のマークビット位置を有するマークビットメモリ
   とを含み、前記マークビット位置の各々は、前記記憶ロ
   ケーションメモリの前記記憶ロケーションの１つに対応
   し、そのマークビット位置はセットされている場合には
   対応する記憶ロケーションが割り当て済であることを示
   し、リセットされている場合には対応する記憶ロケーシ
   ョンが使用可能であることを示し； 前記記憶ロケーションメモリと前記マークビットメモリ
   の両方に結合される処理手段と； 前記マークビットメモリおよび前記処理手段に結合さ
   れ、使用可能な記憶ロケーションの探索のために前記マ
   ークビット位置を検査し、それらのアドレスを前記処理
   手段に転送するための割当手段と； 前記記憶ロケーションメモリのシーケンシャルな複数個
   の記憶ロケーションを表わす複数個のマークビットに並
   行にアクセスするための並行アドレス手段を含む、処理
   システム。
4. 【請求項４】前記マークビットメモリの単一のマークビ
   ット位置にアクセスするための手段をさらに含む、請求
   の範囲第３項に記載のシステム。