JPS62501455A - 変数を含まない関数型言語コードを用いる２進有向グラフとしてストアされたプログラムを評価する縮小プロセッサのためのシステムアロケータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 可夕旦乍−９り坦ｌ−４１１タニー１Ｌ匂朋駐Ａ−ん進方Ｊ←１９掲題の出願に 直接的または間接的に関連した米国特許出願は以下のとおりである。

Ｇａｒｙ　Ｅ、　Ｌｏｇｓｄｏｎ等によって１９８４年６月５日出願され、「可 変自在の応用性’＋”ｉ’　ｉｉ？ｊコードを用いる２進方向のグラフとしてス トアされたプログラムを評価する縮小プロセッサのためのグラフマネージャ（Ｇ ｒａｐｂ　Ｍａｎａｇｅｒ　ｆｏｒ　ａ　Ｒｅｄｕｅｔｉｏｎ　Ｐｒｏｃｅｓｓ ｏｒ　ＥｖａｌｕａｔｉｎｇＰｒｏｇｒａｍｓ　５ｔｏｒｅｄ　ａｓ　Ｂｉｎａ ｒｙ　Ｄｉｒｅｃｔｅｄ　Ｇｒａｐｈｓ　Ｅｍｐｌｏｙｌｎｇ　Ｖａｒｆａｂｌ ｅ−Ｐｒｅｅ　Ａｐｐｌｉｃａｔｉｖｅ　Ｌａｎｇｕａｇｅ　Ｃｏｄｅｓ）　Ｊ と題される、連続番号箱６１．７，５２６号。

Ｇａｒｙ　Ｅ、　Ｌｏｇｓｄｏｎ笠によって１９８４年６月５０に出願され、そ して「可変自在の応用性言語コードを用いる２進方向のグラフとしてストアされ たプロゲラｇ　Ｐｒｏｇｒａｍｓ　５ｔｏｒｅｄ　ａｓ　Ｂｉｎａｒｙ　Ｄｌｒ ｅｃｔｃｄ　Ｇｒａｐｈｓ　Ｅａｐｌｏｙｉｎｇ　Ｖａｒｌａｂｌｃ−Ｆｒｅｅ 　Ａｐｐｌｉｃａｔｉｖｅ　Ｌａｎｇｕａｇｅ　Ｃｏｄｅｓ）　Ｊと題される、 連続番号箱６１７，５３１号。

Ｇａｒｙ　Ｅ、　Ｌｏｇｓｄｏｎによって１９８４年６月５日に出願され、そし て「可変自在の応用性言語コードを用いる２進方向のグラフとしてストアされた プログラムを評価する縮小プロセッサのだめの状態コンセントレータおよび中央 記ｔａ（Ｃｏｎｄｉｔｉｏｎ　Ｃｏｎｃｅｎｔｒａｔｏｒ　Ｃｅｎｔｒａｌ　５ ｔｏｒｅ１’ｏｒ　ａ　Ｒｅｄｕｃｔｉｏｎ　Ｐｒｏｃｅｓｓｏｒ　Ｅｖａｌｕ ａｔｉｎｇ　Ｐｒｏｇｒａｍｓ　５ｔｏｒｅｄａｓ　Ｂｉｎａｒｙ　Ｄｉｒｅｃ ｔｅｄ　Ｇｒａｐｈｓ　Ｅｌｌｐｌｏｙｉｎｇ　Ｖａｒｉａｂｌｅ−Ｆｒｅｅ　 Ａｐｐｌｉｃａｔｌｖｅ　Ｌａｎｇｕａｇｅ　Ｃｏｄｅｓ）Ｊと題される連続番 号箱６１７．５３２号。

Ｇａｒｙ　Ｅ、　Ｌｏｇｓｄｏｎ等によって１９８５年１月１１日に出願され、 ［可変自在の応用性言語コードを用いる２進方向のグラフとしてストアされたプ ログラムを評価する縮小プロセッサのためのアロケータ（Ａｌｌｏｃａｔｏｒ　 ｒｏｒ　ａ　Ｒｃｄｕｃｔｌｏｎ　Ｐｒｏｃｅｓｓｏｒ　Ｅｖａｌｕａｔｉｎｇ 　Ｐｒｏｇｒａｍｓ　５ｔｏｒｅｄａｓ　Ｂｉｎａｒｙ　ＤｉｒＣｃｔｅｄ　Ｇ ｒａｐｂｓ　Ｅｍｐｌｏｙｉｎｇ　Ｖａｒｌａｂｌｅ−Ｆｒａｅ　Ａｐｐｌｆｃ ａｔｉｖｃ　Ｌａｎｇｕａｇｅ　Ｃｏｄｅｓ）　Ｊと題される連続番号箱６９０ ．８４６号。

明細書 この発明は２進方向のグラフとして表わされたプログラムを評価するようにされ たデジタルプロセッサのためのシステムメモリおよびアロケータに関するもので あって、特に同等のグラフの累進的な置換えによってそのようなグラフを評価す るプロセッサに関するものである。

先行技術の説明 今日、市場におけるほとんどのデジタルコンピュータは未だにＪ　ｏ　ｈ　ｎ　 ｖ　ｏ　ｎ　Ｎ　ｅ　ｕ　ｒｎ　ａ　ｎ　ｎによって最初に仮定された型であり 、それらは指令の実行がシーケンシャルである。ＦＯＲＴＲＡＮおよびＣ０ＢＯ Ｌのようなコンピュータをプログラムするための最初のより高レベルの言語はこ の編成を反映し、そしてコンピュータによって実行されるアルゴリズムの設：１ ゛と同様、記憶管理および制御フローの管理の責任をプログラマに任せた。純Ｌ ＩＳＰのような純粋な応用性言語は、プログラマのこれらの管理責任を軽減する ことで命令言語とは異なる。

純ＬＩＳＰに代わるものはセイントアントリューススタテイソク言語（Ｓａｉｎ ｔ　Ａｎｄｒｅｗｓ　５ｔａｔｉｃ　Ｌａｎｇｕａｇｏ）、すなわち５ＡＳＬで 、これはＤａｖｉｄ　Ａ、Ｔｕｒｎｅｒによって開発された（ＳＡＳＬ言語マニ ュアル（ＳＡＳＬ　ＬａｎｇｕａｇｅＭａｎｕａｌ）、１９７６年、セイント　 アントリユース大学）。

「コンビネータ（ｃｏｍｂｌｎａｔｏｒ）　Ｊと呼ばれる多数の定数を導入する ことによって、この言語は可変自在表示に変換されてもよい（Ｄ、Ａ、Ｔｕｒｎ ｅｒ、ｒ応用性言語のための新実現化例技術（＾Ｎｅｗ　ｌｉｐｌｅｍｅｎｔａ ｔｊｏｎ　Ｔｅｃｈｎｉｑｕｅ　ｆｏｒＡｐｐｌｉｃａｔｊｖｅ　Ｌａｎｇｕａ ｇｅｓ）Ｊソフトウェア−実践および経験（Ｓｏｒｔｗａ、ｒｅ−Ｐｒａｃｔｉ ｃｅ　ａｎｄ　Ｅｘｐｅｒｉｅｎｃｅ）第９巻、３１−４９頁、１９７９年）。

この表示は（アーギュメントの機能と、そして結果としてリターン機能をとって もよい）より高いオーダの関数および（たとえ１個または２個以上のアーギュメ ントが規定されていなくても結果を戻してもよい）非厳密関数（ｎｏｎ−ｓｔｒ ｉｃｔ　ｆｕｎｃｔｉｏｎｓ）を取扱うのに特に有利である。

Ｔｕｒｎｅｒによって開発された実現比例技術はプラス、マイナスなどのような ］お１の原始関数（ｐｒｊｍｊＮνｅｆυｎｃｔｊ。

ｎｓ）およびより高いオーダの非厳密関数である１組のコンビネータを採用する 。これらのオペレータは置換規則によって正式に規定され、それらのいくつかの 具体例はＳ　ｆ　ｇ　ｘ−ｆ　ｘ　（ｇ　ｘ） Ｙ　ｈ−ｈ　（Ｙ　ｈ’） Ｃｆｘｙ−ｆｙｘ Ｂ　ｆ　ｇ　ｘ−ｆ　（ｇ　ｘ） ｃｏｎｄ　ｐ　ｘ　ｙ−ｘ、　ｐが真の場合ｙ、　ｐが偽の場合 プラス　ｍｎ−ｒ、ｍとｎは既に数が縮小され（ｒｅｄｕｃｅｄ）ていなくては ならず、ｒ はｍとｎの合計 である。

他のコンビネータおよびそれらの定義は、トに引用されたＴｕｒｎｅｒの著書の 中で見られるはずである。

このコンビネータ表示は便宜上２進方向のグラフとして表わされてもよく、そこ では各ノードが関数をアーギュメントに与えることを表わす。（これらのグラフ は最初の２つのコンビネータの名前からＳＫ−グラフとして知られる。

）置換規則はそのためグラフ変換規則として解釈されてもよく、これらのグラフ （およびそれゆえ、それらが表わすプログラム）は縮小で知られる処理中にかな り単純な性質のプロセッサによって評価されてもよい。そのような縮小プロセッ サは「可変自在応用性言語コードを用いる樹形のグラフとしてストアされたプロ グラムを実行するための縮小プロセッサ（Ｒｅｄｕｃｔｉｏｎ　Ｐｒｏｅｅｓｓ ｏｒ　Ｉ’ｏｒ　ＩＥｘｅｅｕｔｉｎｇＰｒｏｇｒａＩｌｌｓ　５ｔｏｒｅｄ　 ａｓ　Ｔｒｅｅｌｊｋｃ　Ｇｒａｐｈｓ　Ｉｆ＋ｐｌｏｙｌｎｇｖａｒｌａｂｌ ｅ−Ｆｒｅｅ　Ａｐｐｌｉｅａｔｉｖｅ　Ｌａｎｇｕａｇｅ　Ｃｏｄｅｓ）Ｊと 題されるＢｏｌｔｏｎ等のアメリカ特訂呑号第４．４４７．８７５号で開示され る。

縮小処理の詳細はＴｕｒｎｅｒの書類で見られるが簡単な具体例が役に立つ。第 １Ａ図ないし第１Ｄ図は５ＡＳＬプログラムを表わすグラフの縮小を例示する。

サクセサ２ ここにおいて サクセサＸ−１＋Ｘ このプログラムは第１Ａ図のグラフで表わされるコンビネータの表現 ＣＩ２　（プラス１） に解釈（コンパイル）される。このグラフの連続的な変換は以下のものを生み出 す。

Ｉ　（プラス１）　２　Ｃ規則を用いる（第１Ｂ図）プラス　１２　１規則を用 いる（第１ｃ図）３　プラス規則を用いる（第１Ｄ図） グラフを減じるために行なわれる置換は、ポインタおよびコンビネータ表示　ド のような多数の異なるデータの操作を必要とし、これらのデータはレジスタファ イル内を１つのロケーションからさらに別のロケーションにシフトされる。」二 に引用されたＢｏｌｔｏｒｌ等の出願で開示された実施例では、各グラフ縮小段 階はレジスタファイル転送のシーケンスを必要と１，５た。しかしながら多くの 場合、レジスタ間の必要な転送は同時に行なわれ、速度がその結果増加する。

これらの転送の１つを行なった後、プロセッサは次の変換位置をめてグラフを横 切らなくてはならない（「リデックス（ｒｅｄｅｘ）Ｊと呼ばれる）。この探索 の間、ノードは検査され、そしてノードの左側がポインタを示すがまたはコンビ ネータを示すかを判定するといった様々な検査が行なわれる。再び、Ｂｏ　１　 ｔ　ｏｎ等の出願で説明された機械では、これらの検査はシーケンシャルに行な われなくてはならないが、多くの場合これらの検査は同時に行なわれ得る。

そこでこの発明の目的は、一連の置換を通して２進方向のグラフ評価のための改 良された処理システムを提供することである。

この発明の別の目的は、各置換が多数の同時のレジスタの転送によってより速く 達成されることかで八るプロセッサを提供することである。

この発明のさらに別の目的は、アロケータが、それぞれのグラフを評価する際に 用いるための縮小プロセッサへの転送のための新しいノードのアドレスを選択す るような縮小プロセッサのためのアロケータおよびシステムメモリを提供するこ とである。

発明の要約 」−で確認された目的を達成するために、この発明は応用性言語縮小（ｒｅｄｕ ｃｔｉｏｎ）プロセッサに用いるためのアロケータおよびシステムメモリにある 。アロケータはシステムメモリに結合され、関数の置換に必要なシステムメモリ 上の新しいノードのアドレスを選択する。

この発明の特徴は２進方向のグラフで表わされた応用性言語プログラムを評価す るように意図された縮小プロセッサのためのアロケータおよびシステムメモリに ある。

図面の簡単な説明 この発明の」二足およびその他の目的、利点および特徴は図面に関連して以下の 明細書を検討することで容易に明らかとなるであろう。

第１Ａ、Ｂ、Ｃ，およびＤ図はこの発明が意図される型の２進の方向のグラフを 示す。

第２図はこの発明を採用するシステムを例示する。

第３図はこの発明のグラフマネージャセクションの図である。

第４図はこの発明のデータセクションの図である。

第５図はこの発明の状態コンセントレータの図である。

第６図はそこからグラフが形成される型のノードのフォーマットの図である。

第７八図ないし０図はこの発明のアロケータを詳細に示す図である。

第８Ａ図およびＢ図はこの発明のシステムメモリの図である。

発明の詳細な説明 この発明を用いるシステムは第２図に例示される。主たる要素はグラフマネージ ャ１０でこれは減じられるべきグラフのいつかのノードを蓄え、グラフ縮小に必 ザな一連の置換を行なうためにそれらのノードが操作されることを可能にするデ ータセクションを含む。システムはグラフのノードのすべてに記憶を与えるシス テムメモリ１１と、それらのアドレスがグラフマネージャによって用いられるた めに待機する、使用されていないワードをめてシステムメモリを走査するアロケ ータ１２とを含む。アロケータはまた、待機アドレスの数のカウントを維持する 。サービスプロセッサ１３はホストプロセッサ（図示されていない）への非常に 様々なデータ転送を支持し、また、浮動少数点演算設備も備える。

先行技術のシステムのグラフ縮小技術に関する特定の問題は、第１八図ないし第 １Ｄ図を再び参照してより真く例示され得る。第１Ａ図のグラフから第１Ｂ図へ の変換において、ノードｂの右のセルの内容物はノードａの右のセルに転送され なくてはならず、ノードＣの右のセルはノードｆの左のセルに転送されなくては ならず、モしてノードａの右のセルはノードｆの右のセルに転送さねなくてはな らない。先行技術の縮小プロセラづでは、この一連の転送はシーケンシャルに行 なわれ、そして第１Ｂ図のグラフを第１Ｃ図のそれに、そして以下そのように縮 小するために同様の一連の転送が行なわれた。この発明の目的は並列レジスタ転 送機構を提供することであり、そｔｌによってレジスタ転送の各シーケンスが同 時に行なわれ、こうり、て縮小処理の速度を−にげる。

先行技術のシステムに関するさらに別の問題は、縮小処理を導く状態（ｃｏｎｄ ｉｔｉｏｎ）の検査に関する。第１Ａ図のリデックスか変換され得る前に、ブロ セッザは保持されているいくつかの状態を判定しなくてはならない。先行技術の ブロセッヅでは、これらの状態はンーケ“ンシャルに検査され、そして各検査の 結果は２方向の分岐のうち１一つの経路を選択するのに用いられる。この発明の さらに別の目的は、状態検査機構を提供することであり、それによって、多方向 の分岐の中から１つの経路を選択するためにいくつかの状態が同時に検査されて もよい。

第２図のグラフマネージャ１０はそのアロケータ１２との交信を含めて、第３図 にわずかであるがより詳しく示されている。グラフマネージャはデータセクショ ン２０．状態コンセントレータ２１および制御セクション２２を含む。

データセクション２０は縮小されるグラフの部分をストアし、フィールドがその 中にある種々のレジスタの間を同時に転送されることを可能にする。これらのフ ィールドのいくつかの値は下に説明される理由で状態コンセントレータ２１に送 られる。このデータセクションは第４図により詳細に示される。

制御セクション２２は書込可能制御記憶２２ｂを有する簡単な状態機械であって 、そこでは状態機械のためのマイクロプログラムがストアされる。マイクロ命令 アドレスは状態コンセトレータ２１から受取られた置換フィールドを制御レジス タ２２ａの次のアドレスフィールドと結び付けることによって発生され、この制 御レジスタは順に選択されたマイクロ命令を受取る。

第４図に例示される第３図のデータセクション２０の機構は、グラフの置換を行 なうためにレジスタ間を並列転送するための、１次機構であるレジスタファイル ３０を含む。

経路バッファ５０もまた第４図に示され、これはＬフジスタフアイル３０にスト アされたノードの原型をストアするために用いられるスタックメモリである。第 ４図の演算論理装置３２は簡単な算術演算子を実行し、そしてバスインク−フェ イスユニット３１はシステムメモリおよびシステムの他のユニットと交信する。

第３図の状態コンセントレータ２１は、第５図により詳細に説明される。これは 演算論理装置３２、アロケータ１２およびサービスプロセッサ１３からと同様、 レジスタファイル３０からの入力も受取る。これらの入力は１３の「状態グルー プ」に集められる。４０ａないり、、　４０　ｍの各ガード発生器は、１組のガ ードに状態グループを写像する。

これは以下により詳細に説明される。検査サイクルの間、各ガード発生器はその ガードのサブセットをガードバス４１に向け、このバスは優先順位エンコーダ４ ２への入力である１６行のオーブンコレクタバスである。優先順位エンコーダの 出力は幅４ビットで、最高位の優先順位の真のガードを同定し、そこではライン ０のガードが最高位の優先順位を有し、ライン１５のガードが最低位の優先順位 をａする。この出力は変位値として用いられ、これは第３図の制御レジスタ２２ ａからのベースアドレスと結び付けられて、制御記憶２２ｂに次のマイクロ命令 のアドレスを発生する。

ノードのフォーマット 上に示されるように、第６図はＳＫグラフのノードがシステムメモリ１１、レジ スタファイル３０の種々のレジスタおよび経路バッファ５０内にあるフォーマッ トを例示する。各ノードは４ビツトのノード型フィールド（Ｎ　Ｔ）、マークピ ットおよび各々が３０ビットの左と右のセルのフィールド（ＬＣおよびＲＣ）を 含む。左および右のセルフイールドはさらに、２ビツトのセル型フィールド（Ｃ Ｔ）、４ビツトのサブ型フィールド（ＳＴ）および２４ビツトの内容物フィール ド（Ｃ）に再分割される。種々のＳ　Ｋ演算子および値はこれらのフィールドの 特別な値の組合わせでコード化される。

アロケータおよびシステムメモリ 第２図のシステムメモリ１１はノードの像およびそれらの関連したマークビット をストアするために特定的に設計されている。ＳＫ線縮小間、ノードはグラフに 加えられ、そしてそこから捨てられる。グラフに加えられるノードは新しいノー ドと呼ばれ、そしてグラフから捨てられるノードは不要部分ノードと呼ばれる。

それらが新しいノードとして再利用されるように不要部分の整理は不要部分のノ ードを集める処理である。この発明は２つの明確な段階、すなわちマーク段階と その後の走査段階からなるマーク走査（Ｍａｒｋ−９ｃａｎ）アルゴリズムを用 いる。

メモリの各ノードは上に示されたように、関連したマークピットを有する。マ、 −り段階の間、アクティブなグラフ全体は交差し、それが訪れられるとき各ノー ドのマークピットをセットする。それゆえ、マーク段階の最後ではグラフのノー ドと関連したマークピットはセットされ、そしてその他すべてがリセットされる 。走査段階の間、メモリの各ノードに対するマークピットはシーケンシャルに走 査される。各マークピットが一度検査されると、２つのうち１つの処置がとられ る： もしマークピットがセットされるなら、関連したノードはグラフ内にあり、再使 用されることができない。マークピットは次のマーキング段階の準備をしてリセ ットされる； もしマークピットがリセットされるなら、関連したノードは縮少器（ｒｅｄｕｅ ｅｒ）によって再使用され一〇もよい。それが新しいノードに対し、て縮少器に よるいくつかの未来の要求に応答して、出されているように、この場合、ノー　 ドのアドレスは「セーブ」されなくてはならない。これらの「セーブされた」ア ドレスは新ｊ７いノードアドレス（ＮＮＡ）と名付けられる。

伝統的な実現化例では、縮小はすべてのマークピットが調べられた後に再び始め られる。

この発明では、マーク段階は縮小を行な・）のと同じプロセッサ、すなわち第２ 図のグラフマネージャ１０によって行なわれる。しかしながら、走査段階は特別 な目的のプロセッサのアロケータ１２によって行なわれる。走査機能を果たすた めにはグラフマネージャ１０が必要とされないので、それはマーク段階を完了す るや否や縮小を再び始めることができる。同時に、アロケータ１２はマークのな いノードを捜してメモリを走査し始め、それはそれからグラフマネージャ１２に よって用いられるために待機する。

走査段階は縮小と同時に行なわれるので、この実施例で不要部分整理の休止の有 効な長さは単にマーク段階で費される時間であり、これは伝統的な実現化例にお けるよりも大いに短く、そして（メモリのサイズではなく）グラフのサイズのみ に依存する。

」二で述べられたように、アロケータ１２の唯一の［］的はグラフマネージャ１ ０に縮小の間、再使用が可能であるノードのアドレスを供給することである。ア ロケータ１２は、それらの関連したマークピットがリセットされたノードをめて メモリを走査することによって、これらのノードを位置決めする。これらのノー ドのアドレスはそれから、グラフマネージャに新しいノードアドレスを供給する 、待ち行列（ノードキュー）に置かれる。

縮小の間、アロゲータ１２およびグラフマネージャ１０は両方ともシステムメモ リ１１にアクセスし、アロケータ１２はマークピットを読出しそしてリセットし 、そしてグラフマネージャ１０はノードにアクセスする。メモリコンテンション を減じるために、メモリ動作の特別なセットがアロケータ１２で利用可能である 。アロケータ１２はマークピットのみに関連があり、モしてノードの内容物には 関連がないのでそれが可能となるこれらの動作は、マークベクトルへのアクセス を可能にする。マークベクトルは８個のシーケンシャルアドレスでノードのマー クピットを含むビットベクトルである。マークベクトルは２つのクロックの通常 のメモリアクセスの代わりに、１つのクロックでアクセスされることができる。

こうして、特別な動作を用いて、アロケータは１６クロツクの代わりに１つのク ロックで８個のマークピットにアクセスすることができる。

第２図のアロケータ１２は第７Ａ図に、より詳細に例示される。これは３つの機 能ユニット、すなわち、ベクトルフェッチャ７０と、ベクトル検査′＆７１と、 ７ノードキユー７２とからなる。ベクトルフエソチャ７０は第７Ｂ図に、より詳 細に例示される。

ベクトルフエツチャ７０は処理するためにベクトル検査器７１にマークベクトル を供給する。ベクトル検査器７１がベクトルをリフストするときはいっでも、ベ クトルフエッチャ７０は第２図のシステムメモリ１１からベクトルを読出し、そ してそれをベクトル検査器７１に転送する。次にベクトルフェッチャは、読出さ れたばかりのマークベクトルに対してシステムメモリ１１のマークピットをリセ ットするメモリ動作を開始する。これは走査段階が終わると、走査されたすべて のマークピットがリセットされることを確実にする。ベクトルフェッチャ７０は 第７Ｂ図に、より詳細に例示される。

マーク段階の間、第２図のサービスプロセッサ１３は、一旦走査段階が始まると 走査されるべきマークペクトノドの数を第７Ｂ図の走査カウントレジスタ５３に ロードする。

マークベクトルが処理されるたびに、走査カウントレジスタ７３は減少する。レ ジスタの値が０に等しいとき、マークベクトルのフエツチングは終了し、そして 走査完了信号が表わされる。このレジスタは長さが２１ビツトである。

また、マーク段階の間、第２図のサービスプロセッザ１３は、一旦走査段階が始 まると走査されるべき第１のマークベクトルのアドレスをＭＶアドレスレジスタ ７４にロードする。レジスタｌｅｔアドレスの最−１−位の２１ビットを含み（ 最下位の３ビツトはいつも零に等し、い）、そして新しいマークベクトルの各々 がメモリから読出される前に増加する。

ベクトルフエツチャ状態機械７５はベクトルフエツチャの動作を制御する。上に 述べられたように、走査段階が始まる前に、ＭＶアドレスレジスタ７４および走 査カウントレジスタ７３にはそれらの最初の値がロードされる。走査段階が一旦 始まると、ベクトルフエツチャ状態機械はＭＶアドレスレジスタ７４によってア ドレスされたマ・−クベクトルを読出す。ベクトルフエツチャ状態機械７５はメ モリのインターフェイス信号を操作することによって、この読出しを行なう。マ ークベクトルがデータバスＤＢ　（７：　Ｏ）上に存在するとき、状態機械７５ はＢＥＧＩＮ　ＣＨＥＣＫ信号を表わして第７Ａ図のベクトル検査器７１に知ら せる。

一旦マークベクトルがベクトル検査器７１にＪ、っで受取られると、状態８！械 ７５はメモリインター′ノＪイス信ＨＥを用いて、ＭＶアドレスレジスタ７４に よってアドレスさイまたマークベクトル内にマ・、−クビッｌ−をリセットする さらに別のメモリ動作を実行する。リセット動作が完了すると、状態機械７５は ベクトル検査器７１からのＣＨＥ　ＣＫ　０ＶＥＲ信号がベクトル検査器７１が さらに別のマークベクトルを必要としていることを示して表わされるまで、アイ ドルのままである。リセット動作と同時に、状態機械７５はＭＶアト１ノスレジ スタ７４を増加さぜ、そして走査カウントレジスタ７３を減少させる。もし走査 カウコ・トレジスタ７３が零でないなら、さらに別のマークベクトルが以前に説 明されたようにフェッチされる。もし走査カウントレジスタ７３が零なら、走査 完了信号がグラフマネージャに表わされる。もし走査完了が表明され、’ｃ　Ｌ 、て十分なノードが表わされないなら、グラフマネージャは不要部分の整理を開 始する。

ベクトル検査器７１は受取られた各ベクトルから８個までの５ノードアドレスを 発ηＩする。これらのアトＬ・スは発生されると第７Ａ図のノードキューに加え られる。ベクトル検査器７１はもｊ７ノードキユー７２からのＦＵＬＬ信号が表 わされないなら、ベクトルフエツチャ７０からマークベクトルを要求する。第７ Ａ図のベクトル検査器７１は第７Ｃ図により詳細に例示される。

第７Ｃ図において、アドレスカウンタ７６は簡単には新しいノードアドレス（Ｎ ＮＡ）の最上位の２１ビツトを含む、アップカウンタである。走査段階が始まる 前に、アドレスカウンタ７６は第７Ｂ図のＭＶアドレスレジスタ７４より１つ少 ない値に等しい値がロードされる。一旦走査段階が始まると、第７Ａ図のベクト ルフェッチャがＢＥＧ　ＩＮ　ＣＨＥＣＫ信号を表わすごとに、アドレスカウン タ７６は増加し、そして新しいマークベクトルがベク）・ルレジスタ７７にロー ドされる。ベクトルレジスタ７７は８ビツト幅のレジスタである。セット論理８ ｏの出力はこのレジスタへの入力で、出力はエンコーダ７８に行く。エンコーダ ７８はベクトルレジスタ７７の値に基づいた３ビット変位を発生する。変位はベ クトルの最下位のマークのないビットの順序を示す位置に対応する。たとえば、 ベクトルは３の変位を発生する。ベクトルに少なくとも１つのマークのないビッ トがある限り、新しいノードアドレスＶＡＬＩＤ信号がベクトル検査器７１から の新しいノードアドレスが有効で、そしてキュー７２にロードされるべきことを 第７Ａ図のノードキュー７２に示して、表わされるであろう。もしベクトルレジ スタ７７の出力がすべて１なら、エンコーダ８０はＣＨＥＣＫ　０ＶＥＲ信号を 表わし、新しいマークベクトルがベクトルレジスタ７７にロードされてもよいこ とをベクトルフエツチャに示すであろう。

変位レジスタ７９は新し、いノードアドレスの最下位の３ビツトを含むレジスタ である。エンコーダ７８が新しい変位を発生ずるごとにそれはロードされる。２ ４ビツトの新しいノードアドレスは単に３ビット変位レジスタと２１ビツトアド レスカウンタ７６の連結である。

セット論理８０はＢＥＧＩＮ　ＣＨＥＣＫ信号の状態に依存して２つのうちの１ つの方法で動作する。もし、ＢＥＧＩＮ　ＣＨＥＣＫ信号が表わされるなら、ベ クトルレジスタ７７にロードされるべきマークベクトルがデータバスＤＢ（７： ０）上に存在する。ゆえに、セット論理８０は単にベクトルレジスタ７７にロー ドされるべく、マークベクトルを変化されないままで通過する。

もしＢＥＧＩＮ　ＣＨＥＣＫ信号が表わされないなら、セット論理８０はベクト ルレジスタ７７の出力をとり、最下位のθビットを１にセラｌ−Ｌ、そし、て新 しい値をベクトルレジスタの入力に供給する。たとえば、もしベクトルレジスタ ７７が値 １００１０１、１１ を含むなら、次のクロック上でベクトルレジスタ７７にロードされるべきセット 論理８０の出力はとなるであろう。要約すると、ベクトルレジスタ７７の値は、 レジスタ内に少なくとも１つのマークのないビット（０）がある限り、各クロッ ク」二でセット論理８０にょって換えられる。ベクトルレジスタ７７の値の各々 に対し、て、エンコーダ７８は変位レジスタ７９にロードされる新しい変位を生 み出す。

第７ＡＩ：ＪＪのノードキュー７２は第２図のグラフマネージャ１０による将来 の使用のために、新しいノーへドアドレスをストアするために用いられる。ノー ドキュー７２は幅が２４ビツトで、深さが２５６エントリである。新［、いノー ドアドレスはそれらが発生されるとベクトル検査器７１によってキューにロード され、それらが必要とされると、グラフマネージャによってキューから取り除か れる。

ノードキュー７２と関連したカウンタは、キューの中の多数のノードの後をたど り、そして２つの信号を発生するために用いられる。ＦＵＬＬ信号はキューがそ れ以上いかなる新しい、ノードアドレスをも受取ることができないときに表わさ れる。ベクトルフェッチャ７０はＦＵＬＬ信号が表わされるまでマークベクトル をフェッチし続け、そうして、その信号が表わされるとそれはメモリからマー　 クベクトルを要求することを停止する。それからアロケータ１２は一時的にアイ ドルになり、再び始めるためにノー　ドキューでの十分な余裕を待つ。

ＥＮＯＵＧＨＮ０ＤＥＳ信号はキュー７２に９個または１０個以上のノードがあ るときに表わされる。グラフマネージャ１０はコンビネー　夕の実行を完成する のに十分な新しいノー　ドアドレスがあるかを確かめるために、コンビネータを 実行する前にこの信号を検査する。

第２図のシステムメモリ１１はその３つのりクエスタ、すなわちグラフマネージ ャ１０、アロ′ｒ−夕１３、および第８Ａ図のリフレッシュ論理、のための様々 な演算を支持する。各メモリアクセスに必要とされるクロック数は、行なわれる 動作の型に依存する。利用可能なメモリ動作は以下のとおりである。すなわち、 ノードおよびマークピットを読出す、ノードおよびマ・−クビットを読出し、次 にマークピットをセットする、ノードおよびマークピットを読出し、次にマーク ピットをリセットする、ノードを書込む、マークベクトルを読出す、マークベク トルをリセットする、リフレッシュする、要求をしない。

バスアービタ８６の目的はシ、ステムバスへのアクセスを制御することである。

バスは実際にはデータバスとアドレスバスの２つのバスからなる。バスは第２図 の４つの主要機能ユニットの中でデータを転送するために用いられる。

バス−にの転送のほとんどがシステムメモリれゆえ、簡潔さのために、バスへの アクセスはシステムメモリ１１が次の動作を各実行する準備ができているとき（ すなわちそれがアイドルであるとき）のみに可能である。

バスアービタはバス利用可能（ＢＵＳＡＶＬ）信号を表わすことによってバスが 利用可能であることを示す。

メモリタイミングおよび制御８１は以下に説明される２個の記憶アレイに制御情 報およびタイミング信号を提供する。タイミングおよび制御信号の発生は選択さ れた動作に依存する。

ノードのためのマークピットは、マークメモリ８３にストアされる。これらのマ ークピットは行なわれている動作の型に依存して、２つの方法の１つでアクセス され得る。

マークメモリ８３のマークメモリアレイ９０は第８Ｂ図により詳細に示され、そ して各々が１４のアドレス入力と、チップ可能化入力と、書込可能化入力と、デ ータ入力と、データ出力とを有する１６Ｋ　Ｘ　］のスタティックＲＡＭから形 成される。もしチップが選択され（すなわちチップ可能化が表わされ）、そして 書込可能化が表わされるなら、データ入力にある値はアドレスされたロケーショ ンでストアされるであろう。もしチップが選択され、そして書込可能化が表わさ れないなら、アドレスロケ−シコンにストアされた値はデータ出力に存在するで あろう。もしチップが可能化されないなら、データ出力はトライステートされ、 そしてＲＡＭの内容物は変化しないままである。

第８Ｂ図は、ボードパーティショニングの付加された護雑さを無視して、マーク メモリがどのように構成されているかを機能的に例示している。アドレスバスＡ Ｂ　（１７：３）からの１４個のビットおよびＭＡＲＫ　ＢＩＴ　ＩＮ信号はメ モリアレイのすべてのＲＡＭに送られる。８個のＲＡＭの各行は独自のチップ可 能化信号を有する。ＲＡＭの８列の各々は独自の書込可能化および共有データ出 力ラインを有する。

デコーダ９１は７つの２進の重みが付けられた入力ＡＢ（２３：１７）を受取り 、そして可能化されると、１２８個の相互に排他的なアクティブロー出力（０− １２７）を与える。デコーダ９１はＭ　Ａ　ＲＫ　Ｍ　Ｅ　Ｍ　ＯＲＹ　Ｅ　Ｎ 　ＡＢＬＥ信号が表わされると可能化される。デコーダ７１が不能化にされると 、すべての出力が表わされない。たとえば、もしデコーダ９１へのＡＢ（２３： １７）入力がｏｏｏｏｏｉ。

と等しく、そしてＭ　Ａ　ＲＫ　Ｍ　Ｅ　Ｍ　ＯＲＹ　Ｅ　Ｎ　Ａ　Ｂ　Ｌ　Ｅ が表わされると、デコーダの第３の最下位の出力（２）は（ＬＯＷ）と表明され 、その他すべては表明されないであろう。

書込可能化発生器９２は５つの入力信号の関数である８個のアクティブロー書込 可能化信号を与える。発生器はＭＡＲＫ　ＶＥＣＴＯＲ０ＰＥＲＡＴＩＯＮ信号 の状態に依存して、２つの方法のうち１つを動作させる。もしＭＡＲＫ　ＶＥＣ ＴＯＲ０ＰＥＲＡＴＩＯＮ信号が表わされるなら、書込可能化発生器７２はＡＢ 　（２：　０）入力を無視し、そしてＭＡＲＫ　ＭＥＭＯＲＹ　ＷＲＩＴＥ信号 が表わされるとき、すべての８個の書込可能を表わす。もしＭＡＲＫ　ＶＥＣＴ ＯＲ０ＰＥＲＡＴＩＯＮ信号が表わされないなら、書込可能化発生器９２はＭＡ ＲＫ　ＭＥＭＯＲＹ　ＷＲＩＴＥ信号が表わされるとき、８個の書込可能化のう ち１つだけを表わすであろう。ＡＢ　（２：　０）ラインは８個の書込可能化の どれが表わされるかを決定するためにデコードされる。

マルチプレクサ９３はデータ出力ラインの１つがらＭＡＲＫ　ＢＩＴ　０ＵＴＰ ＵＴ信号の値を選択する。ＡＢ（２：　０）ラインは８個の出力ラインのどれが 選択されるかを決定するために用いられる。

駆動ブｏツク９４はＭＡＲＫ　ＶＥＣＴＯＲＲＥＡＤ信号によって制御される８ 個のトライステートドライバを含む。もしＭＡＲＫ　ＶＥＣＴＯＲＲＥＡＤ信号 が表わされるなら、トライステートドライバは可能化され、８個のデータ出力ラ インの値をデータバスＤＢ　（７：　Ｏ）にゲートする。もしＭＡＲＫ　ＶＥＣ ＴＯＲＲＥＡＤ信号が表わされないなら、ドライバはトライスデートされる。

第８Ａ図のシスムチメモリをアクセスするとき、グラフマネージャ１０は各マー クピットがその関連したノード−概念的にはノードの６５番目のビットとともに 直接にストアされているのを見る。マークメモリ８３へのグラフマネージャのア クセスを可能にする２つのシステムメモリ動作がある。両方がマークビットをま ず最初に読出し、そして次にどちらかがそれをセットまたはリセットする。これ らは単一のシステムメモリ動作であると考えられるが、実際には２つのマークメ モリ動作が行なわれる。マークピットは動作の第１のクロックの間に読出されそ してストアされ、次に第２のクロックの間に七ノドまたはりセットされる。

１つのマー　りじツトのみにアクセスするマー　クメ（ｍ−１，Ｉ　８３によっ て行なわれた動作はｔｉｔ−ｔｒ・タト動作とされろ。ＭＡＲＫ　ＶＥＣＴＯＲ ｏｐ　Ｅｈ　ＡＴ　ｘｏ　Ｎ　ｓｘｃ　ＮＡｘ。

はずべてのｉｌｌ　−ビット マークメモリアドレスＡＢ（２３：１７）のＩＫ？！、−、１位の７ビツトは第 ８Ｂ図のデコーダ９１によって用いられ、メモリア１／イ９０のＲ，Ａ　Ｍの１ 行を選択する。アドレスＡＢ（１６： Ｎｌの各々の単一ビットをアト１／スするのに用いられる。ＭＡ　ＲＫ　Ｍ　Ｅ 　Ｍ　ＯＲＹ　Ｗ　ＲＩ　Ｔ　Ｅ信号は表わさ４ｚ−４”、　ｙｔモリアレ・イ ９０のデータ出力ラインへ８個のアドレスされたビットの転送を可能にする。最 下位のメモリアドレスＡＢ　（２：　０）の３ビツトはマルチプレクサによって 用いられ、ＭＡＲＫ　Ｂ　ＩＴ　０ＬＩＴＰＵＴ信号のソ・−スとし６８個の出 力ラインの１一つを選択する。ＭＡＲＫ　ＢＩＴＯＵＴＰＵＴ信号はそれがスト １されているグラフマネージャにまで行く。

単一ビット書込みはマークメモリ単一ビットのセラ！・およびリセット動作を実 行するのに用いられる。メモリアドレスＡＢ（２３：１７）の最」１位の７ビツ トはデコーダ９１によって用いられ、メモリアレイ９０のＲＡＭの１行を選択す る。７′ドレスＡＢ　（１６： のビットは、８個の選択されたＲＡＭの各々の単一ビットをアドレスするために 用いられる。ＭＡＲＫ　ＢＩＴ　ＩＮ信号はセット動作に対しては１そしてリセ ット動作に対しては０である。ＭＡＲＫ　ＭＥＭＯＲ￥　ＷＲＩＴＥ信号が表わ されると、８個の書込可能化信号の１つが強制的に表わされるようにし、こうし てＭＡＲＫ　ＢＩＴ　ＩＮ信号の値がアドレスされたビットの１つだけに書込ま れることを引き起こす。アドレスＡＢ　（２：　０）の最下位の３ビツトは書込 可能化のどれが表わされるかを決定するであろう。

第２図のシステムメモリ１１にアクセスするとき、アロケータ１２は各マークピ ットが８ビツトマークベクトルのメモリにストアされているのを見る。アロケー タ１２はこ、れらのマークピットルを読出しまたはリセットすることができる。

アロケータ１２によって与えられたアドレスは８の倍数であり、最下位の３ビツ トは常にＯである。マークベクトルにアクセスする第８Ａ図のマークメモリ８３ によって行なわれる動作はマークベクトル動作といわれる。ＭＡＲＫ　ＶＥＣＴ ＯＲ０ＰＥＲＡＴＩＯＮ信号はすべてのマークベクトル動作に対して表わされる であろう。

メモリアドレスＡＢ（２３：１７）の最上位の７ビツトはデコーダ９１によって 用いられ、メモリアレイ９０のＲＡＭの１行を選択する。アドレスＡＢ（１６： ３）の次の１４の最下位ビットは選択されたＲＡＭの各々の単一ビットをアドレ スするために用いられる。ＭＡＲＫ　ＭＥＭＯＲＹ　ＷＲＩＴＥ信号は表わされ ず、メモリアレイ９０のデータ出力ラインへの８個のアト１ノスされたビットの 転送を可能ニスル。ＭＡＲＫ　ＶＥＣＴＯＲＲＥＡＤ信号は表わされ、ドライバ ９４を介（７てデータバスＤＢ　（７’：　０）の最下位の８個のラインｌ−に ８個のデータ出力ラインの値をゲートする。アロケータは第７Ａ図のベクトル検 査器７１のデータバス上でデータをラッチする。

マークベクトル書込はマークメモリリセット動作を行なうのに用いられる。メモ リアドレスＡＢ　（２３：　１６）の最」１位の７ビツトはデ；１−　ダ９１に よ−）で用いられ、メモリアレイ９０のＲＡ　Ｍの１行を選択する。アドレスＡ Ｂ（１６： たＲ　Ａ　Ｍの各々の単一ビットをアトｌ、・・スするのに用いられる。ＭＡＲ Ｋ　ＢＩＴ　ＩＮ信号はリセッＩ・動作のために０である。＞ｉ　Ａ　ＲＫ　Ｍ 　Ｅ　Ｍ　ＯＲＹ　’Ａ’　ＲＩ　Ｔ　Ｅ信号が表わされ、すべての８個の書込 ＝１能化信号が強制的に表わされるようにし５、こうしてｈ・ＩＡＲＫ　ＢＩＴ 　ＩＮ信号の値が８個のすべてのアドレスされたビットに書込まれることを引き 起こす。これはアドレスされたマークベクトルをリセットするてあろ・）。

第８Ａ図のノードメモリ８４は従来のメモリで、幅が１ノードである。これもま たエラー修正のために１個のノードにつき８個の検査ビットを含む。エラー検出 器および修正器８５はノードメモリ８４で発生するかもしれない、いがなるエラ ーも検出しそして修正する。これは各々の６４とットワードに８個の検査ビット をストアすることによって行なわれる。これらの検査ビットを用いて、すべての 単一ビットエラーは修正され、すべての２倍およびいくつかの多数ビットのエラ ーもまた検出されることができる。

エラー修正は最大の性能のために「脇で（ｏｎ　ｉ、ｈｅｓｉｄｅ）Ｊなされる であろう。これは修正されなかったデータか直接にリクエスタに戻され、それと 同時にＥＤＣによって検査されることを意味する。もしエラーが検出されると、 データ修正が行なわれ得るようにメモリサイクルは延ばされる。

エラーの起こる可能性がわずかであるので、サイクルは滅多に延ばされることな く、そしてメモリは修正されなかったメモリと同じ速度で働く。

結語 可変自在応用言語コードを用いる２進のグラフとしてストアされるプログラムを 評価する縮小プロセッサのためのアロケータおよびシステムメモリが、上で説明 されてきた。

これらのグラフはノードからなり、これは物理的にはシステムメモリ内の記憶ロ ケーションであり、そして縮小プロセッサは新しいノードを必要とし、そしてま たその縮小処理の間、ノードまたは記憶ロケーションを捨てる。メモリ内に存在 する時、各ノードはその最上位ビットとしてマークビットを含み、これはセット されたとき、ノードがグラフに用いられていることを示し、そしてリセットされ たとき、ノ〜　ドまた１１．１′記憶ロケーシヨンがグラフマネージャによる将 来の使用利用可能であることを示す。

グラフマネージャおよびアロケータはとともに動作し、グラフマネー　ジャＩＪ それらの縮小処理での使用のためにメモリにストアされる種々のノードをマーク し、一方アロケータは用いられていない記憶ロケ−シコンがあるかどうかを見る ために記憶ロケ−ションの選択されたグループを走査し、そして次にグラフマネ ージャによって用いるためにキュー内にそれらの用いられていない記憶ロケーシ ョンのアドレスを置く。多数の記憶ロケーションを平行に走査することに適応さ せるために、システムメモリはノードメモリおよびマークビットメモリに分割さ れ、そのため多数のシーケンシャル記憶ロケーションのためのマークビットは平 行に検査され、どのノードロケーションがグラフマネー、ジャによる使用に対１ ．て空いているかを決定する。

この発明の１つの実施例だ１」が開示されたが、当業者にとって変形および修正 が特許請求範囲に記載の発明の精神および範囲から逸脱することなしになされて もよいことは明らかであろう。

ＦＩＧ、２゜ ＦＩＧ、４゜ 国際調を報告

Claims (10)

【特許請求の範囲】
1. １．複数個の記憶ロケーションを有する記憶ロケーションメモリと； 複数個のマークビット位置を含むマークビットメモリとを含み、その位置の各々 が前記記憶ロケーションメモリの記億ロケーションに対応し、マークビットがセ ットされるとそのロケーションが割当てられ、マークビットがリセットされると 対応する記億ロケーションが使用可能であることを示す、処理システム。
2. ２．記憶ロケーションの前記メモリと前記マークビットメモリに結合され、両方 のメモリに平行にアクセスするためのメモリアクセス手段をさらに含む、請求の 範囲第１項に記載のシステム。
3. ３．前記マークビットメモリをアクセスするためのマークビットアクセス手段を さらに含む、請求の範囲第１項に記載のシステム。
4. ４．前記マークビットアクセス手段が、前記記憶ロケーションメモリの複数個の シーケンシャル記憶ロケーションを表わす複数個のマークビットをアクセスする 並列アドレス手段を含む、請求の範囲第１項に記載のシステム。
5. ５．前記マークビットアクセス手段が、前記マークビットメモリの単一のマーク ビット位置にアクセスするための手段を含む、請求の範囲第３項に記載のシステ ム。
6. ６．記億ロケーションのメモリと； 複数個のマークされたビット位置を有するマークビットメモリとを含み、その位 置の各々が、前記メモリの前記記憶ロケーションの１つに対応し、そのマークビ ット位置はセットされると対応する記憶ロケーションが割当てられ、そしてリセ ットされると対応する記憶ロケーションが使用可能であることを示し； 記憶ロケーションの前記メモリと前記マークビットメモリの両方に結合される処 理手段と；さらに前記マークビットメモリおよび前記処理手段に結合され、使用 可能な記億ロケーションのロケーションのために前記マークビット位置を検査し 、それらのアドレスを前記処理手段に転送するための割当手段とを含む、処理シ ステム。
7. ７．記憶ロケーションの前記メモリと前記マークビットメモリに結合され、両方 のメモリに平行にアクセスするためのメモリアクセス手段をさらに含む、請求の 範囲第６項に記載のシステム。
8. ８．前記マークビットメモリにアクセスするためのマークビットアクセス手段を さらに含む、請求範囲第６項に記載のシステム。
9. ９．前記マークビットアクセス手段が前記記憶ロケーションメモリの複数個のシ ーケンシャル記憶ロケーションを示す複数個のマークビットにアクセスするため の平行アドレス手段を含む、請求の範囲第８項に記載のシステム。
10. １０．前記マークビットアクセス手段が前記マークビットメモリの単一のマーク ビット位置にアクセスするための手段を含む、請求の範囲第８項に記載のシステ ム。