JPS62501526A - 変数を含まない関数型言語コードを用いる２進有向グラフとしてストアされたプログラムを評価する縮少プロセッサのためのシステムアロケータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 出題の出願に直接的または間接的に関連した米国特許出願は以下のとおりである 。

Ｇａｒｙ　Ｅｙ　Ｌｏｇｓｄｏｎ等によって１９８４年６月５日出願され、「可 変自在の応用性言語コードを用いる２進方向のグラフとしてストアされたプログ ラムを評価する縮小プロセッサのためのグラフマネージャ（Ｇｒａｐｈ　Ｍａｒ ＋ａｇｃｒ　ｆｏｒ　ａ　Ｒｅｄｕｃｔｉｏｎ　Ｐｒｏｃｅｓｓｏｒ　Ｅｖａｌ ｕａｔｉｎｇ　ＰｒｏｇｒａＩＩｌｓ　Ｓｔ、ｏｒｅｄ　ａｓ　Ｂｉｎａｒｙ　 Ｄｉｒｅｃｔｅｄ　Ｇｒａｐｈｓ　Ｅｍｐｌｏｙｉｎｇ　Ｖａｒｉａｂｌｅ−Ｆ ｒｅｅ　Ａｐｐｌｉｃａｔｆｖｅ　Ｌａｎｇｕａｇｅ　Ｃｏｄｅｓ）　Ｊと題さ れる、連続番号第６１７．５２６号。

Ｇａｒｙ　Ｅ、　Ｌｏｇｓｄｏｎ等によって１９８４年６月５日に出願され、そ して「可変自在の応用性言語コードを用いる２進方向のグラフとしてストアされ たプロゲラｇ　Ｐｒｏｇｒａｍｓ　５ｔｏｒｅｄ　ａｓ　１３１ｎａｒｙ　Ｄｔ ｒｅｅｔｅｄ　Ｇｒａｐｈｓ　Ｅｍｐｌｏｙｉｎｇ　Ｖａｒｌａｂｌｅ−Ｆｒｃ ｃ　Ａｐｐｌｉｃａｔｉｖｅ　Ｌａｎｇｕａｇｅ　Ｃｏｄｅｓ）　Ｊ　と題され る、連続番号第６１７，５３１号。

Ｇａｒｙ　Ｅ、Ｌｏｇｓｄｏｎによって１９８４年６月５日に出願され、そして 「可変自在の応用性言語コードを用いる２進方向のグラフとしてストアされたプ ログラムを評価する縮小プロセッサのための状態コンセントレータおよび中央記 憶（Ｃｏｎｄｉｔｉｏｎ　Ｃｏｎｃｅｎｔｒａｔｏｒ　Ｃｅｎｔｒａｌ　５ｔｏ ｒｅｒｏｒ　ａ　Ｒｅｄｕｃｔｉｏｎ　Ｐｒｏｅｅｓｓｏｒ　Ｅｖａｌｕａｔｔ ｎｇ　Ｐｒｏｇｒａｍｓ　５ｔｏｒｅｄａｓ　Ｂｉｎａｒｙ　Ｄｉｒｅｃｔｅｄ 　Ｇｒａｐｈｓ　ＥＩｌｐｌｏｙｔｎｇ　Ｖａｒｉａｂｌｅ−Ｆｒｅｅ　Ａｐｐ ｌｉｃａｔｉｖｅ　Ｌａｎｇｕａｇｅ　Ｃｏｄｅｓ）Ｊと題される連続番号第６ １・７．５３２号。

Ｇａｒｙ　Ｅ、　Ｌｏｇｓｄｏｎ等によって１９８５年１月１１日に出願され、 「可変自在の応用性言語コードを用いる２進方向のグラフとしてストアされたプ ログラムを評価する縮小プロセッサのためのアロケータ（ＡＩｌｏｃａｔｏｒ　 ｒＯｒ　ａ　Ｒｅｄｕｃｔｉｏｎ　Ｐｒｏｃｅｓｓｏｒ　Ｅｖａｌｕａｔｉｎｇ 　ＰｒｏｇｒａｌＩｌｓ　５ｔｏｒｅｄａｓ　Ｂｉｎａｒｙ　Ｄｉｒｅｃｔｅｄ 　Ｇｒａｐｈｓ　Ｅｍｐｌｏｙｉｎｇ　Ｖａｒｔａｂｌｅ−Ｆｒｅｅ　Ａｐｐｌ ｉｃａｔｆｖｅ　［、ａｎｇｕａｇｅ　Ｃｏｄｅｓ）　Ｊと題される連続番号第 ６９０．８４６号。

この発明は２進方向のグラフとして表わされたプログラムを評価するようにされ たデジタルプロセッサのためのシステムメモリおよびアロケータに関するもので あって、特に同等のグラフの累進的な置換えによってそのようなグラフを評価す るプロセッサに関するものである。

先行技術の説明 今日、市場におけるほとんどのデジタルコンピュータは未だにＪｏｈｎ　ｖｏｎ 　Ｎｅｕｔｎａｎｎによって最初に仮定された型であり、それらは指令の実行が シーケンシャルである。ＦＯＲＴＲＡＮおよびＣ０ＢＯＬのようなコンピュータ をプログラムするための最初のより高レベルの言語はこの編成を反映し、そして コンピュータによって実行されるアルゴリズムの設計と同様、記憶管理および制 御フローの管理の責任をプログラマに任せた。純ＬＩＳＰのような純粋な応用性 言語は、プログラマのこれらの管理責任を軽減することで命令言語とは異なる。

純ＬＩＳＰに代わるものはセイントアンドリューススタティック言語（Ｓａｌｎ ｔ　Ａｎｄｒｃｗｓ　５ｔａｔｉｃ　Ｌａｎｇｕａｇｅ）、すなわち５ＡＳＬで 、これはＤａｖｔｄ　Ａ、Ｔｕｒｎｅｒによって開発され＄　（ＳＡＳＬ言語マ ニュアル（ＳＡＳＬ　ＬａｎｇｕａｇｅＭａｎｕａｌ）、１９７６年、セイント 　アントリユース大学）。

「コンビネータ（ｃｏａ＋ｂｌｎａｔｏｒ）　Ｊと呼ばれる多数の定数を導入す ることによって、この言語は可変自在表示に変換されてもよい（Ｄ、Ａ、Ｔｕｒ ｎｅｒ、ｒ応用性言語のための新実現化例技術（Ａ　Ｎｅｗ　Ｉｍｐｌｅｍｅｎ ｔａｔｌｏｎ　Ｔｅｅｈｎ！ｑｕｅ　ｆｏｒＡｐｐＨｃａｔｌｖｅ　Ｌａｎｇｕ ａｇｅｓ）Ｊソフトウェア−実践および経験（Ｓｏｆ’ｔｖａｒｅ−Ｐｒａｃｔ ｉｃｅ　ａｎｄ　Ｕｘｐｅｒｌｅｎｅｅ）第９巻、３１−４９頁、１’９７９年 ）。この表示は（アーギュメントの機能と、そして結果としてリターン機能をと ってもよい）より高いオーダの関数および（たとえ１個または２個以上のアーギ ュメントが規定されていなくても結果を戻してもよい）非厳密関数（ｎｏｎ−ｓ ｔｒｌｅｔ　Ｉ’ｕｎｃｔｊｏｎｓ）を取扱うのに特に有利である。

Ｔｕｒｎｅｒによって開発された実現比例技術は、プラス、マイナスなどのよう な１組の原始関数（ｐｒｉＩＩｌｉｔｉｖｅ　ｆ’ｕｎｃｔｉｏｎｓ）およびよ り高いオーダの非厳密関数である１組のコンビネータを採用する。これらのオペ レータは置換規則によって正式に規定され、それらのいくつがの具体例はＳ　ｆ 　ｇ　ｘ−ｆ　ｘ　（ｇ　ｘ） Ｙ　ｈ−ｈ　（Ｙ　ｈ） Ｃｆ　ｘ　ｙ＝ｆ　ｙ　ｘ Ｂ　ｆ　ｇ　ｘ−ｆ　（ｇ　ｘ） ｃｏｎｄ　ｐ　ｘ　ｙ−ｘ、　ｐが真の場合ｙ、　ｐが偽の場合 プラス　ｍｎ−ｒ、ｍとｎは既に数が縮小され（ｒｅｄｕｃｅｄ）ていなくては ならず、ｒ はｍとｎの合計 である。

他のコンビネータおよびそれらの定義は上に引用されたＴｕｒｎｅｒの著書の中 で見られるはずである。

このコンビネータ表示は便宜上２進方向のグラフとして表わされてもよく、そこ では各ノードが関数をアーギュメントに与えることを表わす。（これらのグラフ は最初の２つのコンビネータの名前がらＳＫ−グラフとして知られる。

）置換規則はそのためグラフ変換規則として解釈されてもよく、これらのグラフ （およびそれゆえ、それらが表わすプログラム）は縮小で知られる処理中にがな り単純な性質のプロセッサによって評価されてもよい。そのような縮小プロセッ サは［可変自在応用性言語コードを用いる樹形のグラフとしてストアされたプロ グラムを実行するための縮小プロセッサ（Ｒｃｄｕｃｔｉｏｎ　Ｐｒｏｃｅｓｓ ｏｒ　ｆｏｒ　Ｅｘｅｃｕｔｉｎｇ　Ｐｒｏｇｒａ、ｍｓ　５ｔｏｒｅｄ　ａｓ 　Ｔｒｅｅｌ）ｋｅ　Ｇｒａｐｈｓ　Ｅａ＋ｐｌａｙｌｎｇ　Ｖａｒｌａｂｌｅ −Ｐｒｃｃ　Ａｐｐｌｆｃａｔｌｖｅ　Ｌａｎｇｕａｇｅ　Ｃｏｄｅｓ）Ｊ　と 題されるＢｏｌｔＯｎ等のアメリカ特許番号箱４，４４７，８７５号で開示され る。

縮小処理の詳細はＴｕｒｎｅｒの書類で見られるが簡単な具体例が役に立つ。第 １八図ないし第１Ｄ図は５ＡＳＬプログラムを表わすグラフの縮小を例示する。

サクセサ２ ここにおいて サクセサｘ−ｉ＋ｘ このプログラムは１ｉｌＡ図のグラフで表わされるコンビネータの表現 Ｃｌ２（プラス１） に解釈（コンパイル）される。このグラフの連続的な変換は以下のものを生み出 す。

Ｉ　（プラス１）　２　Ｃ規則を用いる（第１Ｂ図）プラス　１２　１規則を用 いる（第１ｃ図）３　プラス規則を用いる（第１Ｄ図） グラフを減じるために行なわれる置換は、ポインタおよびコンビネータコードの ような多数の異なるデータの操作を必要とし、これらのデータはレジスタファイ ル内を１つのロケーションからさらに別のロケーションにシフトされる。上に引 用されたＢｏ　ｌ　ｔ　Ｏｎ等の出願で開示された実施例では、各グラフ縮小段 階はレジスタファイル転送のシーケンスを必要とした。しかしながら多くの場合 、レジスタ間の必要な転送は同時に行なわれ、速度がその結果増加する。

これらの転送の１つを行なった後、プロセッサは次の変換位置をめてグラフを横 切らなくてはならない（［リデックス（ｒｅｄｅｘ）Ｊと呼ばれる）。この探索 の間、ノードは検査され、モしてノードの左側がポインタを示すがまたはコンビ ネータを示すかを判定するといった様々な検査が行なわれる。再び、Ｂｏ　１　 ｔ　ｏｎ等の出願で説明された機械では、これらの検査はシーケンシャルに行な われなくてはならないが、多くの場合これらの検査は同時に行なわれ得る。

そこでこの発明の目的は、一連の置換を通して２進方向のグラフ評価のための改 良された処理システムを提供することである。

この発明の別の目的は、各置換が多数の同時のレジスタの転送によ７てより速く 達成されることができるプロセッサを提供することである。

この発明のさらに別の目的は、アロケータが、それぞれのグラフを評価する際に 用いるための縮小プロセッサへの転送のだめの新しいノードのアドレスを選択す るような縮小プロセッサのためのアロケータおよびシステムメモリを提供するこ とである。

発明の要約 上で確認された目的を達成するために、この発明は応用性言語縮小（ｒｅｄｕｃ ｔ　ｔｏｎ）ブロセーＩすに用いるためのアロケータおよびシステムメモリにあ る。アロケータはシステムメモリに結合され、関数の置換に必要なシステムメモ リ上の新しいノードのアドレスを選択する。

この発明の特徴は２進方向のグラフで表わされた応用性言語プログラムを評価す るように意図された縮小プロセッサのためのアロケータおよびシステムメモリに ある。

図面の簡単な説明 この発明の上記およびその他の目的、利点および特徴は図面に関連して以下の明 細書を検討することで容易に明らかとなるであろう。

第１Ａ；　Ｂ、Ｃ，およびＤ図はこの発明が意図される型の２進の方向のグラフ を示す。

第２図はこの発明を採用するシステムを例示する。

第３図はこの発明のグラフマネージャセクションの図である。

第４図はこの発明のデータセクションの図である。

第５図はこの発明の状態コンセントレータの図である。

第６図はそこからグラフが形成される型のノードのフォーマットの図である。

第７Ａ図ないし０図はこの発明のアロケータを詳細に示す図である。

第８Ａ図およびＢ図はこの発明のシステムメモリの図である。

発明の詳細な説明 この発明を用いるシステムは′：ｊ１２図に例示される。主たる要素はグラフマ ネージャ１０でこれは減じられるべきグラフのいつかのノードを蓄え、グラフ縮 小に必要な一連の置換を行なうためにそれらのノードが操作されることを可能に するデータセクションを含む。システムはグラフのノードのすべてに記憶を与え るシステムメモリ１１と、それらのアドレスがグラフマネージャによって用いら れるために待機する、使用されていないワードをめてシステムメモリを走査する アロケータ１２とを含む。アロケータはまた、待機アドレスの数のカウントを維 持する。サービスプロセッサ１３はホストプロセッサ（図示されていない）への 非常に様々なデータ転送を支持し、また、浮動少数点演算設備も備える。

先行技術のシステムのグラフ縮小技術に関する特定の問題は、第１八図ないし第 １Ｄ図を再び参照してより良く例示され得る。第１Ａ図のグラフから第１Ｂ図へ の変換において、ノードｂの右のセルの内容物はノードａの右のセルに転送され なくてはならず、ノードＣの右のセルはノードｆの左のセルに転送されなくては ならず、そしてノードａの右のセルはノードｆの右のセルに転送されなくてはな らない。先行技術の縮小プロセッサでは、この一連の転送はシーケンシャルに行 なわれ、そして第１Ｂ図のグラフを第１Ｃ図のそれに、そして以下そのように縮 小するために同様の一連の転送が行なわれた。この発明の目的は並列レジスタ転 送機構を提供することであり、それによってレジスタ転送の各シーケンスが同時 に行なわれ、こうし５て縮小処理の速度を上げる。

先行技術のシステムに関するさらに別の問題は、縮小処理を導く状態（ｃｏｎｄ 　ｉｔ　１ｏｎ）の検査に関する。第１Ａ図のりデックスが変換され得る前に、 プロセッサは保持されているいくつかの状態を判定しなくてはならない。先行技 術のプロセッサでは、これらの状態はシーケンシャルに検査され、そして各検査 の結果は２方向の分岐のうち１つの経路を選択するのに用いられる。この発明の さらに別の目的は、状態検査機構を提供することであり、それによって、多方向 の分岐の中から１つの経路を選択するためにいくつかの状態が同時に検査されて もよい。

発明の詳細な説明 第２図のグラフマネージャ１０はそのアロケータ１２との交信を含めて、第３図 にわずかであるがより詳しく示されている。グラフマネージャはデータセクショ ン２０、状態コンセントレータ２１および制御セクション２２を含む。

データセクション２０は縮小されるグラフの部分をストアし、フィールドがその 中にある種々のレジスタの間を同時に転送されることを可能にする。これらのフ ィールドのいくつかの値は下に説明される理由で状態コンセントレータ２１に送 られる。このデータセクションは第４図により詳細に示される。

制御セクション２２は書込可能制御記憶２２ｂを有する簡単な状態機械でありで 、そこでは状態機械のためのマイクロプログラムがストアされる。マイクロ命令 アドレスは状態コンセトレータ２１から受取られた置換フィールドを制御レジス タ２２ａの次のアドレスフィールドと結び付けることによって発生され、この制 御レジスタは順に選択されたマイクロ命令を受取る。

第４図に例示される第３図のデータセクション２０の機構は、グラフの置換を行 なうためにレジスタ間を並列転送するための、１次機構であるレジスタファイル ３０を含む。

経路バッファ５０もまた第４図に示され、これはレジスタファイル３０にストア されたノードの原型をストアするために用いられるスタックメモリである。第４ 図の演算論理装置３２は簡単な算術演算子を実行し、そしてバスインク−フェイ スユニット３１はシステムメモリおよびシステムの他のユニットと交信する。

第３図の状態コンセントレータ２１は、第５図により詳細に説明される。これは 演算論理装置３２、アロゲータ１２およびサー　ビスプロセッサ１３からと同様 、レジスタファイル３０からの入力も受取る。これらの入力は１３の「状態グル ープ」に集められる。４０ａないし４０ｒｎの各ガード発生器は、１組のガード に状態グループを写像する。

これは以下により詳細に説明される。検査サイクルの間、各ガード発生器はその ガードのサブセットをガードバス４１に向け、このバスは優先順位エンコーダ４ ２への入力である１６行のオーブンコレクタバスである。優先順位エンコーダの 出力は幅４ピッ！・で、最高位の優先順位の真のガードを同定し、そこではライ ン０のガードが最高位の優先順位を有し、ライン１５のガードが最低位の優先順 位を有する。この出力は変位値として用いられ、これは第３図の制御レジスタ２ ２ａからのベースアドレスと結び付けられて、制御記憶２２ｂに次のマイクロ命 令のアドレスを発生する。

ノードのフォーマット 上に示されるように、第６図はＳＫグラフのノードがシステムメモリ１１、レジ スタファイル３０の種々のレジスタおよび経路バッファ５０内にあるフォーマッ トを例示する。各ノードは４ビツトのノード型フィールド（ＮＴ）、マークピッ トおよび各々が３０ビツトの左と右のセルのフィールド（ＬＣおよびＲＣ）を含 む。左および右のセルフイールドはさらに、２ビツトのセル型フィールド（ＣＴ ）、４ビツトのサブ型フィールド（ＳＴ）および２４ビツトの内容物フィールド （Ｃ）に再分割される。種々のＳＫ演算子および値はこれらのフィールドの特別 な値の組合わせでコード化される。

アロケータおよびシステムメモリ 第２図のシステムメモリ１１はノードの像およびそれらの関連したマークピット をストアするために特定的に設計されている。ＳＫ線縮小間、ノードはグラフに 加えられ、そしてそこから捨てられる。グラフに加えられるノードは新しいノー ドと呼ばれ、そしてグラフから捨てられるノードは不要部分ノードと呼ばれる。

それらが新しいノードとして再利用されるように不要部分の整理は不要部分のノ ードを集める処理である。この発明は２つの明確な段階、すなわちマーク段階と その後の走査段階からなるマーク走査（Ｍａｒｋ−８ｃａｎ）アルゴリズムを用 いる。

メモリの各ノードは上に示されたように、関連したマークピットを有する。マー ク段階の間、アクティブなグラフ全体は交差し、それが訪れられるとき各ノード のマークピットをセットする。それゆえ、マーク段階の最後ではグラフのノード と関連したマークピットはセットされ、そしてその他すべてがリセットされる。

走査段階の間、メモリの各ノードに対するマークピットはシーケンシャルに走査 される。各マークピットが一度検査されると、２つのうち１つの処置がとられる ： もしマークピットがセットされるなら、関連したノードはグラフ内にあり、再使 用されることができない。マークピットは次のマーキング段階の準備をしてリセ ットされる； もしマークピットがリセットされるなら、関連したノードは縮少’Ｉｔ　（ｒｅ ｄｕｅｅｒ）によって再使用されてもよい。それが新しいノードに対して縮少器 によるいくつかの未来の要求に応答して、出されているよ・）に、この場合、ノ ードのアドレスはｒセーブコされなくてはならない。これらの「セーブされた」 アドレスは新しいノードアドレス（Ｎ　Ｎ　Ａ）と名付けられる。

伝統的な実現化例では、縮小はすべてのマークピットが調べられた後に再び始め られる。

この発明では、マーク段階は縮小を行なうのと同じプロセッサ、すなわち第２図 のグラフマネージャ１０によって行なわれる。しかしながら、走査段階は特別な 目的のプロセッサのアロケータ１２によって行なわれる。走査機能を果たすため にはグラフマネージャ１０が必要とされないので、それはマーク段階を完了する や否や縮小を再び始めることができる。同時に、アロケータ１２はマークのない ノードを捜してメモリを走査し始め、それはそれからグラフマネージャ１２によ って用いられるために待機する。

走査段階は縮小と同時に行なわれるので、この実施例で不要部分整理の休止の有 効な長さは単にマーク段階で費される時間であり、これは伝統的な実現化例にお けるよりも大いに短く、そして（メモリのサイズではなく）グラフのサイズのみ に依存する。

」−で述べられたように、アロケータ１２の唯一の目的はグラフマネージャ１０ に縮小の間、再使用が可能であるノードのアドレスを供給することである。アロ ケータ１２は、それらの関連したマークピットがリセットされたノードをめてメ モリを走査することによって、これらのノードを位置決めする。これらのノード のアドレスはそれから、グラフマネージャに新しいノードアドレスを供給する、 待ち行列（ノードキュー）に置かれる。

縮小の間、アロケータ１２およびグラフマネージャ１０は両方ともシステムメモ リ１１にアクセスし、アロケータ１２はマークピットを読出しそしてリセットし 、そしてグラフマネージャ１０はノ・−ドにアクセスする。メモリコンテンショ ンを減じるために、メモリ動作の特別なセットがアロケータ１２で利用可能であ る。アロケータ１２はマークピットのみに関連があり、モしてノードの内容物に は関連がないのでそれが可能となるこれらの動作は、マークベクトルへのアクセ スを可能にする。マークベクトルは８個のシーケンシャルアドレスでノードのマ ークピットを含むビットベクトルである。マークベクトルは２つのクロックの通 常のメモリアクセスの代わりに、１つのクロックでアクセスされることができる 。こうして、特別な動作を用いて、アロケータは１６クロツクの代わりに１つの クロックで８個のマークピットにアクセスすることができる。

第２図のアロケータ１２は第７Ａ図に、より詳細に例示される。これは３つの機 能ユニット、すなわち、ベクトルフエツチャ７０と、ベクトル検査器７１と、ノ ードキュー７２とからなる。ベクトルフエツチャ７０は第７Ｂ図に、より詳細に 例示される。

ベクトルフェッチャ７０は処理するためにベクトル検査器７１にマークベクトル を供給する。ベクトル検査器７１がベクトルをリフストするときはいつでも、ベ クトルフェッチャ７０は第２図のシステムメモリ１１からベクトルを読出し、そ してそれをベクトル検査器７１に転送する。次にベクトルフェッチャは、読出さ れたばかりのマークベクトルに対してシステムメモリ１１のマー・・クビットを リセットするメモリ動作を開始する。これは走査段階が終わると、走査されたす べてのマークピットがリセットされることを確実にする。゛ベクトルフェッチャ ７０は第７Ｂ図に、より詳細に例示される。

マーク段階の間、第２図のサービスプロセッサ１３は、一旦走査段階が始まると 走査されるべきマークベクトルの数を第７Ｂ図の走査カウントレジスタ５３にロ ードする。

マークベクトルが処理されるたびに、走査カウントレジスタ７３は減少する。レ ジスタの値がＯに等しいとき、マークベクトルのフェッチングは終了し、そして 走査完了信号が表わされる。このレジスタは長さが２１ビツトである。

また、マーク段階の間、第２図のサービスプロセッサ１３は、−１走査段階が始 まると走査されるべき第１のマークベクトルのアドレスをＭＶアドレスレジスタ ７４にロードする。レジスタはアドレスの最上位の２１ビツトを含み（最下位の ３ビツトはいつも零に等しい）、そし、て新１．いマークベクトルの各々がメモ リから読出される前に増加する。

ベクトルフエツチャ状態機械７５はベクトルフエッチャの動作を制御する。上に 述べられたように、走査段階が始まる前に、ＭＶアドレスレジスタ７４および走 査カウントレジスタ７３にはそれらの最初の値がロードされる。走査段階が一旦 始まると、ベクトルフエツチャ状態機械はＭＶアドレスレジスタ７４によってア ドレスされたマークベクトルを読出す。ベクトルフエツチャ状態機械７５はメモ リのインターフェイス信号を操作することによって、この読出しを行なう。マー クベクトルがデータバスＤＢ　（７：　０）」二に存在するとき、状態機械７５ はＢＥＧＩＮ　ＣＨＥＣＫ信号を表わして第７Ａ図のベクトル検査器７１に知ら せる。

一旦マークベクトルがベクトル検査器７１によ−）で受取られると、状態機械７ ５はメモリインターフェイス信号を用い゛ｒ、ＭＶアドレス！−・ジスタフ４に よってアドレスされたマー　クベクトル内にマークピッ１−をリセットするさら に別のメモリ動作を実行する。リセット動作が尤了すると、状態機械７５はベク トル検査器７１からのＣＨＥＣＫ　０ＶＥＲ信号がベクトル検査器７１がさらに 別のマークベクトルを必要としていることを示して表わされるまで、アイドルの ままである。リセット動作と同時に、状態機械７５はＭＶアドレスレジスタ７４ を増加させ、そＬ５て走査カウントレジスタ７３を減少させる。もし２走査カウ ント１／ジスタフ３が零でないなら、さらに別のマークベクトルか以前に説明さ れたようにフェッチされる。もし走査カウントレジスタ７３が零なら、走査完了 信号がグラフマネージャに表わされる。もし走査完了が表明され、そして十分な ノードが表わされないなら、グラフマネージャは不要部分の整理を開始する。

ベクトル検査器７１は受取られた化ベクトルから８個までのノードアドレスを発 生する。これらのアドレスは発生されると第７Ａ図のノードキューに加えられる 。ベクトル検査器７】はもしノードキュー７２からのＦＵＬＬ信号が表わされな いなら、ベクトルフェッチャ７０からマークベクトルを要求する。第７Ａ図のベ クトル検査器７１は第７Ｃ図により詳細に例示される。

第７Ｃ図において、アト１／スカウンタ７６は簡単には新しいノードアドレス（ ＮＮＡ）の最上位の２１ビツトを含む、アップカウンタである。走査段階が始ま る前に、アドレスカウンタ７６は第７Ｂ図のＭＶアドレスレジスタ７４より１つ 少ない値に等しい値がロードされる。一旦走査段階が始まると、第７Ａ図のベク トルフェッチャがＢＥＧ　ＩＮ　ＣＨＥＣＫ信号を表わすごとに、アドレスカウ ンタ７６は増加し、そして新しいマークベクトルがベクトルレジスタ７７にロー ドされる。ベクトルレジスタ７７は８ビツト幅のレジスタである。セット論理８ ０の出力はこのレジスタへの入力で、出力はエンコーダ７８に行く。エンコーダ ７８はベクトルレジスタ７７の値に基づいた３ビット変位を発生する。変位はベ クトルの最下位のマークのないビットの順序を示す位置に対応する。たとえば、 ベクトルは３の変位を発生する。ベクトルに少なくとも１つのマークのないビッ トがある限り、新しいノードアドレスＶＡＬＩＤ信号がベクトル検査器７１から の新しいノードアドレスが有効で、そしてキュー７２にロードされるべきことを 第７Ａ図のノードキュー７２に示し、て、表わされるであろう。もしベクトルレ ジスタ７７の出力がすべて１なら、エンコーダ８０はＣＨＥＣＫ　０ＶＥＲ信号 を表わし、新しいマークベロトルがベクトルレジスタ７７にロードされてもよい ことをベクトルフェッチャに示すであろう。

変位レジスタ７９は新しいノードアドレスの最下位の３ビツトを含むレジスタで ある。エンコーダ７８が新しい変位を発生するごとにそれはロードされる。２４ ビツトの新しいノードアドレスは単に３ビット変位レジスタと２１ビットアドレ スカウンタ７６の連結である。

セット論理８０はＢＥＧＩＮ　ＣＨＥＣＫ信号の状態に依存して２つの・うちの １つの方法で動作する。もしＢＥＧＩＮ　ＣＨＥＣＫ信号が表わされるなら、ベ クトルレジスタ７７にロードされるべきマークベクトルがデータバスＤＢ　（７ ：　０）上に存在する。ゆ入に、セツＩ−論理８０は単にベクトルレジスタ７７ にロードされるべく、マークベクトルを変化されないままで通過する。

もしＢＥＧＩＮ　ＣＨＥＣＫ信号が表わされないなら、セット論理８０はベクト ルレジスタ７７の出力をとり、最下位のＯビットを１にセットし、そして新しい 値をベクトルレジスタの入力に供給する。たとえば、もし７ベクＩ・ルレジスタ ７７が値 を含むなら、次のクロック上でベクトルレジスタフ７にロー　ドされるべきセッ ト論理８０の出力はとなるであろう。要約すると、ベクトルレジスタ７７の値は 、レジスタ内に少なくとも１つのマークのないビット（０）がある限り、各クロ ック上でセット論理８０によつて換えられる。ベクトルレジスタ７７の値の名々 に対して、エンコーダ７８は変位１．・ジスタフ９に口＝−ドさＡする新り、い 変位を生み出す。

第７Ａ図のノードキュー７２は第２図のグラフマネージャ１０による将来の使用 のために、新しい、ノードアドレスをストアするために用いられる。ノードキュ ー７２は幅が２４ビツトで、深さが２５６エントリである。新しい５ノードアド レスはそれらが発生されるとベクトル検査器７１によってキュー・にロードされ 、それらが必要とさねると、グラフマネージャによってキューから取り除かれる 。

ノードキュー７２と関連したカウンタは、キュ・−の中の多数のノードの後をた どり、そして２つの信号を発生するために用いられる。ＦＵＬＬ信号はキューが それ以上いかなる新しいノードアドレスをも受取ることができないときに表わさ れる。ベクトルフェッチャ７０はＦ　Ｕ　Ｌ　１．信号が表わされるまでマーク ベクトルをフェッチし続け、そうして、その信号が表わされるとそれはメモリか らマークベクトルを要求することを停止する。それからアロケータ１２は一時的 にアイドルになり、再び始めるためにノー　ドキューでの十分な余裕を待つ。

ＥＮＯＵＧＨＮ０ＤＥＳ信号はキュー７２に９個または１０個以上のノードがあ るどきに表わされる。グラフマネージャ１０はコンビネータの実行を完成するの に十分な新しいノードアドレスがあるかを確かめるために、コンビネータを実行 する前にこの信号を検査する。

第２図のシステムメモリ１１はその３つのりクゴスタ、すなわちグラフマネージ ャ１０、アロケータ１３、および第８Ａ図のりフレッシュ論理、のための様々な 演井を支持する。各メモリアクセスに必要とされるタロツク数は、行なわれる動 作の型に依存する。利用可能なメ王り動作は以下のとおりである。すなわち、ノ ー　ドおよびマークピットを読出す、ノー　ドおよびマークピットを読出１−、 、次にマークピットをセットする、ノードおよびマークピットを読出し、次にマ ークピットをリセットする、ノードを書込む、マークベクトルを読出す、マーク ベクトルをリセットする、リフレッシュする、要求をしない。

バスアービタ８６の目的はシステムメモリ＼のアクセスを制御することである。

バスは実際にはデータバスとアドレスバスの２つのバスからなる。バスは第２図 の４つの主要機能ユニットの中でデータを転送するために用いられる。

バスｌの転送のほとんどがシステムメモリ１１を含む。それゆえ、簡潔さのため に、バスへのアクセスはシステムメモリ１１が次の動作を滲実行する準備ができ ているとき（すなわちそれがアイドルであるとき）のみに可能である。

バスアービタはバス利用可能（ＢＵＳＡＶＬ）信号を表わすことによってバスが 利用可能であることを示す。

メモリタイミングおよび制御８１は以下に説明される２個の記憶アレイに制御情 報およびタイミング信号を提供する。タイミングおよび制御信号の発生は選択さ れた動作に依存する。

ノードのためのマークピットは、マークメモリ８３にストアされる。これらのマ ークピットは行なわわている動作の型に依存して、２つの方法の１つでアクセス され得る。

マークメモリ８３のマークメモリア１ノイ９０はｍ８　Ｂ図により詳細に示され 、そして各々が１４のアドレス入力と、チップ可能化入力と、書込可能化入力と 、データ入力と、データ出力とを有する１６ＫＸ１のスタティックＲＡＭから形 成される。もし、チップが選択され（すなわちチップ可能化が表わされ）、モし て書込可能化が表わされるなら、データ人力にある値はアドレスされたロク“− ジョンでストアされるであろう。もし、チップが選択され、そし°Ｃ書込可能化 が表わされないなら、アドレスロケータ３ンにストアされた値はデー　タ出力に 存在するであろう。もしチップが可能化されないなら、データ出力はトライステ ートされ、そしてＲＡＭの内容物は葉化しないままである。

第８Ｂ図は、ボードパーティシコニングの付加された複雑さを無視して、マーク メモリがどのように構成されているかを機能的に例示し２ている。アドレスバス ＡＢ　（１７：３）からの１４個のビットおよびＭＡＲＫ　ＢＩＴ　ＩＮ信号は メモリア１ノ・イのずべ°ＣのＲＡＭに送られる。８個のＲＡＭの各行は独自の チップ可能化信号を有する。ＲＡＭの８列の各々は独自の書込可能化および共有 データ出力ラインを有する。

デコーダ９１は７つの２進の重みが付１ノられた入力ＡＢ（２３二１．７）を受 取り、そして可能化されると、１２８個の相互に排他的なアクティブロー出力（ ０−１２７）を与える。デコーダ９１はＭ　Ａ　Ｐ、　Ｋ　Ｍ　Ｅ　Ｍ　ＯＲＹ 　Ｅ　Ｎ　Ａ１３　Ｌ　Ｅ信号が表わされると可能化される。デコーダ７１が不 能化にされると、すべての出力が表わさＡ１ない。たとんば、もしデコーダ９１ ・＼のＡＢ（２３；１７）入力がと等しく、そしてＭ　Ａ　ＲＫ　Ｍ　Ｅ　Ｍ　 ＯＲＹ　Ｅ　Ｎ　Ａ　Ｂ　Ｌ　Ｅが表わされると、デコーダの第３の最Ｆ位の出 力（２）は（ＬＯＷ）と表明され、その他すべては表明されないであろう。

書込可能化発生器９２は５つの入力信号の関数である８個の７′クチイブロ一書 込可能化信号を与える。発生器はＭＡＲＫ　ＶＥＣＴＯＲ０ＰＥＲＡＴＩＯＮ信 号の状態に依存して、２つの方法のうち１づを動作させる。もしＭＡＲＫ　ＶＥ ＣＴＯＲ０ＰＥＲＡＴＩＯＮ信号が表イ〕されるなら、書込可能化発生器７２は ＡＢ　（２：　０）入力を無視し、そしてＭ　Ａ　ＲＫ　Ｍ　Ｅ　Ｍ　ＯＲＹ　 Ｗ　ＲＩ　ＴＥ倍信号表わされるとき、すべての８個の書込可能を表わす。もし ＭＡＲＫ　ＶＥＣＴＯＲＯｒ’ＥＲＡＴＩＯＮ信号が表わされないなら、書込可 能化発生器９２はＭＡＲＫ　ＭＥＭＯＲＹ　ＷＲＩＴＥ信号が表わされるとき、 ８個の書込可能化のうち１つだけを表わすであろう。ＡＢ　（２：　０）ライン は８個の書込可能化のどれが表わされるかを決定するためにデコードされる。

マルチプレクサ９３はデータ出力ラインの１つからＭＡＲＫ　ＢＩＴ　０ＵＴＰ ＵＴ信号の値を選択する。ＡＢ（２：　０）ラインは８個の出力ラインのどれが 選択されるかを決定するために用いられる。

駆動ブロック９４はＭＡＲＫ　ＶＥＣＴＯＲＲＥＡＤ信号によって制御される８ 個のトライステートドライバを含む。もしＭＡＲＫ　ＶＥＣＴＯＲＲＥＡＤ信号 が表わされるなら、トライステートドライバは可能化され、８個のデータ出力ラ インの値をデータバスＤＢ　（７：　０）にゲートする。もしＭＡＲＫ　ＶＥＣ ＴＯＲＲＥＡＤ信号が表わされないなら、ドライバはトライステートされる。

第８Ａ図のシスムチメモリをアクセスするとき、グラフマネージャ１０は各マー クビットがその関連したノード−概念的にはノードの６５番目のビットとともに 直接にストアされているのを見る。マークメモリ８３へのグラフマネージャのア クセスを可能にする２つのシステムメモリ動作がある。両方がマークピットをま ず最初に読出し、そして次にどちらかがそれをセットまたはリセットする。これ らは単一のシステムメモリ動作であると考えられるが、実際には２つのマークメ モリ動作が行なわれる。マークピットは動作の第１のクロックの間に読出されそ してストアされ、次に第２のクロックの間にセットまたはリセットされる。

１つのマークピットのみにアクセスするマークメモリ８３によって行なわれた動 作は単一ビット動作とされる。ＭＡＲＫ　ＶＥＣＴＯＲ０ＰＥＲＡＴ１ＯＮ　５ ＩＧＮＡＬはすべての単一ビット動作に対し５て表わされないであろう。

マークメモリアドレスＡＢ（２３：１７）の最」１位の７ビツトは第８Ｂ図のデ コーダ９１によっＣ用いられ、メモリアレイ９０のＲＡＭの１行を選択する。ア ドレスＡＢ（１６：　３）の次の１４の最下位ビットは選択されたＲＡＭの各々 の単一ビットをアドレスするのに用いられる。ＭＡＲＫ　Ｎ・ｉＥＭＯＲ，Ｙ　 ＷＲＩＴＥ信号は表わされず、メモリアレイ９０のデータ出力ラインへ８個の７ ドレスされたビットの転送を可能にする。最下位のメモリアドレスＡＢ　（２： 　０）の３ビツトはマルチブレク９によっＣ用いられ、ＭＡＲＫ　Ｂ　ＩＴ　０ ＵＴＰＵＴ信号のソースとして８個の出力う・インの１つを選択する。ＭＡＲＫ 　ＢＩＴＯＵ　Ｔ　Ｐ　Ｕ　Ｔ信号はそれがストアされているグラフマネージャ にまで行く。

単一ビット書込みはマークメモリ単一ビットのセットおよびリセット動作を実行 するのに用いられる。メモリアドレスＡＢ　（２３：　１７）の最上位の７ビツ トはデコーダ９１によって用いられ、メモリアレイ９０のＲＡＭの１行を選択す る。アドレスＡＢ（１６：３）の次の１４の最下位のビットは、８個の選択され たＲＡＭの各々の単一ビットをアドレスするために用いられる。ＭＡＲＫ　ＢＩ Ｔ　ＩＮ信号はセット動作に対しては１そしてリセット動作に対しては０である 。ＭＡＲＫ　ＭＥ〜ｌ０ＲＹ　ＷＲＩＴＥ信号が表わされると、８個の書込可能 化信号の１つが強制的に表わされるようにし、こうしてＭＡＲＫ　ＢＩＴ　ＩＮ 信号の値がアドレスされたビットの１つだけに書込まれることを引き起こす。ア ドレスＡＢ　（２；　０）の最下位の３ビツトは書込可能化のどれが表わされる かを決定するであろう。

第２図のシステムメモリ１１にアクセスするとき、アロケータ１２は各マークピ ットが８ビツトマークベクトルのメモリにストアされているのを見る。アロケー タ１２はこれらのマークベクトルを読出しまたはリセットすることができる。ア ロケータ１２によって与えられたアドレスは８の倍数であり、最下位の３ビツト は常に０である。マークベクトルにアクセスするｚ　Ｂ　Ａ図のマークメモリ８ ３によって行なわれる動作はマークベクトル動作といわれる。ＭＡＲＫ　ＶＥＣ ＴＯＲ０ＰＥＲＡＴＩＯＮ信号はすべてのマークベクトル動作に対して表わされ るであろう。

メモリアドレスＡＢ（２３：１７）の最上位の７ビツトはデコーダ９１によって 用いられ、メモリアレイ９０のＲＡＭの１行を選択する。アドレスＡＢ（１６： ３）の次の１４の最下位ビットは選択されたＲＡＭの各々の単一ビットをアドレ スするために用いられる。ＭＡＲＫ　ＭＥＭＯＲＹ　ＷＲＩＴＥ信号は表わされ ず、メモリアレイ９０のデータ出力ラインへの８個の７ドレスされたビットの転 送を可能にする。ＭＡＲＫ　ＶＥＣＴＯＲＲＥＡＤ信号は表わされ、ドライバ９ ４を介してデータバスＤＢ　（７：　０’）の最下位の８個のライン」−に８個 のデータ出力ラインの値をゲートする。アロケータは第７Ａ図のベクトル検査器 ７１のデータバス上でデータをラッチする。

マークベクトル書込はマークメモリリセット動作を行なうのに用いられる。メモ リアドレスＡＢ　（２３：　１６）の最上位の７ビツトはデコーダ９１によって 用いられ、メモリアレイ９ＧのＲＡＭの１行を選択する。アドレスＡＢ（１６： 　３）の次の１４の最下位ビットは８個の選択されたＲＡＭの各々の単一ビット をアドレスするのに用いられる。ＭＡＲＫ　ＢＩＴ　ＩＮ信号はリセット動作の ために０である。Ｍ、ＡＲＫ　ＭＥＭＯＲＹ　ＷＲＩＴＥ信号が表わされ、タベ ての８個の書込可能化信号が強制的に表わされるようにし、こうしてＭＡＲＫ　 Ｉ（ＩＴ　ＩＮ信号の値が８個のすべてのアト１／スされたビットに岩込まれる ことを引き起こす。これはアドレスされたマークベクトルをリセットするであろ う。

第８Ａ図の°ノードメモリ８４は従来のメモリで、幅が１ノードである。これも またエラー修正のために１個のノードにつき８個の検査ビットを含む。エラー検 出器および修正器８５はノードメモリ８４で発生ずるかもしれない、いかなるエ ラーも検出し、そして修正する。これは各々の６４ビツトワードに８個の検査ビ ットをストアすることによって行なわれる。これらの検査ビットを用いて、すべ ての１ｌｉ−ビットエラーは修正され、すべての２倍およびいくつかの多数ビッ トのエラーもまた検出されることができる。

エラー修正は最大の性能のために「脇で（ｏｎ　ｔｈｅ　５ｊｄｅ）Ｊなされる であろう。これは修正されなかったデータが直接にリクエスタに戻され、それと 同時にＥＤＣによって検査されることを意味する。もしエラーが検出されると、 データ修正が行なオ）れ得るようにメモリサイクルは延ばされる。

エラーの起こる可能性がわずかであるので、サイクルは滅多に延ばされることな く、そしてメモリは修正されなかったメモリと同じ速度で働く。

結語 可変自在応用言語コードを用いる２進のグラフと１７でストアされるプログラム を評価する縮小プロセッサのためのアロケータおよびシステムメモリが、上で説 明されてきた。

これらのグラフはノードからなり、これは物理的にはシステムメモリ内の記憶ロ ケーションであり、そして縮小プロセッサは新しいノードを必要とし、そしてま たその縮小処理の間、ノードまたは記憶ロケーションを捨てる。メモリ内に存在 する時、各ノードはその最」二位ビットとしてマークピットを含み、これはセッ トされたとき、ノードがグラフに用いられていることを示し、そしてリセットさ れたとき、ノードまたはＪ己憶ロケーションがグラフマネージャ（こよる将来の 使用利用可能であるごとを示す。

グラフマネージャおよびアロケータはとともに動作し、グラフマネージャはそれ らの縮小処理での使用のためにメモリにストアされる種々のノードをマークし、 一方アロケータは用いられていない記憶ロケ−＝ジョンがあるがどうかを見るた めに記憶ロケーションの選択されたグループを走査し、そして次にグラフマネー ジャによって用いるためにキュー内にそれらの用いられていない記憶ロケーショ ンのアドレスを置く。多数の記憶ロケーションを平行に走査することに適応させ るために、システムメモリはノードメモリおよびマークピットメモリに分割され 、そのため多数のシーケンシャル記憶ロケーションのためのマークピットは平行 に検査され、どのノードロケーションがグラフマネージャによる使用に対して空 いているかを決定する。

この発明の１つの実施例だけが開示されたが、当業者にとつで変形および修正が 特許請求範囲に記載の発明の精神および範囲から逸脱することなしになされても よいことは明らかであろう。

ＦＩＧ、２゜ ＦＩＧ、４゜ Ｊ−一一 国際調査報告

Claims (10)

【特許請求の範囲】
1. １．複数個の記憶ロケーションを持ったメモリを有する処理システムにおいて、 各記憶ロケーションはセットされると記憶ロケーションが使用のために割当てら れたことを示し、そしてリセットされると記憶ロケーションが使用可能であるこ とを示すマークビット位置を有し：前記メモリに結合され、複数個のシーケンシ ャル記憶ロケーションからマークビットを平行にフェッチするマークビットアド レス手段を含み、前記フェッチされたマークビットはマークビットベクトルを形 成し；前記マークビットアドレス手段に結合され、リセットにマークされたビッ トのための前記マークビットベクトルを検査するための検査手段と；さらに 前記マークビットベクトルのリセットマークビットによって示されるそれらの記 憶ロケーションのためのアドレスを形成するためのアドレス形成手段とを含む、 割当て手段。
2. ２．前記アドレス発生手段に結合され、前記発生された記憶ロケーションアドレ スを受取るための待ち合わせ手段をさらに含む、特許請求の範囲第１項に記載の 割当て手段。
3. ３．前記マークビットアドレス手段が、前記記憶ロケーションの前記マークビッ ト位置に結合され、平行にフェッチされたマークビットをリセットするリセット 手段を含む、請求の範囲第１項に記載の割当て手段。
4. ４．前記マークビットアドレス手段が前記記憶ロケーションからフェッチされる べきマークビットベクトルの数のカウントを受取る走査カウント手段を含む、請 求の範囲第３項に記載の割当て手段。
5. ５．マークビットベクトルを形成する各複数個のマークビットのフェッチの後に 、前記マークビットアドレス手段を増加させ、そして前記走査カウント手段を減 少させる手段をさらに含む、請求の範囲第４項に記載の割当て手段。
6. ６．複数個の記憶ロケーションを有するメモリを有する処理システムにおいて、 各記憶ロケーションがセットされると記憶ロケーションが割当てられたことを示 し、そしてリセットされると記憶ロケーションが使用可能であることを示すマー クビット位置を有し： 前記記憶ロケーションに結合され、それらの記憶ロケーションを割当てるように 選択されたマークビットをセットするマークビットセッティング手段と；選択さ れたマークビットがマークビットベクトルを形成する複数個のシーケンシャル記 憶ロケーションからマークビットを平行にフェッチするマークビットアドレス手 段と；前記マークビットアドレス手段に結合され、リセットされたマークビット のために前記マークビットベクトルを検査する検査手段と；さらに 前記リセットされたマークビットによって示された記憶ロケーションのためのア ドレスを発生するアドレス発生手段とを含む、組合わせ。
7. ７．前記アドレス発生手段に結合され、前記発生された記憶ロケーションアドレ スを受取るための待ち合わせ手段をさらに含む、請求の範囲第５項に記載の紐合 わせ。
8. ８．前記マークビットアドレス手段が、前記記憶ロケーションの前記マークビッ ト位置に結合され、平行にフェッチされるマークビットをリセットするリセット 手段を含む、請求の範囲第６項に記載の組合わせ。
9. ９．前記マークビットアドレス手段が、前記記憶ロケーションからフェッチされ るべきマークビットベクトルの数のカウントを受取る走査カウント手段を含む、 請求の範囲第８項に記載の組合わせ。
10. １０．マークビットベクトルを形成する各々の複数個のマークビットのフェッチ 後、前記マークビットアドレス手段を増加させ、そして前記走査カウント手段を 減少させる手段をさらに含む、請求の範囲第９項に記載の組合わせ。