JPS6150359B2

JPS6150359B2 -

Info

Publication number: JPS6150359B2
Application number: JP14132480A
Authority: JP
Inventors: Sada Watanabe
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1980-10-09
Filing date: 1980-10-09
Publication date: 1986-11-04
Also published as: JPS5764860A

Description

【発明の詳細な説明】

本発明は、並列処理システム特に、並列処理装
置を構成する各処理装置（プロセツサエレメント
以下、略してPEと呼ぶ）が有するデータについ
て、全体の和とか最大値や最小値などを効率良く
求めるための並列処理システムに関する。一般に、科学技術計算の分野では、ベクトルや
マトリクスのデータの演算を超高速で実行するこ
とが要求されている。これらの演算を超高速で実
行するために、並列処理システムがある。この並列処理システムは第１図および第２図に
示すように制御装置CUと、この制御装置で制御
される複数の処理装置PE_p〜PE_n-1を含み、各処
理装置PE間が第１図に示すような適当な接続回
路網Ｎを通して接続されていたり、あるいは第２
図に示すように各処理装置PEから共通に参照で
きる共通メモリＭが接続回路網Ｎを通して各処理
装置PEと接続されている。各処理装置PEは制御装置CUとインタフエース
を持ち制御装置CUから実行すべき指令を受け取
ると一斉に指定された指令を実行する。このような並列処理システムの代表的な従来例
としてILLIAC IVシステムがある。従来の並列処理システムにおいては、例えば、
ベクトルの和Ｓ

【式】を求める場合を考えてみる。なお、以下の説明では処理装置PEの台数をｍ
＝２^L，ｎ＞ｍとし、各処理装置PEは０番から、
ｍ−１までの処理装置番号が付けられているもの
とする。このような場合には、まず最初に、各処理装置
PEは（a₁，a₂……，ａ_o）なるベクトルを部分ベ
クトルに分割し、その部分ベクトルについて、部
分和sjを求める（ｊ＝０〜ｍ−１）。次に、各処理装置PEで求められた部分和sjの
総和

【式】を求めることによつてベクトル和Ｓが求められるが、この

【式】を求める方法として最も単純な方法は制御装置CUが各処
理装置PE内にある部分和Sjを各処理装置PEから
順に読み出して次々と加えていく方法がある。と
ころがこの方法では処理装置PEの数がｍの場
合、ｍ回の読み出しとｍ−１回の加算が必要であ
りベクトルの要素ｎが小さいときは並列処理によ
る高速実行の効果は小さくなる。そこで、このような場合はILLIAC IVでも行
なわれているように、Tree Height Reducionと
呼ぶ方法が用いられる。 Tree Height Reductionではｍ台の処理装置
PEがあると、

【式】の加算は実行回数Ｌ回（Ｌ＝log₂m）で実行される。 Tree Height Reductionとは実行順番回数ｋ回
目（０ｋＬ−１）では第３図に示すように
（第３図ではｍ＝８の場合を示している。）まず最初に（ｋ＝０）、各処理装置PEではak＝
２^k・（mod・ｍ）が計算され、（即ち、１）ｉ番
目の処理装置PEではai＝ak＋ｉについて部分和
Sjを取り（すなわちPE０はPE１，PE１はPE２
……，PEm−１はPE０）、それをすでに求まつ
ている部分和に加算する。次に（ｋ＝１）、各処理装置PEは同じようにし
て、２^k（modm）（即ち、２）離れた処理装置
PEから、直前の部分和を取り出して同様に直前
の部分和に加算する。このようにして、ｋ＝log₂m−１のステツプま
で上記のことを繰り返すと、最後にすべての処理
装置PEに、ベクトル和Ｓとして、

【式】が求まる。しかしながら、従来の並列処理システム（例え
ばILLIAC IV）では、上記の各処理ステツプの
実行に必要な制御情報や指令を、各演算毎に制御
装置CUから、すべての処理装置PEに個々に送出
して、行なつている。すなわち、制御装置CUでは、まず実行回数Ｌ
＝log₂mを求め、最初の加算に必要なデータの格
納アドレスaiをａ_i＝ａ_k＋ｉとして各処理装置PE
ごとに送出し、第１回目のデータ取り出しと加算
指令を送出して加算を実行させる。このステツプ
を実行順番回数ｋごとに次々とＬ＝log₂m回繰り
返すことによつてベクトル和Ｓを求めている。ところが、このような並列処理システムでは制
御装置CUと処理装置PE間の情報の転送量が多
く、かつ、頻繁に情報を転送する必要がある。さらに、処理装置PEの個数が多くなると、す
べての処理装置PEのハードウエア量が多くなり
制御装置CUと処理装置PEの物理的な距離が離れ
るため、情報の転送速度が遅くなり、結果として
性能があまり上がらない。また、制御装置CUと処理装置PE間の一度に転
送する情報量を増やすために転送幅（ビツト数）
を増やすことはコスト上好ましくない。すなわち、従来の並列処理システムは、情報の
転送量ならびに転送回数が多くなるとともに処理
装置PEのハードウエア量が多くなるにもかかわ
らず性能が向上できないという欠点があつた。本発明の目的は性能を向上できる並列処理シス
テムを提供することにある。すなわち、本発明の目的は制御情報の転送回数
を削減して性能を向上できる並列処理システムを
提供することにある。すなわち、本発明の目的は各処理装置PEが、
システム全体に存在する処理装置PEの処理装置
台数を保持するレジスタと、各処理装置PEの処
理装置番号とを備え、制御装置CUから、唯１回
の実行指令だけを送出することによつて、各処理
装置PEは前記処理装置台数と処理装置番号とか
ら、その指令の実行回数と各実行ステツプで必要
なデータの格納場所とを求めて、データを取り出
し、制御装置CUからの指令を実行することによ
つて、制御装置CUと処理装置PE間の情報の転送
回数及び１回の情報転送量を減らすことができる
ようにした並列処理システムを提供することにあ
る。本発明の並列処理システムは、演算種別を含む
指令を発生する制御装置と前記指令が共通に供給
され動作する同一構成の２のべき乗個の処理装置
を含み、前記処理装置のそれぞれは、前記指令に
応じて動作する処理装置の台数を示す処理装置台
数ｍを保持する第１のレジスタと、ｉ番目の処理
装置は処理装置番号ｉ（０ｉｍ−１）を保持
する第２のレジスタと、演算データを格納する第
３のレジスタと、前記処理台数ｍにもとずいて実
行回数Ｌ（Ｌ＝log₂m）を算出し実行順番回数ｋ
（０ｋｌ−１）を逐次発生し前記実行順番回
数ｋと前記処理装置番号ｉにもとづいて読み出す
べきデータのデータアドレスａ_iを算出しかつ前
記演算種別に応じた演算を行なう演算部と、前記
実行順番回数ｋが新たに発生するごとに前記デー
タアドレスにより読み出した読出データと前記演
算データを前記演算種則の指示に従つて演算部で
演算せしめ演算結果を演算データとして再び前記
第３のレジスタに格納せしめる制御回路とを含ん
で構成される。すなわち、本発明の並列処理システムは、制御
装置と該制御装置により制御される２のべき乗個
の処理装置を含み、前記処理装置は、システムに
存在する全処理装置の個数を示す処理装置台数を
記憶する第１のレジスタと、各処理装置を識別す
るための処理装置番号を記憶する第２のレジスタ
と、前記処理装置台数から実行回数と実行順番回
数を求め前記実行順番回数と前記処理装置数とか
らデータアドレスを求める。演算部と、前記指令
の実行に必要なデータアドレスにより前記指令に
必要なデータを取り出し、前記実行順番回数ごと
に指令を実行する制御回路を含んで構成される。さらに本発明の並列処理システムは、前記制御
装置からの指令の実行に必要なデータが、各処理
装置内に存在する記憶装置にある場合、第１及び
第２のレジスタと前記指令の実行順番回数とから
前記指令の実行に必要なデータの存在する処理装
置番号を求める手段を有して構成される。さらに、本発明の並列処理システムは、前記制
御装置からの指令の実行に必要なデータが前記複
数個の処理装置から共通に参照できる記憶装置に
ある場合、制御装置から、前記データの先頭番地
を全処理装置に送ることにより、前記データの先
頭番地と、前記第１及び第２のレジスタと、前記
指令の実行順番回数とから前記指令の実行に必要
なデータの格納場所を求める手段を有して構成さ
れる。本発明の並列処理システムは、制御装置CUと
処理装置台数ｍ台（ｍ＝２^L）の処理装置PEを含
み、各々の処理装置PEは、前記処理装置台数ｍ
を保持する第１のレジスタと各処理装置ごとに割
り当てられた処理装置番号を保持する第２のレジ
スタを備えている。各処理装置PEは制御装置CU
からの指令を受けとると、前記第１のレジスタに
保持されている処理装置台数ｍおよび第２のレジ
スタに保持されている処理装置番号から指令の実
行回数Ｌ（Ｌ＝log₂m）と、この指令の実行に必
要なデータの格納場所を求めることによつて、制
御装置CUからの以後の指令を必要とすることな
く、各処理装置PEが独立に必要なデータを取り
出して、前記指令を実行する。制御装置CUからの指令を実行するために必要
なデータの格納場所は処理装置PEと記憶装置又
は処理装置PE相互の接続方式によつて異なつて
いる。必要なデータが各処理装置PE内に存在する記
憶装置に格納されている場合、すなわち、各処理
装置PE間が接続回路網を通して接続されている
場合（第１図の構成の場合）は、そのデータが格
納されている処理装置番号を求める。一方、制御装置CUからの指令の実行に必要な
データが各処理装置PEから共通にアクセスでき
る記憶装置に存在する場合、すなわち、各処理装
置PEは接続回路網を通して記憶装置に接続され
ている場合（第２図の構成の場合）は、制御装置
CUは、指令と共に、各処理装置PEにそのデータ
が格納されている記憶装置の先頭番地を送出し各
処理装置PEはその番地と前記第１のレジスタに
保持されている処理装置台数ｍおよび第２のレジ
スタに保持されている処理装置番号とから、前記
指令の実行に必要なデータの格納場所（格納番
地）を求める。次に、本発明の実施例について、図面を参照し
て詳細に説明する。第４図は、本発明の一実施例に含まれる一つの
処理装置PEを詳細に示すブロツク図である。本発明の一実施例は、第４図に示す処理装置
PEが第１図あるいは第２図に示す処理装置PE０
〜PEm−１として２のべき乗個含まれている。第４図においてNPRは処理装置台数を保持す
る処理装置台数保持レジスタであり、PNRは各
処理装置ごとに異なる処理装置番号を保持する処
理装置番号保持レジスタである。これらのレジス
タの値は、あらかじめ、制御装置CUからの指令
によつてセツトされているものとする。第４図に示す実施例における処理装置PEの制
御はいわゆるマイクロプログラム制御方式を採用
している。すなわち、各処理装置PEは制御装置
CUからのコマンドを、コマンドレジスタCRは受
けとると、コマンドレジスタCRの上位ビツトで
示される指令をデコードするとともにその指令で
指定された制御記憶CMをアクセスし、その番地
から一連のマイクロ命令をマイクロ命令レジスタ
MIRに読み出し、次々とマイクロ命令で指定され
た制御手段に従がつて演算を実行する。 ALUは、加減算、シフトおよび論理演算など
を実行する演算ユニツトである。第４図に示す実施例では示していないが、前記
演算ユニツトALUのほかに、浮動小数点演算
器、除算器、その他の特殊演算器を付加してもよ
いが、本発明には直接、関係しないので省略して
ある。さらに、ACCは演算結果を保持するアキユム
レータであり、Ｒ０〜Ｒ７は８個の作業用レジス
タであり、MARはアドレスレジスタでメモリま
たは他の処理装置PEへの通信用のアドレスを保
持するレジスタで、MDRはデータレジスタで、
メモリまたは他の処理装置から送られてくるデー
タを保持するレジスタである。次に、第４図に示した実施例による処理装置
PEの動作の一例として第３図に示す総和演算で
第２図に示す共通メモリＭを含む場合について第
５図に示すフローチヤートを参照して具体的に説
明する。まず、制御装置CUから総和演算を指示する指
令がコマンドレジスタ４に受け取られると、その
指令で示される番地ｂを開始番地として、制御記
憶CMの中にあるマイクロプログラムが次々と実
行される。第５図に示す流れ図は第４図に示す処理装置
PEの動作を示すものである。第５図においてＲ０〜Ｒ７は演算結果の中間状
態を保持する作業用レジスタ、NPRは構成され
ている処理装置台数ｍを保持する処理台数保持レ
ジスタ、PNRは処理装置番号ｉを保持する処理
装置番号保持レジスタ、MARはメモリアドレス
を保持するアドレスレジスタをそれぞれ示してい
る。ACCは演算結果を保持するアキユムレータ
である。以下、第５図の動作を順に説明するがすべての
処理装置PEのそれぞれに含まれるアキユムレー
タACCの内容をすべて加算して結果がすべての
処理装置PEのそれぞれのアキユムレータACCに
求められる場合を示す。すなわち、Ｓ＝Σａ_iを
求める場合である。制御装置CUからの指令とし
ては第５図を用いて説明する総和演算の他に最大
値や最小値を求めたり内積演算を行なう指令など
種々のものが考えられる。第５図において、動作ステツプＳ２〜Ｓ６は、
制御装置CUから１つの指令が与えられたときに
くりかえし実行を行なうときの実行回数を求める
部分、動作ステツプＳ７〜Ｓ１１は初期設定、動
作ステツプＳ１２〜Ｓ１６は指令の実行に必要な
データの格納場所を求める部分、動作ステツプＳ
１７〜Ｓ１９はデータを読み出して、指令で指定
された演算を実行して結果を格納する部分、動作
ステツプＳ２０〜Ｓ２１は指令の繰返回数を計数
する部分である。各処理装置PEは動作ステツプＳ１で、制御装
置CUからの指令を受けると、動作ステツプＳ２
〜Ｓ６で、処理装置台数保持レジスタNPRに保
持されている処理装置台数ｍからこの指令の実行
回数ＬをＬ＝log₂mにより求める。この求め方は
ｍ＝２¹であるから処理装置台数保持レジスタ
NPR中のビツトが“１”であるビツト位置（最
下位ビツトからのビツト位置）を求めれば良い。
したがつて処理装置台数保持レジスタNPRに保
持した処理装置台数ｍを右へ１ビツトずつシフト
し、シフトアウトビツトを最上位ビツトに入れる
演算（Right Rotation）を動作ステツプＳ５で実
行しこれを最上位ビツトが“１”になるまで行な
い、その時までのシフト数をカウントすれば良
い。すなわち、第５図のフローでは作業用レジス
タＲ１の内容が実行回数Ｌとして求まつている。第５図のフローチヤートで示される動作ステツ
プＳ２〜Ｓ６を行なうマイクロ命令を実行するこ
とによつて処理装置台数保持レジスタNPRから
処理装置台数ｍとして“８”が作業用レジスタＲ
０にロードされ、作業用レジスタＲ０の内容を演
算ユニツトALUでシフトし、作業用レジスタＲ
０の先頭ビツトが“１”であるかどうかを調べる
ことにより作業用レジスタＲ１に、制御装置CU
からの令をくりかえし実行するための実行回数Ｌ
が求まる。動作ステツプＳ２〜Ｓ６で必要な加算
シフトなどは制御記憶CMからマイクロ命令レジ
スタMIRに読み出されたマイクロ命令の制御によ
り演算ユニツトALUで実行される。次に動作ステツプＳ７〜Ｓ１１までは初期設定
部分であるが動作ステツプＳ７では指令の実行に
必要なデータの格納場所を求める際に使用される
Modulo演算のためのマスクビツトを発生してい
る。すなわち、作業用レジスタＲ０中に下位１ビ
ツトが“１”、残りの上位ビツトが“０”である
マスクビツトを作つている。これは例えば、作業
用レジスタＲ０中にすべて“１”のデータを格納
し左へ１ビツトシフトし、次に、その値の“０”
と“１”を反転する演算を行なうことにによつて
得られる。動作ステツプＳ８における作業用レジスタＲ２
は指令の実行順番回数ｋをカウントするカウンタ
として使用する（初期値は０）。動作ステツプＳ
９における作業用レジスタＲ３は各処理装置PE
から見たデータの相対的な格納場所を保持するレ
ジスタとして使用する。初期値は第１回目の演算
は各処理装置PEのすぐ隣りの処理装置すなわち
処理装置番号ｉが１つ多い処理装置PEが求めた
データを当該処理装置が使用するので“１”であ
る。動作ステツプＳ１０，Ｓ１１は、第１図に示
したように、処理装置PE間が相互に結ばれてい
る構成では不要であるが、第２図に示した構成で
は必要なステツプであり、制御装置CUからの指
令により与えられた共通メモリＭに格納されてい
るデータの先頭番地ｂに処理装置番号保持レジス
タPNRが保持した処理装置番号ｉを加えること
によつてデータ格納番地を求め、その番地の内容
を動作ステツプＳ１１で読み出すことによつて演
算すべきデータをアキユムレータACCにロード
している。すなわち、動作ステツプＳ７〜Ｓ１１の初期設
定部分も、制御メモリCMから読み出したマイク
ロ命令の制御にしたがつて演算ユニツトALUの
加算、シフトおよび論理演算の機能を達成させる
ことによつて、必要な値が作業用レジスタＲ０，
Ｒ２，Ｒ３，Ｒ７，およびアドレスレジスタ
MARにセツトされる。演算実行に必要な共通メ
モリＭのアドレスが、アドレスレジスタMARに
セツトされるとアクセス要求を共通メモリＭに出
すことによつてそのデータが、処理装置PEと共
通メモリＭの接続回路網Ｎを通してデータレジス
タMDRにロードされる。さらに、データレジス
タMDRの内容はアキユムレータACCへのパスを
通してアキユムレータACCにロードされる。こ
れが第５図の動作ステツプＳ１１の操作である。次に、動作ステツプＳ１２〜Ｓ２０の操作も、
演算ユニツトALUで加算、シフトおよび論理演
算機能が達成されることによつて同様に実行され
る。すなわち、動作ステツプＳ１２では作業用レジ
スタＲ３の内容を作業用レジスタＲ２で示される
ビツト数だけ左シフトすることによつて各実行ス
テツプで必要なデータの処理装置PEから見た相
対位置を求めている。すなわち、第ｊ番目の実行
ステツプでは相対位置＝２^jであり、これは左シ
フトにより求められる。動作ステツプＳ１３では動作ステツプＳ１２で
求めたデータの相対位置と処理装置番号ｉを加え
ることによつて、データの絶対位置を求めている
が、この位置は処理装置台数ｍのモジユロ演算で
ある必要がある。すなわち、処理装置PE０から
の相対位置が処理装置台数ｍを超えるときは再び
０番目の処理装置PE０からの距離（相対位置）
にする必要がある。これを行なうために動作ステツプＳ１４で作業
用レジスタＲ３と先に求めた作業用レジスタＲ０
に格納されているマスクビツトとの論理積をとつ
ている。動作ステツプＳ１５は、第１図の構成のシステ
ムでは不要であり、その代りに、作業用レジスタ
Ｒ３の内容をアドレスレジスタMARに格納させ
る処理を行う。第２図の構成では、データの先頭
番地ｂとの加算を行うことによつて、共通メモリ
Ｍの中のデータの番地を求めている。動作ステツプＳ１６では第１図の構成のシステ
ムではアドレスレジスタMARで示される処理装
置PEから、第２図の構成のシステムでは共通メ
モリＭから必要なデータを読み出し、作業用レジ
スタＲ４に格納する。動作ステツプＳ１７は制御装置CUから指定さ
れた指令を実行する動作ステツプであり、本例で
は加算を示している。動作ステツプＳ１８，Ｓ１９は結果の格納ステ
ツプであり、第２図の構成のシステムでのみ必要
な動作ステツプである。すなわち、動作ステツプ
Ｓ１０により求めた共通メモリＭの番地に結果を
格納する。動作ステツプＳ２０では指令の実行順番回数ｋ
をカウントし（１を加え）、第５図の動作ステツプＳ２１では制御記憶CM
からのマイクロ命令により演算ユニツトALUで
比較動作が行なわれ、さらに処理を繰り返す場合
は動作ステツプＳ１２で示されるマイクロ命令へ
ジヤンプする。そうでなければ、処理は終了であ
り、このときは、アキユムレータACCに最終結
果が求められている。すなわち、動作ステツプＳ２１で、動作ステツ
プＳ２〜Ｓ６で求めた作業用レジスタＲ１（Ｌ＝
log₂m）に格納された実行回数Ｌと作業用レジス
タＲ２に格納された実行順番回数ｋとを比較し、
実行回数Ｌだけ実行したら処理は終了し、結果は
アキユムレータACCに求まつている。そうでな
ければ、動作ステツプＳ１２からの処理を繰り返
す。以上の動作により、制御装置CUから指定され
た指令が実行され、すべての処理装置PEにその
結果が求まることになる。上述の実施例の説明では、総和演算を行なう場
合について説明したが制御装置CUから供給され
る指令が総和演算でないときにはその指令に従つ
て指令指示演算が行なわれる。このような指令指
示演算としては、最小値算出演算や、最大値算出
演算、あるいは内積演算などがある。また、上述の実施例の説明では、演算データが
第２図に示すように、共通メモリＭに格納されて
いる場合について説明した演算データが第１図に
示すように処理装置PEのそれぞれに格納されて
いる場合でも本発明は適用できるものである。さらにまた、処理装置内部の動作は上述の実施
例の説明では、制御記憶CMに格納されたマイク
ロ命令によつて制御される場合について説明した
が、これはマイクロプログラム制御に限らず、通
常のハードウエア論理による制御であつてもかま
わずいずれにしても制御回路としての制御動作と
して制御される。さらにまた、上述の実施例では演算はすべて演
算ユニツトALUで行なわれる場合について説明
したが、実行回数Ｌ、実行順番回数ｋ、データ格
納アドレスａ_iの作成のための演算と、制御装置
CUから指示される。指令指示演算とを別個の演
算ユニツトで達成してもよく、また、指令指示演
算の種類に応じていくつかの別個の特別の演算ユ
ニツトを設けて指令指示演算の種類に応じて使い
わけてもよい。さらにまた、上述の実施例では、演算はデータ
アドレスで示される読出データをアキユムレータ
ACCに格納した演算データと演算する場合につ
いて説明したが、演算データはランダムアクセス
メモリなどの内部記憶に格納されているものを使
用してもよい。この場合演算データレジスタとし
ては、内部記憶の所定番地が使用されることとな
る。本発明の並列処理システムは、２のべき乗個の
同一様式の処理装置のそれぞれに、処理装置台数
を保持するレジスタと、処理装置番号を保持する
レジスタとを追加することにより、指令に含まれ
る演算種別に応じた演算が完了するごとに新たな
各処理装置ごとの指令を供給する代りに、最初に
各処理装置に共通な指令を供給してデータアドレ
スなどの制御指令を各処理装置で逐次算出できる
ので制御情報の転送回数が削減でき性能が向上す
るという効果がある。本発明は、以上説明したように、CUからの一
度の指令で、その指令に必要な実行回数と実行に
必要なデータの格納場所を各PEが求めるように
構成することによりCUとPEの情報転送回数を少
なくし、かつ一回の情報転送量を少なくすること
によつて、全体の処理性能を上げることができる
という効果がある。

【図面の簡単な説明】

第１図は本発明および従来の並列処理システム
を示す一例の概略構成図で各処理装置PEが接続
回路網Ｎを通してお互いに接続されていることを
示す概略構成図、第２図は本発明および従来の並
列処理システムを示す他の例の概略構成図で、各
処理装置PEから共通に参照できるメモリＭが接
続回路網Ｎを通して接続されていることを示す概
略構成図、第３図は第１図ならびに第２図に示す
並列処理システムおいて各処理装置PEがデータ
S₀，S₁，……S₇の総和

【式】を求めるときの動作フローおよびデータフローを説明するため
の説明図、第４図は本発明の一実施例に含まれる
一つの処理装置PEを詳細に示すブロツク図、第
５図は、第３図に示す処理装置PEの一例の動作
フローの詳細ステツプを示フローチヤートであ
る。 CU……制御装置、PE，PE０〜PEm−１……
処理装置、Ｎ……接続回路網、Ｍ……共通メモ
リ、NPR……処理装置台数保持レジスタ、PNR
……処理装置番号保持レジスタ、ALU……演算
ユニツト、CR……コマンドレジスタ、CM……
制御記憶、MIR……マイクロ命令レジスタ、
ACC……アキユムレータ、Ｒ０〜Ｒ７……作業
用レジスタ、MAR……アドレスレジスタ、MDR
……データレジスタ、ｍ……処理装置台数、ｉ…
…処理装置番号、Ｌ……実行回数、ｋ……実行順
番回数、ａ_iデータアドレス。

Claims

【特許請求の範囲】

１演算種別を含む指令を発生する制御装置と前
記指令が共通に供給され動作する同一構成の２の
べき乗個の処理装置を含み、前記処理装置のそれ
ぞれは、前記指令に応じて動作する処理装置の台
数を示す処理装置台数ｍを保持する第１のレジス
タと、ｉ番目の処理装置は処理装置番号ｉ（０
ｉｍ−１）を保持する第２のレジスタと、演算
データを格納する第３のレジスタと、前記処理台
数ｍにもとずいて実行回線Ｌ（Ｌ＝log₂m）を算
出し実行順番回数ｋ（０ｋＬ−１）を遂次発
生し前記実行順番回数ｋと前記処理装置番号ｉに
もとづいて読み出すべきデータのデータアドレス
aiを算出しかつ前記演算種別に応じた演算を行な
う演算部と、前記実行順番回数ｋが新たに発生す
るごとに前記データアドレスaiにより読み出した
読出データと前記演算データを前記演算種別の指
示に従つて演算部で演算せしめ演算結果を演算デ
ータとして再び前記第３のレジスタに格納せしめ
る制御回路とを含むことを特徴とする並列処理シ
ステム。