JPS60150145A - 記憶空間管理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、記憶装置の空間管理において、記憶空間の操
作命令を高速に実行し、不要になった記憶単位を回収し
て再使用を可能とする操作を高速かつ効率的に実行する
記憶空間の管理方式に関するものである。

（従来の技術） データ駆動により、構造体データの操作を行うデータ駆
動型並列処理装置においては、同装置の各構成要素に命
令が分散する特徴があるためにプログラムを一斉て停止
させることは困難である。

故に、構造体データを格納する記憶装置のコゝミ集めの
ためには、各記憶単位対応にその参照数を持たせ、参照
数によって記憶単位が使用中であるが否かを管理し、参
照数が一定の値になった時にその記憶単位を未使用の記
憶単位として回収する方式が用いられてきた。

また、データ駆動制御による複数個の実行可能命令の同
時発生のために、構造体データ処理命令の高速処理が要
求される状況では、構造、体データを格納する記憶装置
を複数に分割し、分割された副記憶装置を独立動作させ
て、構造体データ処理命令を並列実行させることが不可
欠である。しかし、従来の参照数を用いたゴミ集め方式
では、副記憶装置間に構造体データが分散して格納され
ると、副記憶装置内で未使用記憶単位の回収を完了させ
ることはできない。故に、構造体データ処理命令の実行
をすべて副記憶装置において中断した後、未使用記憶単
位の回収を行う必要が生じ、構造体データ処理命令の並
列実行を損う欠点があった。

（発明の目的） 本発明は、構造体データ処理命令の並列実行と、構造体
データ処理命令の並列実行を阻害することのないゴミ集
めを特徴とし、その目的は、記憶空間の操作命令の高速
実行と、記憶空間の高速かつ効率的な管理方式を提供す
るにある。

（発明の構成および作用） 第１図は本発明の原理説明図であって、（１）は記憶装
置、（２）は副記憶装置、（３）は通信路、（４）は参
照数格納用メモリ、（５）は記憶単位格納用メモリ、（
６）は空きアドレスバッファ、（７）はゴミアドレスバ
ッファ、（８）は参照数更新命令格納用バッファを示し
、ａは記憶空間操作命令、ｂは参照数更新命令、Ｃは命
令実行結果を示す。

記憶装置（１）は副記憶装置２）を複数台有し、これら
の副記憶装置（２）は通信ホ３）を用いて結合した構成
となっている。また、各副記憶装置（２）はそれぞれ、
参照数格納メモリ（４）、記憶単位格納メモＩＪ（５．
）、空キアドレスバッファ（６）、ゴミアドレスバッフ
ァ（７）、参照数更新命令格納用バッファ（８）を主な
構成要素とする。

記憶空間操作命令ａには記憶単位操作命令と参照数変更
命令ｂを含み、各副記憶装置（２）内で実行を完了する
。故に、記憶装置１）としては記憶空間操作命令ａを並
列実行することができる。

参照数は、空き記憶単位が使用される時に参照数格納用
メモＩＪ（４）に格納され、その後、参照数更新命令ｂ
によって参照数の更新が行なわれる。更新の結果、参照
数が一定の値（例えばゼロ）になった記憶単位は、それ
がデータ構造上の末端記憶単位であればそのアドレスを
空きアドレスバッファ（６）に格納する。また、参照数
が一定の値になった記憶単位が、データ構造上の末端記
憶単位でなければ、ゴミ記憶単位としてそのアドレスを
ゴミアドレスバッファ（７）に格納する。

初期状態においては、すべての記憶単位のアドレスは空
きアドレスバッファ（６）Ｋ格納されている。

記憶空間操作命令ａにょシ空き記憶セルが必要になると
空きアドレスバッファ（６）よりアドレスヲ１つ取り出
し、そのアドレスの指す記憶単位を空き記憶単位とする
。ここで、空きアドレスバッファ（６）にアドレスが格
納されていない場合にはゴミ集めを行う。即ち、ゴミア
ドレスバッファ（７）に格納されているアドレスが無く
なるが、参照数更新命令格納用バッファ（８）に参照数
更新命令ｂが格納できなくなるまで、次の■，＠の操作
を繰り返す。

■　ゴミアドレスバッファ（７）よりアドレスバッファ
し、空きアドレスバッファ（６）Ｋ格納する、＠　■で
取り出したアドレスが示す記憶学位が参照する記憶単位
に対して参照数を更新する（減らす）参照数更新命令す
を作り、参照数更新命令格納用バッファ（８）に格納す
る。

次いで空きアドレスバッファ（６）よシアドレスを１つ
取り出し、このアドレスの指す記憶単位を空き記憶単位
とする。第１図が■＠の操作の実行直前であるとすると
、アドレス０４番地がゴミアドレスバッファ（７）より
取９出され、空きアドレスバッファ（６ン格納される。

また、０４番地の記憶単位は２２番地を参照しているの
で、２２番地に対１−る参照数更新命令すが参照数更新
命令格納用バッファ（８）Ｋ格納される。

参照数更新命令格納用バッファ（８）に参照数更新命令
すが格納されていると、副記憶装置（２）は通信路（３
）Ｋ参照数更新命令すを送シ出す。

本発明において、ゴミ集め実行時に生成される参照数更
新命令すは参照数１減算命令ｄｒｇｃとする。

また、他の参照数変更命令は参照数１加算命令１ｎｃｒ
と参照数１減算命令ｄｅｅｒの２個とし、空き記憶単位
要求命令をｇｅｔｃとする。さらにデ−タ構造上 憶単位には、他記憶単位のアドレスが２個格納されてい
るものとする。

第２図は本発明で使用する記憶空間操作命令の形式と実
行結果の形式の一例を示すもので、（、）は前記ｄｒｇ
ｃ命令以外の命令形式、（ｂ）はｄｒｇｃ命令以外の命
令の実行結果の形式、（Ｃ）はｄｒｇｃ命令の命令形式
を示し、１ａｂｅｌは個々の命令を識別する情報、ｏｐ
ｃは命令の種類を示す情報、ａｄｄｒは記憶単位を指す
アドレス、ｄａｔａは記憶空間操作命令に使われるデー
タ、ｒｅｓｕｌｔは命令の実行結果である。

第３図は本発明における記憶単位に格納されるデータ形
式を示す。（ａ）は非末端記憶単位のデータ形式、（ｂ
）は末端記憶単位のデータ形式であり、ｔａｇはデータ
構造上の末端記憶単位か否かを示す情報、ｃａｌｙｃａ
２は記憶単位を指すアドレス、ａｖは末端情報である。

第４図は本発明に使用する副記憶装置の構成を示す一実
施例のブロック図である。　。

■は副記憶装置の動作を制御する制御回路、２は記憶空
間操作命令格納用レジスタ、３はゴミ集め時に生成され
る参照数変更命令を通信路（３）より受け取るレジスタ
、４は記憶空間操作命令の実行結果を格納するレジスタ
、５，６は参照数更新命令格納用バッファを構成する２
つのレジスタ、７゜８．９，１０．１１は、それぞれレ
ジスタ２，３゜４．５．６にデータが格納されているこ
とを示すフラグレジスタ、１２は記憶空間操作命令の種
類を判別するデコーダ、１３は記憶単位の参照数を格納
するメモリ、１４はメモリ１３に格納する値を選択する
セレクタ、１５は、記憶単位が使用される時にメモＩＪ
　１３に書込まれる参照数を生成するための定数発生回
路、１６はメモリ１３から読出したデータを格納する機
能を有するアップダウンカウンタ、１７はアップダウン
カウンタ１６の値が前もって定められた値（ゼロ）と等
しいか否かを決定する判定回路、１８は第３図に示した
形式の記憶単位を格納するメモリ、１９はメモリ１８か
ら読出したデータを格納するレジスタ、２０は、レジス
タ１９に格納されている記憶単位がデータ構造上の末端
記憶単位が否かを決定する判定回路、２１は下位アドレ
スから上位アドレスに向って空きアドレスバッファを構
築し、上位アドレスから下位アドレスに向ってゴミアド
レスバッファを構築するメモリ、２２はメモリ２１に格
納するデータを選択するセレクタ、２３はメモリ２１が
ら読出したデータを格納するレジスタ、２４はメモ１月
３゜１８．２１に与えるデータを選択するセレクタ、２
５はメモリ２工の空きアドレスバッファを構築する部分
ノ最上位アドレスを格納するアンプダウンカラ　′ンタ
、２６はメモリ２１のゴミアドレスバッファを構築する
部分の最下位アドレスを格納するア。

プダウンカウンタ、２７はアンプダウンカウンタ２５に
格納する初期値であるメモリ空間の最下位アドレスを生
成する定数発生回路、２８はアップダウンカウンタ２６
に格納する初期値である（メそり空間の最上位アドレス
＋１）を生成する定数発生回路、２９は、メモリ２１に
空きアドレスが格納されているかどうかを判断するため
に、アッゾダウンカウンタ２５のデータがメモリ空間ア
ドレスであるか否かを決定する判定回路、３０は、メモ
リ２１にゴミアドレスが格納されているかどうかを判定
するために、アンプダウンカウンタ２６のデータがメモ
リ空間アドレスであるか否かを決定する判定回路、３１
はレジスタ４に格納するデータを選択するセレクタ、３
２はレジスタ５に格納するデータを選択するセレクタ、
３３はレジスタ２に格納されている命令の１ａｂｅｌ情
報を伝える信号線、３４はレジスタ２に格納されている
命令のｏｐｃ情報を伝える信号線、３５はレジスタ２に
格納されている命令のｄａｔａ情報を伝える信号線、３
６はレジスタ２に格納されている命令のａｄｄｒ情報を
伝える信号線、３７は第３図に示した記憶単位のｔａｇ
情報を伝える信号線、３８．３９はそれぞれ第３図に示
した記憶単位のｃａｌ、ｃａ２情報を云える信号線、４
０はフラグレジスタ７〜１１、デコーダ１２、判定回路
１７．２９．３０の状態を副記憶装置制御回路１に入力
する入力線、４１は副記憶装置の各構成要素の動作の制
御を行う副記憶装置制御回路１からの信号線である。

副記憶装置制御回路１は副記憶装置の立ち上げ時に、次
の（イ）〜に）の手順により副記憶装置を初期化する。

（イ）　フラグレジスタ７〜１１をリセットする。

（ロ）　アップダウンカウンタ２５．２６のそれぞれに
定数発生回路２７．２８の値を格納する。

（ハ）判定回路２９によって、アップダウンカウンタ２
５の値がメモリ空間アドレスであることが示される間、
（バーｌ）、（バー２）の操作を繰り返す。

（バー１）アップダウン２５の値をセレクタ２４を通し
てメモリ２１にアドレスとして供給し、同時にアップダ
ウンカウンタ２５の値ヲセレクタ２２を通してメモリ２
１にデータとして供給してメモリに書込む。

（バー２）アップダウンカウンタ２５の値を１カウント
アツプする。

に）　アップダウンカウンタ２５の値を１カウントダウ
ンする。

副記憶装置の立ち上げ後は、参照数更新命令格納用バッ
ファを構成するバッファに関して、副記憶装置制御回路
１は次の（イ）（ロ）の操作を行う。

（イ）　フラグレジスタ１１がセットされていれば、レ
ジスタ６に格納されているデータを通信路３に送出し、
フラグレジスタ１１をリセットする。

（ロ）　フラグレジスタ１１がリセットされていて、フ
ラグレジスタｌＯがセットされていれば、レジスタ５に
格納されているデータをレジスタ６に格納し、フラグレ
ジスタ１０をリセット、フラグレジスタ１１をセットす
る。

ｆ：ｋ、空きアドレスバッファとゴミアドレスバッファ
への格納と、そこからの読出しの操作は次の（イ）〜（
ロ）である。

（イ）コミアドレスバッファへのデータの格納（イー１
）アップダウンカウンタ２６を１カウントダウンする。

（イー２）メモリ２１にアドレスとして、アップダウン
カウンタ２６の値をセレクタ２４を通して供給し、デー
タとしてセレクタ２２にょシ選択された値を与えて格納
する。

（ロ）ゴミアドレスバッファからデータの読出しくロー
１）　メモリ２１に、アドレスとしてアップダウンカウ
ンタ２６の値をセレクタ２４を通して供給し、メモリ２
１からデータを読み出し、レジスタ２３に格納する。

（ロー２）アップダウンカウンタ２６を１カウントア。

ゾする。

（ハ）空きアドレスバッファへのデータの格納（バー■
）アップダウンカウンタ２５　ｆｆ：１カウントアノゾ
する０ （バー２）メモリ２１にアドレスとして、アップダウン
カウンタ２５の値をセレクタ２４全通して供給し、デー
タとしてセレクタ２２にょシ選択された値を与えて格納
する。

に）空きアドレスバッファからデータの読み出しくニー
１）メモリ２１に、アドレスとしてアップダウンカウン
タ２５の値をセレクタ２４ｆ：通して供給し、メモリ２
１からデータを読み出し、レジスタ２３に格納する （ニー２）アップダウンカウンタ２５を１カウントダウ
ンする。

副記憶装置６制御回路ｌは、フラグレジスタ８がセット
されていれば、レジスタ３に格納されているデータを参
照数１減算命令ｄｒｇｃとして実行する。

その手順を次の（イ）〜に）に示す。

（イ）　レジスタ３のデータをセレクタ２４を通してメ
モリ１３とメモリ１８に供給し、その内容を読み出し、
アップダウンカウンタ１６とレジスタ１９に格納する。

（ロ）　アップダウンカウンタ１６を１カウントダウン
する。

（ハ）　メモリ１３にアドレスとして、レジスタ３のデ
ータをセレクタ２４により供給し、データとしてアップ
ダウンカウンタ１６のデータをセレクタ１４により与え
格納する。

に）アンプダウンカウンタ１６のデータが判定回路１７
により前もって定められた一定の値（ゼロ）に等しくな
ったことが検出され、レジスタ１９に格納されているデ
ータが、データ構造上の末端記憶単位であることが、判
定回路２０により検出されたならば、レジスタ３のデー
タを空きアドレスバッファに格納する。寸だ、アッゾダ
、ランカウンタ１６のデータが判定回路１７によって前
もって定められた一定の値（ゼロ）に等しくなったこと
が検出され、レジスタ１９に格納されているデータがデ
ータ構造上の非末端記憶単位であることが判定回路２０
によシ検出されたならば、レジスタ３のデータをゴミア
ドレスバッファに格納する。

（ホ）　フラグレジスタ８をリセットする。

副記憶装置制御回路１は、フラグレジスタ８がリセット
されていて、フラグレジスタ７がセ２１．９がリセット
されていると、記憶空間操作命令格納用レジスタ２に格
納されているデータを記憶空間操作命令として実行する
。命令の種類は、レジスタ２に格納されている命令のｏ
ｐｃからデコーダ１２により決定される。命令が、参照
数１減算命令ｄｅｃｒ＋参照数１加算命令１ｎｃｒ、空
き記憶単位要求命令ｇｅ　ｔｃである場合の副記憶装置
制御回路１の制御手順（イ）〜（ハ）に示す。

（イン参照数１減算命令ｄｅｅｒの場合（イー１）レジ
スタ２に格納されているデータのａｄｄｒをセレクタ２
４を通してメモリ１３とメモリ１８に供給し、その内容
を読み出し、アンプダウンカウンタ１６と、レジスタ１
９に格納する。

（イー２）アップダウンカウンタ１６を１カウントダウ
ンする。

（イー３）メモリ１３に、アドレスとしてレジスタ２に
格納されているデータのａｄｄｒ”ｉセレクタ２４によ
シ供給し、データとしてアップダウンカウンタ１６のデ
ータをセレクタ１４により与え格納する。

（イー４）アップダウンカウンタ１６のデータが判定回
路１７により前もって定められた一定の値（ゼロ）に等
しくなったことが検出され、レジスタ１９に格納されて
いるデータが・データ構造上の末端記憶単位であること
が判定回路２０によシ検出されたならば、レジスタ２に
格納されているデータのａｄｄｒを空きアドレスバッフ
ァに格納する。

また、アップダウンカウンタ１６のデータが判定回路１
７によシ前もって定められた一定の値（ゼロ）に等しく
なったことが検出され、レジスタ１９に格納されている
データがデータ構造上の非末端記憶単位であることが判
定回路２ｏにより検出されたならば、レジスタ２に格納
されているデータのａｄｄｒをゴミアドレスバッファに
格納する。

（イー５）レジスタ２に格納されているデータのｔａｂ
ｅｔをレジスタ４に格納し、フラグレジスタ７をリセッ
ト、９をセットする。

（ロ）参照数１加算命令１ｎｃｒの場合、（ロー１）レ
ジスタ２に格納されているデータのａｄｄ　ｒをセレク
タ２４を通してメモリ１３に供給し、その内容を読み出
し、アップダウンカウンタ１６に格納する。

（ロー２）アップダウンカラ／り１６を１カウントアツ
プする。

（ロー３）メモリ１３に、アドレスとしてレジスタ２に
格納されているデータのａｄｄｒをセレクタ２４によシ
供給し、データとして、アノゾダウ７カウンタ１６のデ
ータをセレクタ１４により与えて格納する。

（ロー４）レジスタ２に格納されているデータのｔａｂ
ｅｔをレジスタ４に格納し、フラグレノスタフをリセッ
ト、９をセットする。

（ハ）空き記憶単位要求命令ｇｅ　ｔｃの場合、（・・
−１）判定回路２９により空きアドレスバッファにアド
レスが格納されていることか検出されれば、空きアドレ
スバッファからデータを読み出し、レジスタ２３に格納
し、これをセレクタ３１によってレジスタ４に格納し、
さらにレジスタ２に格納されているデータの７ａｂｅｔ
ｉレノスタ４に格納して、フラグレノスタフをセット、
９をセットしてｇｅｔｃ命令の実行を終了する。

（／２）判定回路２９により、空きアドレスバッファに
アドレスが格納されていないことが検出されれば、判定
回路３０がコゝミアドレスパ、ファにアドレスが格納さ
れていないことを示すか、フラグレジスタ１０と１１の
いづれか、あるいは両方がセ、訃される才で下記■、■
、■、■の操作を繰り返す。

■ゴミアドレスバッファよりアドレスをレジスタ２３に
読み出し、これを空きアドレスバッファに書き込む。

■レジスタ２３のデータをアドレスとして、セレクタ２
４を通してメモリ１８に供給し、レジスタ１９に格納す
る。

■レジスタ１９に格納されているデータのｃａｌをセレ
クタ３２を通してレジスタ５に格納し、フラグレジスタ
１０をセットスる。

■フラグレジスタ１０がリセットされるまで待チ、レジ
スタ１９に格納されているデータのｃａ２をセレクタ３
２を通してレジスタ５に格納し、フラグレジスタ１０を
セットする。

次いで、空き記憶単位要求命令ｇｅｔｃの実行を最初か
ら再度実行する。

（効果） 以上説明したように、本発明は参照数による記１、仔空
１ｔｊｌの背理を行う記憶装置に対して、記憶装置を複
数の副記憶装置と、通信路によって構成し、各副記憶装
置毎に望きアドレスバッファとコ゛ミアドレスパッファ
および参照数更新命令格納用バッファを持たせることに
より、記憶装置において記憶空間管理命令を並列に実行
する利点がある。

寸だ、各副記憶装置において、空き記憶単位要求命令に
対して、空きアドレスバッファにアドレスか格納されて
いる間は、窒きアドレスバッファから空き記憶単位のア
ドレスを得ることで高速な実行が実現される。空きアド
レスバッファにアドレスが格納されていない場合には、
コ゛ミアドレスバ、ファに格納されているアドレスが指
すゴミ記憶弔位を空き記憶単位に変換する操作をまとめ
て実行することにより個々にこの操作を行う時の分割損
を低減できる。さらに、通信路の高トラフィ。

り、他制記憶装置の高負荷等のこの変換の速度を低下さ
せる要因は、参照数更新命令格納用バッファに参照数更
新命令を一旦格納することで解消される。参照数更Ｙ［
命令格納用バッファの容量については、副記憶装置数、
記憶単位数、記憶空間操作命令の実行速度２通信路の転
送速度により任意に定めることが可能である。また、負
荷の集中等により一時的に参照数更新命令格納用バッフ
ァの容量が不足する場合には、その時点でゴミ記憶単位
を空き記憶単位に変換する操作を中断して空き記憶単位
アドレスに空き記憶単位アドレスを返すので、記憶装置
の負荷状況に応じた最適化が実現できる。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明で使用す
る記憶空間操作命令の形式と実行結果の形式の一例を示
す図、第３図は本発明における記憶単位に格納されるデ
ータ形式を示す図、第４図は本発明に使用する副記憶装
置の構成を示ず一実施例のプロ、り図である。 （１）・・記憶装置、（２）・副記憶装置、（３）通信
路、（４）・・・参照数格納用メモリ、（５）記憶単位
格納用メモリ、（６）・空きアドレスバッファ、（７）
・ゴミアドレスバッファ、（８）・・参照数更新命令格
納用バッファ、ａ・記憶空間操作命令、ｂ・・・参照数
更新命令、Ｃ・・命令実行結果。 １・・副記憶装置制御回路、２〜６，１９．２３・・・
レジスタ、７〜１１・・フラグレジスタ、１２・・・デ
コーダ、１３，１８．２１・・・メモリ、１４，２２゜
２４．３１．３２・・・セレクタ、１５，２７．２８・
・・定数発生回路、１６，２５．２６・・・アップダウ
ンカウンタ、１７，２０，２９．３０・・・判定回路、
３３〜３９．４１　・信号線、４０・・・入力線。

Claims (1)

【特許請求の範囲】
1. 記憶単位ごとに参照数を格納するメモリを持つ参照数に
   よる記憶空間管理方式において、記憶空間を複数の副空
   間に分割して通信路を用いて結合し、各副空間において
   は記憶空間を操作する命令を独立動作させ、各副空間ご
   とに参照数更新命令格納用バッファと、記憶空間アドレ
   ス格納用の２つのバッファメモリ、空きアドレスメモリ
   とゴミアドレスメモリとを設け、各副空間においてデー
   タ構造上の末端記憶単位の参照数が、前もって定められ
   た値になった場合には当該記憶単位アドレスを空きアド
   レスメモリに格納し、データ構造上の非末端記憶単位の
   参照数が、前もって定められた値になった場合に４、当
   該記憶単位アドレスをゴミアドレスメモリに格納し、各
   副空間において空き記憶単位が必要になり、空きアドレ
   スメモリにアドレスが格納されている場合には、そのア
   ドレスを空きアドレスメモリから取９除いて、当アドレ
   ス？指す記憶単位を空き記憶単位として用い、各副空間
   （おいて、空き記憶単位が必要になり、空きアドレスメ
   モリにアドレスが格納されていない場合には、ゴミアド
   レスメモリに格納されているアドレスが無くなるか、参
   照数更新命令格納用・々ッファに参照数更新命令が格納
   できなくなるまで、ゴミアドレスメモリからアドレスを
   取シ除いて、これを空きアドレスメモリに格納し、この
   アドレスの示す記憶単位が参照する記憶単位に対して参
   照数更新命令を生成して参照数更新命令−・々ツファに
   格納する操作を繰シ返し、その後空きアドレスメモリよ
   りアドレスを１個数９除いて、このアドレスの指す記憶
   単位を空き記憶単位として用い、かつ、各副空間におい
   て記憶空間の操作命令とは独立に参照数更新命令格納用
   ・ぐッファ内の命令を取９出して、通信路に送出するこ
   と全特徴とする記憶空間管理方式。