JPS586178B2 - 通信アダプタ装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、ループ式通信システムのループに接続されて
いて制御モジュールと複数のＩ／Ｏモジュールとの間の
データの転送を制御する通信アダプタ装置に関するもの
である。

以下、次の目的として示す順序で説明を行う。

目次 ■．発明の背景 ■．発明の要約 ■．開示の概要 ■．発明の一般的説明 ■．実施態様の一般的説明 ５．１ 命令セット ５．２ ソース／行先のラッチ及びＩ／Ｏ５．３ ソー
ス／行先のＲＡＭ ５．４ ソースのラッチ及びＩ／Ｏ ５．５．行先のラッチ ■．データ・フロー ６．１ ソース／行先解読器 ６．２ ノス・イン ６．３ ０Ｐコードの解読器、ＡＬＵ、及び分岐６．４
バス・アウト・シフト・レジスク６．５ バス・アウ
ト・ラッチ ６．６ ラッチ・タイミング＆クロック八６．７ 命令
カウンタ ６．８ ポール・ビット（ＰＢ）カウンク６．９ ルー
プ同期制御 ６．１０ Ｉ／Ｏインターフェース論理（出力動作）６
．１１ Ｉ／Ｏインターフェース論理（入力動作）６．
１２ ＲＡＭ ６．１３ ＲＯＭ ６．１４ 同期待機 ６．１５ クロツク論理 ■．マイクロプログラミング ７．１ 概要 ７．２ プログラム・セグメント ７．３ 表 ７．４ スロット共有の例 ■．出力動作（デバイス非使用中） ■．出力動作（デバイス使用中又は非設置）Ｘ．入力動
作（ポーリング及びデータ・イン）累．要約 Ｉ．発明の背景 本発明は通信システムに係り、更に詳細に説明すればデ
ータ及び制御コマンドを直列伝送媒体を介してビット直
列に伝送するような制御モジュールとの通信並びに応答
確認式インタフェースを介して行われる１以上のＩ／Ｏ
モジュールとの通信を解立及び維持するための装置に係
る。

直列通信媒体は、たとえばインタラクティブ・ターミナ
ル及び遠隔データ処理システムの如き多数のＩ／Ｏモジ
ュールからのデータ伝送を制御するために、多年にわた
って使用されてきた。

初期の伝送媒体は、直列電話や調歩式フォーマット又は
同期式直列データ・ストリームを利用した。

最近になって直列データ伝送ループが使用されるように
なったが、これはＩ／Ｏターミナルへタイム・スロット
を割当て、この割当てられたタイム・スロットを介して
Ｉ／Ｏターミナルとのメッセージのやりとりを行なうと
いうものである。

併しながら、これらの技法では、多法のＩ／Ｏターミナ
ルのインタラクティブな応答確認動作を通信媒体の直列
ビット・ストリーム同期と一致させる必要がある。

種々のデータ・フォーマットを同期させるという問題に
加えて、最近のテクノロジーは他の制約を課している。

最近のテクノロジーによれば、連続的な支持物質の表面
上に設けられた諸回路要素は該表面と不可分な様式で相
互接続される。

このような集積回路は大型の通信又はデータ処理システ
ムの重要な部分である。

この集積回路に特有の問題は、外部接続を与えるべきＩ
／Ｏアクセス点すなわちピンの数が極く少数しか設けら
れないという点にある。

従って、僅かな数のＩ／Ｏ線しか使用しないようなコン
パクトで、しかも簡単なデータ・フローの必要性が高ま
ってきた。

システム全体を構成する集積回路の数を減少させるには
、支持物質すなわち基板上に設けられる論理の数をでき
るだけ少くする必要がある。

このような理由で、マイクロプ口セツサを使用する傾向
が高まり、かつではハードウエアによって遂行していた
諸機能を一連のマイクロ命令によって遂行することが多
くなった。

このことは小さな命令セットを利用することが重要にな
ったことを意味する。

直列媒体を応答確認式ターミナル・インタフェースに適
応させるという同期に特有の問題は、直列媒体とマイク
ロプロセッサの間並びにマイクロプロセッサとターミナ
ル・インタフェースの間に充分なインクロックを与える
という点にある。

先行技術ではＩ／Ｏ動作を制御するためにマイクロプロ
セッサが利用されたけれども、そこでは最近のテクノロ
ジーを、応答確認式Ｉ／Ｏターミナルを備えた直列通信
媒体に関連する特有の問題へ適応させるという点が必ず
しも有効に解決されたわけではない。

■．発明の要約 従って、本発明の目的は、直列伝送媒体を介してデータ
及び制御コマンドをビット直列に伝送するような制御モ
ジュールとの通信並びに応答確認式インタフェースを介
して行われるインタラクティブ・ターミナルの如き１以
上のＩ／Ｏモジュールとの通信を確立及び維持するため
の装置を提供することにある。

本発明の他の目的は、最小量のハードウエアご論理しか
必要としないマイクロプロセッサ式データ通路編成を提
供することにある。

本発明の他の目的は、直列伝送媒体とマイクロプロセッ
サの間のインクロックを提供し、よってマイクロプロセ
ッサの動作を前記媒体を介こして送受される諸ピットと
同期させることにある。

本発明の他の目的は、マイクロプロセッサの動作と該プ
ロセッサ及び複数のＩ／Ｏモジュールの間にある応答確
認式インタフェースをインタロックするための手段を提
供することにある。

本発明の他の目的は、最小の論理回路で以て直列データ
伝送通路を修正し且つ該通路に受信された諸ビットを再
送することができるようなマイクロプロセッサのＩ／Ｏ
を掃供することにある。

本発明の１側面に従って、直列伝送媒体とマイクロプロ
セッサの間の同期は或るインクロツクによって与えられ
る。

このインクロックはマイクロプロセッサによって活勢化
されるとピットが受信されるまで命令の逐次的解読を停
止させ、そしてビット受信時間に或る信号によって脱勢
されるとプログラム命令を再開させる。

本発明の他の側面に従って、応答確認式インタフェース
を介する処のマイクロプロセッサと複数のＩ／Ｏモジュ
ールの間の通信は他のインタロツクによって与えられる
。

このインクロックはマイクロプロセッサによってセット
されるとＩ／Ｏモジュールからの応答が受信されるまで
諸命令の逐次的確読を停止させ、そしてポーリングに対
するＩ／Ｏモジュールからの応答を受信した後は諸命令
の逐次的解読を再開させる。

本発明の利点は、最近の集積回路テクノロジーに適応可
能なコンパクトで、簡単なデータ・フローを提供しうる
という点にある。

さらに、本発明によれば、直列入力通路とマイクロプロ
セッサの間並びに諸ターミナルの応答確認式インタフェ
ースとマイクロプロセッサの間のデータ伝送をインクロ
ツクするための簡単な手段が提供される。

■．開示の概要 直列通信ループを介して遠隔位置に置かれた制御ユニッ
トと通信するために、マイクロプロセッサの制御下にあ
る通信アダプタ装置が使用される。

この装置はフレーム同期を解立し、コマンドを解釈し、
データを組立て、そしてループを介してデータを伝送す
ることができる。

この装置はまた応答確認式インタフェースを介してＩ／
Ｏデバイスとも通信を行なう。

ループに対するマイクロプロセッサ・インタフェースは
ループ同期制御を含み、該制御はビット同期を確立する
とともに、ビット受信時間及びビット送信時間に再開パ
ルスを発生する。

マイクロプロセッサがその命令実行を停止して待機状態
に入るのは、それがすべての先行作業を終了してループ
・ピットを受信する準備ができたときである。

ループ・ビットを受信すべき時間には、マイクロプロセ
ッサはループ同期かからの再開パルスに応答して再開動
作を行なう。

■／０デバイスへの出力動作については、マイクロプロ
セッサはデバイス・アドレス及びデバイス・コマンド又
はデータをシフト・レジスタヘロードし、そしてラッチ
をセットすることによって伝送を開始する。

Ｉ／Ｏデバイスへの伝送が完了したとき、このラッチは
該デバイスからの信号に応答してリセットされる。

本願に関連する係属出願には、１９７４年６月２５日こ
米国特許庁に出願され且つ本願人に譲渡されたＣ．Ｍ．
ＭｃＣｌｅａｒｎその他による処の’Ｓｅｍｉ−Ｓｔａ
ｔｉｃ Ｔｉｍｅ ＤｉｖｉｓｉｏｎＭｕｌｔｉｐｌｅ
ｘ Ｓｌｏｔ Ａｓｓｉｇｎｍｅｎｔ”と題する米国特
許出願第４８２９４０号（米国特許第３９２１１３７号
）がある。

またその他の関連出願には、１９７５年５月１４田こ米
国特許庁に出願され且つ出願人に譲渡されたＲ−Ａ．Ｂ
ｏｗｍａｎその他による処の″Ｔｉｍｅ Ｄｉｖｉｓｉ
ｏｎ Ｍｕｌｔｐｌｅｘｅｄ ＬｏｏｐＣｏｍｍｕｎｉ
ｃａｔｉｏｎ Ｓｙｓｔｅｍ ｗｉｔｈ Ｄｙｎａ−ｍ
ｉｃ Ａｌｌｏｃａｔｉｏｎ ｏｆ ｃｈａｎｎｅｌ”
と題する米国特許出願第５７７５０７号（米国特許第３
９６１１３９号）がある。

■，発明の一般的説明 第１図には、本発明を組込んだターミナル・Ｓループ・
アダプタ（ＴＬＡ）の全体的ブロック図が図示される。

ＴＬＡは、前記ＭｅＣＩｅａｒｎその他による米国特許
出願明細書に開示された伝送ループと直列に接続される
。

このループ接続は、ループから諸ビットを受取る受信機
１０と、ループ上に諸ビットを置く送信機１２とから構
成される。

ループ同期制御１４は前記ＭｃＣｌｅａｒｎその他によ
る米国特許出願に従ったデータ伝送の同期を行うために
設けられる。

ループ同期制御１４はテークがＴＬＡと授受されるよう
に送３信同期信号及び受信同期信号を与える。

送信ランチ１８と直列に設けられた送信前ランチ１６は
ループへ再送する前に受信されたビットをバツファする
ためのものである。

ＴＬＡは必要な制御機能を遂行するため１台のマイクロ
プロセッサと複数の交換バスを含む。

マイクロプロセッサは累算ラッチ（ＡＣＣ）２２を備え
た算術論理ユニット（ＡＬＵ）２０を含み、このラツチ
２２は算術演算の結果を記憶するバツファとして、また
ループ１０から受信されたデータピットの入力ポートと
して使用される。

等速呼出記憶（ＲＡＭ）２４は作業記憶のために設けら
れ、読取専用記憶（ＲＯＭ）２６は諸命を記憶するため
に設けられる。

命令カウンタ２８は諸命令をステップさせるために設け
られる。

■／０デバイス（たとえばインタラクティブ・ターミナ
ル）はＩ／Ｏインタフェース制御３０を介してＴＬＡへ
結合される。

この制御３０は、Ｉ／Ｏデバイスへ選択情報（ＳＥＬ）
を供給してＩ／Ｏデバイスの選択を行うため、ポール・
ビット（ＰＢ）カウンタ３２及び選択シフト・レジスタ
３４にも結合される。

マイクロプロセッサ内部のデータ・フローは２つのバス
、すなわちバス・イン３６及びバス・アウト３８によっ
て与えられる。

これらのバス３６及び３８はシングル・ワイヤのバスで
あって、復数のソース・スイッチ４０及び複数の行先ス
イッチ４２へ接続される。

ソース・スイッチ４０は複数のソース線へ接続され、行
先スイッチ４２は複数の行先線へ接続される。

前記複数の行先線のうち１本の行先線は、Ｉ／Ｏデバイ
スによる処理に適したフォーマットのデータを供給する
ため、シフト・レジスタ形式のデータ・アウト・レジス
タ（ＤＯＲ）４４へ接続される。

ソース・スイッチ４０及び行先スイッチ４２のゲート入
力はソース／行先解読器４８へ接続される。

この解読器はＲＯＳ２６へ接続され、命令を解読して各
スイッチを逐次に閉成又は開放させるこ七により該命令
中の情報に従ったデータ伝送制御を与える。

動作中、ループ１０に対するマイクロプロセッサ・イン
クフェースはループ同期制御１４から供給される受信同
期信号によってマイクロプロセッサヘゲートされる。

ループ同期制御１４はまたビット受信時間及びビット送
信時間に再開パルス（図示せず）を発生する。

命令カウンク２８の制御下で、マイクロプロセッサはマ
イクロプログラムを通して逐次にステップする。

マイクロプロセッサが待機状態に入るのは、それがすべ
ての先行作業を終了して次のループ・ビットを受信する
用意ができたときである。

これはラッチ・グループ５０中の受信待機ラッチをオン
に転ずることによって達成される。

次のビットを受信する時間になると、ループ同期匍御１
４は再開パルスを発生し前記の受信待機ラッチをリセッ
トすることにより停止された同じ点からマイクロプログ
ラムを再開させる。

諸Ｉ／Ｏデバイスに対するマイクロプロセッサ・インタ
フェースはＩ／Ｏインタフェース制御３０によって与え
られる。

Ｉ／Ｏデバイスへの出力動作については、マイクロプロ
セッサはデバイス・アドレス及びデバイス・コマンド又
はデータを選択シフト・レジスタ３４及びＤＯＲ ４４
ヘロードし且つラッチ・グループ５０中のＤＯＲフル・
ラッチをセットすることによってＩ／Ｏデバイスへの伝
送を開始する。

Ｉ／Ｏインタフェース制御３０は、Ｉ／Ｏデバイスから
有効なアクセプト信号を受取ると、ＤＯＲ ４４の内容
をＩ／Ｏデバイスへ転送する。

９番目のビットが送り出されてしまうときＩ／Ｏインタ
フェース制御３０はＤＯＲフル・ラッチをリセットする
。

マイクロプロセッサはＩ／Ｏデバイスに対する出力動作
が完了したか否かを判断するためにＤＯＲフル・ラッチ
を監視する。

Ｉ／Ｏデバイスは要求線を上昇することによって入力動
作を開始する。

マイクログラムが入力要求をサービスする準備を完了し
ている場合、適当なソース・スイッチ４０によってこの
要求線の状態がテストされる。

マイクロプロセッサは入力動作を開始し、そしてラッチ
・グループ５０中の読取待機ラッチをオンに転ずること
によって待機状態に入る。

この要求のソースは不明であるから、Ｉ／Ｏインタフェ
ース制御３０はＰＢカウンタ３２を使用してポーリング
動作を開始する。

このカウンタ３２は選択シフト・レジスタ３４へ接続さ
れ、前記Ｉ／Ｏデバイスのアドレスが見出されるまで一
連のアドレスを通してステンプする。

このポーリング動作が完了すると、Ｉ／Ｏデバイスは前
記要求線を下降し且つ要求応答線を上昇する。

この要求応答信号は読取待機ラッチをリセットし、よっ
てマイクロプロセッサを再開させる。

マイクロプロセッサは逐次的命令のステツピングを再開
し、かくてデータ・イン線からＲＡＭ２４へのデー夕転
送を逐行する。

■ 実施態様の一般的説明 ５．１ 命令セット １．ＬＤＡ＝（ソースから）累算器へロード。

２．ＡＮＡ＝（ソースから）累算器とＡＮＤ。

３．ＯＲＡ＝（ソースから）累算器とＯＲ０４．ＯＩＡ
−（ソースから）累算器とＯＲし、その結果を反転。

５．ＬＤＯ＝（ソースから）データ・アウト・レジスタ
へロード。

６．ＦＢＺ一（ソースから）累算器と排他的ＯＲし、そ
の結果が０ならば分 岐。

ＥＢＢ＝（ソースから）累算器と排他的 ＯＲし、その結果が１ならば分 岐。

７．ＡＤＤ＝（ソースから）キャリイ及び累算器と加算
。

ビット■キャリイ■累算器−−→累算器 ビット・キャリイ十ビット・累算器−一 →キャリイ ８．ＬＢＺ＝（ソースから）累算器ヘロードし、その結
果が０ならば分岐。

ＬＢＢ＝（ソースから）累算器ヘロード し、その結果が１ならば分岐。

９．ＬＤＰ＝（ソースから）送信前ラッチへロード。

１０．ＳＴＡ＝累算器を（行先に）記憶。

１１．ＲＳＴ−行先を０ヘリセット。

１２．ＳＥＴ−行先を１へセット。

１３．ＵＢＲ＝無条件分岐。

５．２ ソース／行先のラッチ及びＩ／Ｏ識別子
ソース 行先 ＳＤ−０ ”０“ 予備 ＳＤ−１ 累算器 表示子シフト・
レジスタ ＳＤ−２ フレーム同期 フレーム同期ＳＤ−３
″１″ プログラム・
リセット ＳＤ−４ ＤＯＲフル ＤＯＲフルＳＤ−５ バ
ス・モード バス・モードＳＤ−６ ＲＳ−４
抑止 識別子 ソース 行先 ＳＤ−７ 要求 予備 ＳＤ−８ ＴＬＡ脱勢 読取待機 ＳＤ−９ ＢＳ−１ 受信待機 ＳＤ−１０ ＢＳ−２ 送信前 ＳＤ−１１ キャリイ キャリイ ＳＤ−１２ ＢＳ−８ データ・アウ
ト・レジスタＳＤ−１３ 選択シフト・
選択シフト・ レジスタ レジスタ ＳＤ−１４ データ・イン 予備 ＳＤ−１５ パス・モード 予備 Ｉ／Ｏ ５．３ ソース／行先のＲＡＭ マイクロプログラムはデータ及び制御情報を記憶するた
めにＲＡＭ２４を利用することができるＲＡＭ２４は１
ビット巾であり、任意のソース動作によってソースとし
て、またＳＴＡ，ＲＳＴ及びＳＥＴ動作によって行先と
してアクセスされる。

５．４ ソースのラッチ及びＩ／Ｏ ＳＤ−０″０”： ソース″０”はロード又は連結動作のために論理“０″
を供給し、加算動作のために算術゛Ｏ″を供給する。

このソースのためのハードウエアは必要ない。

というのは、ＡＬＵソース入力の不在によってこのソー
スが条件付けられるからである。

ＳＤ−１”累算器″： この累算器２２は命＋ＬＤＯ及びＬＤＰを除くすべての
ソース動作中に含意行先となるが、これらの動作中に妥
箔なソースとして使用することができる。

たとえば、命＋ＬＢＢは累算器２２中のビットをテスト
して分岐を行う。

累算器２２の内容は変らない。ＳＤ−２″フレーム同期
”： このフレーム同期ラッチはフレーム同期に関する現状態
を決定するためにソースとして質問することができる。

つまり、このラッチはマイクロ・コード中の標識として
使用することができる。

ＳＤ−３″１″： ソース″１”はロード又は連結動作のために論理“１″
を供給し、加算動作のために算術”１゛を供給する。

ＳＤ−４”ＤＯＲフル″： このＤＯＲフル・ラッチは妥当な行先でもあり、該ラッ
チにセットされると、Ｉ／Ｏインタフェースを介して■
／Ｏデバイスへの出力動作が開始される。

この出力動作はＩ／Ｏインタフェースの両側にある初期
接続手順ハードウエアによって完了される。

このシーケンスの終り、すなわち９段のＤＯＲ４４の内
容がＩ／Ｏインターフェースを介して選択されたデバイ
スへ転送されると、このＤＯＲフル・ラッチがリセット
される。

このラッチはソースとしてマイクロプログラムによって
質問することができるが、これは前記の■／０動作が完
了したか否かを決定するためである。

ＳＤ−５″パス・モード”： このパス・モード・ラッチも妥幽な行先であり、パス・
モードを指示する標識としてマイクロ・コードによって
セット又はリセットすることができる。

このラッチは、接続されていないＩ／Ｏデバイスへ出力
動作が行われるとき、Ｉ／Ｏインタフェース中のハード
ウエアによってもセットされる。

このハードウエア・セットが活勢であるのはパス・モー
ドＩ／Ｏ信号がダウン状態にある場合だけであり、該信
号はアースへ至る外部ジャンパによって生ぜられる。

従って、マイクロプログラムはこのパス・モード・ラッ
チをテストすることによりパス・モードが指示されてい
るか否かを決定する。

このモードでは、受信されたすべてのループ・ビットは
変更なしにループ下流に伝送される。

パス・モードＩ／Ｏ信号もまた妥当なソースであるから
、マイクロ・コードによって質問することができる。

ＳＤ−６’ＢＳ−４”： ＳＤ−９″ＢＳ−１”： ＳＤ−１０“ＢＳ−２”： ＳＤ−１２”ＢＳ−８”： これらの４ソースは常態ではアップ（０有意状態）であ
るが、アースへストラップされた場合はダウン（１有意
状態）になる。

これはアドレスを割当てるためになされる。

これらの線は１６個の可能な２進値を与えるために重み
１，２．４及び８をそれぞれ与えられる。

かくて、′ベース・スロット”（図中”ＢＳ”と略記）
とも呼ばれるこれらの割当てられたターミナル・アドレ
スはマイクロプログラムによって質問することができる
。

この割当てられたアドレスはループ上のフレームごとに
伝送されるような１６コマンド・スロットの１つに対応
する。

ＳＤ−７”要求″： この要求ソースは■／０インタフェースからの多重イン
線である。

この線はＩ／Ｏデバイスが送信準備の完了した情報を有
していることを通知するために該デバイスによって使用
される。

マイクロプログラムは適当な時間にこの線をテストし、
もしこの線に信号が存在すれば、入力動作を開始する。

ＳＤ−８″ＴＬＡ脱勢”： このＴＬＡ脱勢ソースは外部線のうちの１つである。

外部線はＴＬＡの外部にあるソースからの信号を伝える
ためのものであり、第２図及び第３ｂ図において星印が
付けられている。

この線上の負又はアース・レベルは適当な時間にマイク
ロプログラムによって質問され、それに応じて適当な脱
勢ステップが取られる。

この信号は本装置がループ上にあるそれ自体のスロット
を認識することを不可能にする。

すべてのクロツク及びフレーム同期機能は普通に遂行さ
れ、そしてループ・ビットは前方へ通過される。

ＳＤ−１１“キャリイ″： このキャリイ・ラッチは妥当な行先でもあり、加算の前
にセット又はリセットされるか、或いは先行する加算動
作から生ずる処のキャリイを保持することに加えて一時
記憶としても使用される。

ＳＤ−１３”選択シフト・レジスタ″： これは４段のシフト・レジスタ３４である。

入力動作が完了した際、このレジスク３４はポールされ
たＩ／Ｏデバイスのアドレスを保持する。

マイクロプログラムはこの上位ビットをアクセスし、そ
してこのレジスタは動作行中にソースとして使用される
たびに上位方向ヘシフトされる。

従って、マイクロプログラムは一時に１ビットずつアク
セスして、結局、全アドレスをアクセスする。

このアドレスはたとえば制御モジュールの注意を引くた
めの゛アテンション″コマンドの生成時に必要となる。

この選択シフト・レジスタ３４は以下のセクション５．
５で記述されるように妥当な行先でもある。

簡単に説明すれば、このレジスタはＩ／Ｏ出力動作中に
Ｉ／Ｏインタフェースを介して伝送すべきデバイス・ア
ドレスを組立てるためのソースとして使用される。

ＳＤ−１４″データ・イン”： このデータ・イン・ソースはデバイスからの多重イン線
である。

９ビットのデータはフレーム時間中にこの線上に次々と
現われるが、このフレーム時間は入力動作中に要求応答
線の上昇に応じて開始されるものである。

要求応答線の上昇はまた読取待機状態を終了させ、よっ
て命令実行を再開させる。

連続する９命令対のためのマイクロコード・シーケンス
ＬＤＡ，ＳＴＡ，ＬＤＡ，ＳＴＡ．等は、以後の分析に
備えてこの到来データをＲＡＭ２４へ移動するために使
用することができる。

ＳＤ−１５″パス・モードＩ／Ｏ”： パス・モードが使用される場合には、このパス・モード
■／０ソースはアースへストラツプされる。

マイクロコードのためのソースとしての用途に加えて、
この入力はパス・モード・ランチに対するハードウエア
・セット信号を活勢化する。

この信号は接続されていないデバイスがＩ／Ｏ出力動作
のために選択されるとき発生されるものである。

５．５ 行先のラッチ ＳＤ−１″表示子シフト・レジスタ”： これは４段のシフト・レジスタ５１であり、そのビット
１〜４は対応する外部表示子 ＩＮＤ１〜ＩＮＤ４を点燈する。

第１ビットは３つの行先命令の１つによってロードセッ
ト又はリセットすることができる。

このことが生ずるとこのレジスタ５１はシフトされ、そ
して各位置の古い内容は次位の位置へそれぞれ移動され
るので、位置４の内容は失われることになる。

一般的に言えば、この表示子シフト／レジスタ５１の内
容を再ロードするために連続的な４つの行先動作が使用
される。

ＳＤ−２″フレーム同期′： マイクロコードがこのフレーム同期ラッチをセットする
のは、該マイクロコードがループ下流に通過する独特の
ビット”フレーム″パターンを認識し且つプログラムを
これらのパターンと同期させた後である。

このフレーム同期が失われた場合には、このフレーム同
期ラッチは常にリセットされる。

このフレーム同期ラッチは妥当なソースでもあり、フレ
ーム同期の現状態を決定するためにマイクロ・プログラ
ムによって質問することができる。

ＳＤ−３″プログラム・リセット”： このプログラム・リセット・ラッチはリセット・コマン
ドに応答するマイクロプログラムによって、セットされ
、そしてほぼ１ループ・インクフェース・ビット時間が
経過した後このマイクロプログラムによってリセットさ
れる。

このラッチは、オンである間、Ｉ／Ｏデバイスへの”リ
セットＴＴＬ”線を上昇させる。

この信号はインタフェースへ接続されたすべてのデバイ
スをリセットする。

このプログラム・リセット・ラッチは以下のレジスタ及
びラッチをリセットする。

表示子シフト・レジスタ５１ 選択シフト・レジスタ３４ データ・アウト・レジスタ（ＤＯＲ）４４フレーム同期
ラッチ 抑止ラッチ ＤＯＲフル・ラッチ Ｉ／Ｏインタフェース制御及び関連する諸ラッチ ＳＤ−４”ＤＯＲフル”： このＤＯＲフル・ラッチはデバイスへの出力動作を開始
させるようなマイクロプログラムによってオンにセット
される。

このセット動作が実行されるのは、選択シフト・レジス
タ３４ヘデバイス・アドレスがロードされ且つＤＯＲ４
４へデバイス・コマンド又はテータがロードされた後で
ある。

このＤＯＲフル・ラッチは出力動作を開始させ、そして
出力制御論理はＤＯＲ４４の内容をインタフェースを介
して選択されたデバイスへ直列に伝送するようなシーケ
ンスを完了させる。

第９ビットの伝送後、このＤＯＲフル・ラッチは出力制
御論理と同様に自動的にリセットされる。

このＤＯＲフル・ラッチは妥当なソースでもあり、出力
動作の完了を検出するためにマイクロ・プログラムによ
って質問することができる。

ＳＤ−５″パス・モード″： このパス・モード・ラッチは、パス・モードへ入ったり
該モードから出たりするために必要なマイクロプログラ
ムによってセット又はリセットすることができる。

接続されていないデバイスへデバイス・コマンドを伝送
することが試みられる場合には、このラッチは制御論理
によってもセットすることができる。

この後者のセット入力はパス・モードＩ／Ｏ信号が入力
として存在する場合にのみ有効である。

この信号はパス・モードＩ／Ｏ人力にアース・ストラッ
プを置くことによって設置時に与えられる。

パス・モードの目的はスロット共有を促進すること、す
なわち複数のユーザ（スロット・グループ）が同じスロ
ット・アドレスを共有するのを促進することにある。

パス・モードにあるユーザは諸ループ・ビットを変更な
しに伝送する。

パス・モード脱出と呼ばれる新しいコマンドとアテンシ
ョン・コマンド動作の拡張が必要である。

ＳＤ−６″抑止″： この抑止ラッチは、Ｉ／Ｏデバイスの活動を抑止するた
めに必要なマイクロプログラムによってセット及びリセ
ットすることができる。

この抑止ラッチはＩ／Ｏデバイスへの多重アウト’抑止
″線を上昇させる。

インクフェース制御は、フレーム線が活勢でない場合に
のみ、この抑止線の変化を可能にする。

この抑止信号はインタフェースを介して諸コマンドを送
出することかできるように読取要求及びアテンション要
求を抑止する。

この信号はまた、書込エコー・モード中及び入力動作を
取扱うことができない間に、諸要求を抑止するためにも
使用するこさができる。

抑止信号が上眉する場合、デバイス・アダプタはその要
求線を下降させるとともに、コマンドをアクセプトでき
なければならない。

デバイス要求をアクセプトすることができる場合、この
抑止ラッチがリセットされそして抑止線が下降する。

ＳＤ−８”読取待機′： この読取待機ラッチはＩ／Ｏ人力動作を開始すべきマイ
クロプログラムによってセットすることができる。

これはデバイスがアテンションを要求しているか又はデ
ータ若しくはセンス情報を読出される準備が完了してい
ることを意味する処のＩ／Ｏ要求に応答してなされる。

このセット作用は、結果的なポーリング及びデータ転送
が次のループ・ビット送信時間の前に完了されるような
或る時点に行われる。

この読取待機ラッチがオンであると、マイクロプロセッ
サは待機状態へ移行する。

次の命令のＲＯＭアドレスは命令カウンタ２８に保持さ
れているので、該次の命令は待機状態から出た後の即時
の実行のためにＲＯＭ出力で利用することができる。

この読取待機ラッチまたＩ／Ｏインタフェース制御３０
によるポーリングを開始させる。

このポーリング中、要求中デバイスのアドレスに達する
まで諸デバイス・アドレスが逐次に与えられる。

要求中デバイスのアドレスに達すると、該デバイスは要
求応答線を上昇させ、そして要求線を下降させる。

要求応答線が上昇すると、応答中デバイスのアドレスは
選択シフト・レジスタ３４に保持され、ＰＢカウンタ３
２はビット・カウンタとして作用するようにリセットさ
れ、そしてこの読取待機ラッチはマイクロプロセッサを
再開させるためにリセットされる。

選択されたデバイスはテーク・イン線を介してそのデー
タを直列に伝送する。

マイクロプログラムは、９個の連続する ＬＤＡＳＴＡ命令又はそれらに等価な命令を実行し且つ
データ・イン線及びＲＡＭ２４をソース及び行先として
それぞれ使用することによって、到来データをＲＡＭ２
４へ移動する。

Ｉ／Ｏインタフェース制御３０のＰＢカウンタ３２によ
って指示されるように９データ・ビットの転送が完了し
た際、インタフェース選択線から選択アドレスがテゲー
トされ、そして諸制御がリセソトされる。

要求中デバイスのアドレスは選択シフト・レジスタ３４
に留まる。

もしこの要求がアテンションに対するものであったなら
ば、マイクロプログラムは選択シフト・レジスタ３４か
らこのデバイス・アドレスを読出し、ループへ伝送する
ためにアテンション・コマンドを組立てる。

ＳＤ−９”受信待機”： この受信待機ラッチはマイクロプログラムとループの間
の基本的なインクロックを与える。

このラッチがセットされるのは、マイクロプログラムが
最終ループ・ビットの受信及び送信に関連するすべての
動作を完了したときである。

かくて、マイクロプロセッサは待機状態に置かれ、次の
ループ・ビットが受信されるまでその状態に留まる。

次のループ・ビットが受信される際、ループ同期制御１
４はＲＬＳパルス（受信同期信号）を発生する。

このパルスは新しく受信されたビットを累算器２２及び
送信前ランチ１６ヘクロツク・インするとともに、マイ
クロプロセッサを再開させるためにこの受信待機ラッチ
をリセットする。

もし受信ビットがそのままループ下流に通過されるので
あれば、マイクロプログラムによるいかなる活動も必要
ない。

もし受信ビットとは異なるビットが送信されるものであ
れば、後続するビット送信時間の前に送信前ランチ１６
は新しい状態ヘセットされなければならない。

ＳＤ−１０″送信前′： この送信前ラツチ１６はループに送信される次のビット
を保持するために使用される。

この新しいビットを送信すべき時間になると、ループ同
期制御１４はＲＬＬＳパルス（送信同期信号）を発生す
る。

このパルスはこの送信前ラソチ１６の内容を送信ラッチ
１８ヘセソトし、該ランチは転じて送信線１２のＴＴＬ
駆動器を駆動する。

この送信前ランチ１６はループに受信されたビットを自
動的にロードされる。

通過ビットはマイクロプログラムによるいかなる活動も
必要としない。

新しいビットを送信するには、マイクロプログラムによ
ってこの送信前ランチ１６をロード、セット又はリセッ
トすることが必要である。

この活動のために利用可能な時間は、ループ・ビット時
間のほぼ中間にあるビット受信時間から次のループ・ビ
ット時間の開始点であるビット送信時間までである。

このタイミングはほぼ１ループ・ビット時間に等しい回
路遅延に由来する。

ＳＤ−１１″キャリイ′： このキャリイ・ラッチはＡＤＤ動作のキャリイ結果へ自
動的にセットされる。

その行先としての主たる用途は、２数の加算又は減算の
前に適当な初期条件へセット又はリセットするための手
段を与えることにある。

たとえば、２数の比較は減算を含み、この減算は初期キ
ャリイ・インを必要とする。

妥当なソースでもある処のこのキャリイ・ラッチは、も
ＬＡＤＤ動作が使用されていないとすれば、標識を一時
的に記憶するための手軽なロケーションとしても使用す
ることができる。

ＳＤ−１２”データ・アウト・レジスタ″：この９段の
データ・アウト・レジスタ （ＤＯＲ）４４は、Ｉ／Ｏ出力動作の準備のために、マ
イクロプログラムによってロードされる。

デバイス・コマンド又はデータはデバイスへ伝送すべき
順序で、すなわち先入先出式にこのＤＯＲ４４へ１ビッ
トずつ置かれる。

このＤＯＲ４４は最初のビットがロード、セット又はリ
セットされる都度シフトする。

後続する出力動作中、このＤＯＲ４４の 内容はＤＯＲテータ多量アウト線を介してデバイスへゲ
ートされる。

このＤＯＲ４４のシフト動作はＰＢカウンタ３２の各ス
テップごとに生じ、そのカウントが９に達すると停止す
る。

ＳＤ−１３“選択シフト・レジスタ″： この４段の選択シフト・レジスク３４は、Ｉ／Ｏ出力動
作の準備のために、マイクロプログラムによってロード
される。

デバイス・アドレスはアドレス重みの降順でこの選択シ
フト・レジスタ３４へ１ビットずつ置かれる。

この選択シフト・レジスタ３４は最初のビットがロード
、セット又はリセットされる都度シフトする。

後続の出力動作中、この選択シフト・レジスタ３４の内
容は多重アウト線（ＳＥＬ１，ＳＥＬ２，ＳＥＬ４及び
ＳＥＬ８）へ ゲート・アウトされる。

■．データ・フロー 以下第２図乃至第１２図を参照してＴＬＡの編成を詳細
に説明する。

但し、これらの図面の左端及び右端にある数字は該当す
る線の出所及び行先となる図面番号をそれぞれ示し、記
号＊は外部線を示し、記号＊＊はデバイスからの線を示
す。

６，１ ソース／行先解読器 この論理（第２図のブロック４８）は６者択３解読器で
あり、ソース及び行先のゲート動作に使用するために、
ＲＯＭビツ−６−１１を２４本の個別線へ解読する。

６．２ ノス・イン 第２図の論理５２は種々のソースを“ゲート化データ′
と呼ばれる共通の線ヘゲートする。

バス・イン線はこの論理５２から”−ゲート化データ″
線を選択的にゲートするか又はＲＡＭ２４から“一ＲＡ
Ｍ”線を選択的にゲートすることによって形成される。

、この選択はＲＯＭビット４によって決定され、このビ
ットが０であればＲＡＭソースが選択され、″１”であ
ればラッチ又はＩ／Ｏソースが選択される。

６．３ ０Ｐコ一ドの解読器＆ＡＬＵ，及び分岐バス・
イン３６はＡＣＣ２２及びキャリ イ線とともにＡＬＵ２０の入力を形成する。

ＯＰコード・ビットＲＯＭＯ−４は、 ＡＬＵ２０の適当な出力をＯＲ回路を介してＡＣＣ２２
のデータ入力へ及びキャリイ・アウト線を介してキャリ
イ・ラッチ（第６図参照）のデータ入力へ選択的にゲー
トする。

この論理はすべてのソース動作のために使用される。

”受信待機″の間、受信線１０はＡＣＣ２２のデータ入
力へ与えられる。

これがクロック・インされるのは、ビット受信時間にル
ープ同期制御１４（第１０図参照）から生ぜられるＲＬ
Ｓパルスによってである。

第３ｂ図を参照するに、２重極性のバス・アウト線は、
ＳＴＡ動作のためのＡＣＣ線、ＬＤＰ又はＬＤＯ動作の
ためのバス・イン線及びＳＥＴ又はＲＳＴ動作のための
”ＲＯＭ３”線を選択的にゲートすることによって形成
される。

”ＲＯＭ３”線はＳＥＴ動作については１であり、ＲＳ
Ｔ動作については０である。

分岐フリツプフロツプ（ＢＲＦＦ）５４はＯＰ解読器４
７から生ずる条件付分岐信号によってセットされる。

このフリツプフロツプは１サイクルの間セット状態に留
まり、そして後続サイクルを分岐アドレスＲＯＭフエツ
チとして識別することによりそのアドレスが命令として
処理されないようにする。

“クロツクＡｎパルスが駆動すべき種々のラッチ及びシ
フト・レジスタのクロック入力へ達する前に、該パルス
を種々の条件でゲートするための付加的な論理が設けら
れる。

６，４ バス・アウト・シフト・レジスタ第５図には、
９段を有するシフト・レジスタ形式のＤＯＲ４４が図示
されている。

このレジスタは後の出力動作中にＩ／Ｏインタフェース
を介してデバイスへ伝送すべきコマンド又はデータを組
立てるために使用される。

また４段の選択シフト・レジスタ３４も図示されている
が、このレジスタは後の出力動作１中にＩ／Ｏインタフ
ェースの諸選択線を介して伝送すべきデバイス・アドレ
スを組立てるために使用される。

このレジスタはポーリング完了時にデバイス・アドレス
を捕獲及び保持し、入力動作の終了時にそのデバイス・
アドレスをマイクロプログラムにアクセス可能にするた
めにも使用される。

６．５ バス・アウト・ラッチ バス・アウト・ラッチ（第６図参照）及び表示子シフト
・レジスタ（第５図のブ田ンク５１参照）のためのク田
ンク線は、第３ａ図から明らかなように、ＲＯＭビット
４、出力ＯＰ及びＢＥＦＦの否定によってゲートされる
”クロツクＡｌタイミングから成る。

このタイミングが存在するのは、ラッチ行先及び分岐ア
ドレスではなく妥当なＯＰを表わす処のＲＯＭ出力を必
要とするようなＳＴＡ， ＳＥＴ又はＲＳＴ動作の場合だけである。

このクロック信号が行先（ＳＤ）信号と一致すると、バ
ス・アウトの状態は対応するバス・アウト・ラッチ又は
表示子シフト・レジスタ５１の第１段ヘロードされる。

後者にロードされる場合には、その内容は同時にシフト
されるので、上位ビットは失われることになる。

表示子シフト・レジスタ５１に置かれた４ビットは対応
番号を有する外部の表示子 （ＩＮＤ）を点燈する。

第６図のラッチ・グループ５０は以下で説明される。

フレーム同期ラッチはフレーム同期が達成されるときマ
イクロプログラムによってセットされ、フレーム同期が
失われるときリセットされる。

プログラム・リセット・ラッチはリセット・コマンドに
応答するマイクロプログラムによってセットされ、ほぼ
１ループビビット時間後にリセットされる。

このラッチはＩ／ＯデバイスをリセットするためにＩ／
Ｏインタフェース多重アウト”リセット″線を上昇させ
る。

このラッチはまたＩ／Ｏインタフェース制御３０をリセ
ットするために内部リセット線と呼ばれるＴ線を上昇さ
せる。

ＤＯＲフル・ラッチはＩ／Ｏ出力動作を開始すべきマイ
クロプログラムによってセットされ、この出力動作が完
了したとき制御論理によってリセットされる。

パス・モード・ラッチはマイクロプログラムによってセ
ット又はリセットされ、また制御論理によってもセット
される。

ハードウエア・セットが有効であるのは、パス・モード
線がアースへ結合されるときだけである。

これが生ずるのは、接続されていないデバイスへコマン
ドが転送される場合である。

このラッチは，ＴＬＡがパス・モードにあるか否かを決
定するために、マイクロプログラムによって質問される
。

抑止ラッチはデバイスからの要求を抑止するために必要
なマイクロプログラムによってセット又はリセットされ
る。

抑止ラッチの後に接続された抑止ゲート化ラッチはフレ
ーム間隔相互間で抑止ラッチの内容をコピーし、そして
オンになると、■／０インタフェース多重アウト゛抑止
″線を上昇させる。

読取待機ラッチはＩ／Ｏ人力動作を開始すべきマイクロ
プログラムによってセットされる。

このラッチはポーリング終了時にリセットされるまでマ
イクロプロセッサを待機状態に置く。

このラッチがリセットされると、マイクロプログラムは
到来テークを読取らなければならない。

もし、或る種の故障のために、ポーリング信号の終了時
にこの読取待機ラッチがリセットされなければ、該ラッ
チは次のループ送信時間にＲＬＬＳパルス（第１０図参
照）によってリセットされる。

これはＴＬＡのロックを防止するのに役立つ。

受信待機ラッチは次のループ・ビットを受信する準備を
完了したときマイクロプログラムによってセットされる
。

このラッチはループ・ビット受信時間にＲＬＳパルスに
よってセットされるまでマイクロプロセッサを待機状態
に置く。

”待機″線は゛読取待機″のいずれかの線によって上昇
される。

この待機線は現命令サイクルの終りにＲＯＭ２６への”
複元”入力を禁止し且つ同期待機ランチ５６（第１２図
参照）をセットし、しかしてクロツクＡを禁止すること
により待機条件を作り出す。

送信前ラッチはＲＬＳ時間に受信されたループ・ビット
を自動的にロードされる。

もしスロットがＴＬＡによって使用されているならば、
このラッチは後にマイクロプログラムによって変更され
ることがある。

ビット送信（ＲＬＬＳ）時間には、この送信前ランチ１
６の内容は送信ランチ１８ヘコピーされ、そこから送信
機ＴＴＬへ伝送される。

キャリイ・ラッチはＡＤＤ動作のキャリイ結果を自動的
にロードされる。

これはマイクロプログラムによっても制御可能である。

６．６ ラッチ・タイミング＆クロツクＡクロツクＡパ
ルス（第１２図）は後述する−ＲＣＡ及び−ＲＣＢのダ
ウン状態によって発生される。

このパルスは現命令サイクルの結果を内部的なＴＬＡラ
ツチ及びシフト・レジスタヘゲートするために使用され
る。

クロックＢとも呼ばれるＲＯＭリセット・パルス（第４
図）はクロツクＡの後縁によって発生される。

このパルスはＲＯＭ出力ラッチをリセットし且つラツチ
６０をセットするために使用される。

ラツチ６０はＲＯＭの現フエツチ内容をＲＯＭ出力ラッ
チヘゲ一卜するためのものであり、゛復元１゛信号によ
ってほぼ４００ナノ秒後にリセットされる。

６．７ 命令カウンタ 第７図の命令カウンタ２８は極大長 （ｍａｘｉｍａｌ ｌｅｎｇｔｈ）帰還シフト・レジス
タである。

この帰還式は全位置のＡＮＤとＯＲされた位置Ｏ及び３
のビットのモジュロ２の和であり、これはオール０の状
態からステップさせるためのものである。

命令カウンタ２８は１０２４個の状態を順次進行するが
、その順序は普通と違っている。

ＲＯＭ２６中の命令は対応するシーケンスのロケーショ
ンに置かれる。

ロケーション０への分岐は可能であるが、命令カウンタ
２８の循環が許されている場合には、ロケーション０ヘ
スキツプする。

６．８ ポール・ビット（ＰＢ）カウンタ第８図のＰＢ
カウンタ３２は４ビットのＤラツチ・カウンタである。

このカウンタはポーリングの間は一連のデバイス・アド
レスを発生するために使用され、入力及び出力動作の間
はＩ／Ｏインタフェースを介して伝送されるビット数を
カウントするために使用される。

６．９ ループ同期制御 第１０図のループ同期制御１４はＴＬＡをループと同期
させる。

外部発振器から与えられるクロツク入力は、ループにお
けるビット速度の１６倍に近くなるように選ばれる。

このクロックは４ビットのＤラツチ・カウンタを動作さ
せ、従って該カウンタは１ビット時間ごとに１６カウン
ト分前進する。

カウントが１５から０へ循環するとき、ＲＬＬＳパルス
が発生されてループ送信時間を通知する。

カウントが７から８へ前進してＲＬＳパルスが発生され
るとき、ループ受信時間が通知される。

このカウンタをループに対する正しい位相に維持すべく
、受信線ＴＴＬ上のすべての前縁は現在のカウント位相
と同期され、そしてもしカウントが８乃至１５の範囲に
あれば、次の増分は１ではなく２となる。

もしカウントが０乃至７の範囲にあれば、次の増分はス
キツプされる。

この結果、ループ・ビット時間の前縁ではカウントは０
又は１５のいずれかに維持される。

サンプリングはビット時間の中間で行われ、送信はビッ
ト時間の終りに行われる。

ＴＬＡを通過するには１ビット時間の遅延を要する。

ループ受信時間は送信時間よりも常に７カウント以上前
である。

こうすることによりＲＬＳ時間からＲＬＬＳ時間まで、
すなわちビット時間の７／１６がマイクロプロセッサの
動作のために保証される。

６．１０ Ｉ／Ｏインタフェース論理（出力動作）第８
図及び第９図のＩ／Ｏインタフェース論理（出力動作）
が起動されるのは、マイクロプログラムが第６図のＤＯ
Ｒフル・ラッチをセットするときである。

このことが行われるのは、マイクロプログラムがデバイ
ス・アドレスを選択シフト・レジスク３４ヘロードし且
つコマンド又はデータをＤＯＲ４４ヘロードした後であ
る。

この制御はデバイスからアクセプト信号を受取る際に妥
当アクセプト・ラツチ６２及び任意アクセプト・ラツチ
６４をセットし且つＤＯＲ４４の内容をデバイスへ直列
に伝送する。

第９ビットが送信されると、ＤＯＲフル・ラッチを含む
インクフェース制御がリセットされる。

書込選択ゲート（ＧＡＴＥ ＷＲ ＳＥＬ）信号を生ず
るためのラッチは、ＤＯＲフル・ラッチがセットされる
ことに応じてセットされ、ＤＯＲフル・ラッチがリセッ
トされることに応じてリセツトされる。

この信号はＤＯＲ４４内のデータをゲートするために用
いられる。

使用中デバイスは任意アクセプト・ラツチ６４をオンに
転ずるようなショート・アクセプト・パルスを戻すこと
によりその選択アドレスに応答する。

当該制御はこの信号を認識し、フル・アクセプト信号を
待機するか又はマイクロプログラムがＤＯＲフル・ラン
チをリセットするまで待機する。

もし接続されていないデバイスへコマンドが送られるな
らば、アクセプト・パルスは受取られないであろう。

このような場合、インタフェース制御はパス・モードＩ
／Ｏ線（外部線）をテストし、もしそれがダウン状態に
あれば、第６図のパス・モード・ラッチをセットすると
ともに、第６図のＤＯＲフル・ラッチを含むインクフェ
ース制御をリセットする。

もしパス・モードＩ／Ｏ線がダウン状態になり、すなわ
ちアースヘストラツプされていないならば、ＤＯＲフル
・ラッチがマイクロプログラムによってリセットされる
まで又はプログラム・リセットが実行されるまで、イン
タフェース制御は変化しない。

６．１１ Ｉ／Ｏインタフェース論理（入力動作）第１
１図のＩ／Ｏインクフェース論理（入力動作）が起動さ
れるのは、マイクロプログラムが第６図の読取待機ラッ
チをセットするときである。

これはＳＥＴ命令によって行われるが、一層詳細には、
或るデバイスがその要求線を上昇させることによりアテ
ンションを必要としているか又はセンス情報若しくはデ
ータについて準備完了していることを指示した後に行わ
れる。

読取待機ランチはポール選択ゲート・ランチ６６及びポ
ール・ランチ６８をオンに転ずる。

諸デバイスをポールする場合、当該インクフェース制御
は、第８図のＰＢカウンタ３２の出力を諸インタフェー
ス選択線へ接続し、そして該カウンタをデバイス・アド
レスのシーケンスに沿って１から順次前進させる。

このシーケンスは要求中デバイスがそのアドレスを認識
して第１１図の要求応答線を上昇させるまで継続する。

このことが生ずる場合、応答デバイスのアドレスは選択
シフト・レジスタ３４に保持され、ＰＢカウンタ３２は
ビット・カウンタとして機能するためにリセットされ、
そして読取待機ラッチはマイクロプロセッサを再開させ
るためにリセットされる。

シーケンス中のこの点において、デバイスはそのコマン
ド又はテークを１フレームあたり１ビットの速度でイン
タフェースを介して送信する。

マイクロプログラムは９個のＬＤＡ，ＳＴＡ動作又はそ
れらの等価動作によってこのデータをＲＡＭ２４へ移動
する。

当該インタフェース制御は諸データ・ビットに対応する
フレームをカウントし、そして９ビット時間後、該イン
タフェース制御はリセットされる。

６．１２ ＲＡＭ 第４図のＲＡＭ２４は１０４Ｘ１の配列 を有し、機械状態、処理中のコマンド、伝送中のデータ
、種々の標識、等を記憶するためにマイクロプログラム
によって利用される。

ＲＡＭ２４はすべてのソース動作中に妥当なソースとし
て、そしてまたすべての行先動作中に妥当な行先として
アドレスすることができる。

６．１３ ＲＯＭ 第４図のＲＯＭ２６は１０２４Ｘ１２の 配列を有し、マイクロプロセッサのマイクロ命令を保持
する。

ＲＯＭ２６は第７図の命令カウンタ２８からそのアドレ
スを受取り、そしてその出力ビットをＯＰ解読器、ソー
ス／行先解読器、ＲＡＭアドレス入力及び命令カウンタ
２８（分岐アドレス）へ供給する。

６．１４ 同期待機 第１２図の同期待機ランチ５６の目的は、待機状態への
出入りを命令サイクルの開始点と同期させることにある
。

待機状態へ入るのは、受信待機ラッチ又は読取待機ラッ
チのいずれかがセットされているときである。

このことが行われるのは、クロツク２がダウン状態にあ
る間の命令サイクルの後半である。

次，のサイクルの開始時にクロツク２が上昇すると、同
期待機ラッチがセットされる。

これは命令カウンタ２８をその現在の値に維持するとと
もに、クロツクＡがＴＬＡを待機状態に置くことを禁止
する。

同期待機ラツチ５６か、らの遅延出力は通常の゛復元１
”信号を短縮した信号を与える。

かくて、″ＲＯＭラッチ・ゲーｇ″信号（第４図参照）
はその正規の時間に下降し、よって待機状態の間ＲＯＭ
出力をラッチする。

待機状態からの脱出は受信待機ラッチ又は読取待機ラッ
チのリセットによって開始される。

これもまたクロツク２が下降状態にある命令サイクルの
後半に生ずる。

クロック２が上昇するとき、同期待機ラッチがリセット
される。

かくて、命令カウンタ２８の前進が可能となり、そして
クロツクＡが活勢化されるので、マイクロプロセッサは
その動作を再開することになる。

６．１５ クロツク論理 第１２図のクロツク論理はＲＡＭ２４， ＲＯＭ２６及び命令カウンタ２８に必要なクロック信号
を供給する。

クロツク信号ｆ１はチェーンを形成する４個のＤラツチ
を通して供給され、これらのラッチは比較的高い周波数
のクロツク信号ｆ２によって並列にクロツクされる。

これらのラッチ段から得られる諸出力はｆ１波形の４コ
ピーであり、その各々は先行出力から所定時間ずつ遅れ
ている。

対応する信号線はＱＡ，ＱＢ，ＱＣ，ＱＤとなるように
表記されており、それらを反転したものも利用すること
ができる。

ＱＤとよって付勢される駆動回路はクロツク２信号を発
生してＴＬＡ命令カウンタ２８の基本タイミング信号を
与える。

ＲＡＭクロツクＲＣＡは０によって付勢される駆動回路
から生じ、ＲＡＭクロツクーＲＣＢはＱＢによって付勢
される駆動回路から生じる。

ＲＡＭクロックーＲＣＡはＱＤ及びＱＢによって付勢さ
れるアンド回路から生じ、ＲＡＭクロツクＲＣＢはＱＡ
及びＱＢによって付勢されるアンド回路から生じる。

ＲＯＭ選択信号はＱＤによって付勢される駆動回路から
生じ、ＲＯＭ復元信号はＱＡ，ＱＣで及び待機信号によ
って付勢されるアンド回路から生じる。

待機中、ＲＯＭ復元信号はダウン状態に維持される。

さらに、必要ではあるが図示されていないものに、■／
０インタフェースの選択信号に対する４個の非反転駆動
器がある。

■．マイクロプログラミング ７．１ 概要 ＴＬＡはループと接続された諸デバイスとの間で情報を
転送する。

ハードウエアと関連するマイクロプログラムは種々の機
能を遂行することができる。

これらの機能には、到来するループ・データの受信及び
記憶、検査、妥当なループ・コマンドの実行、データ及
びコマンドのデバイスへの送信、デバイスからのデータ
及びサービス要求のアクセプト、等が含まれる。

これらの動作を容易にするには、種々のレジスタ、カウ
ンタ、モード及び状態ラッチが必要になる。

このような素子がハードウエア中に設けられていない場
合には、ＲＡＭ ２４中のビットがこのような目的のために割当てられる
。

正常動作の場合、各ループ・ビットは特定の命令“受信
待機ＳＥＴ”（セクション５．１参照）を実行すること
によって受信される。

この命令は第６図の受信待機ラツチオンに転じ、そして
該ラッチはマイクロプロセッサを待機状態に置く。

次のビットが到着するとき、第１０図のループ同期制御
１４は”ＲＬＳ遅延化”パルスを発生する。

このパルスは受信待機ラッチをリセットするとともに、
累算器２２に置かれたループ・ビットの命令処理を再開
させる。

従って、ループ・ビットを受信した後の累算器２２の内
容は、”受信待機ＳＥＴ”動作直前の時間におけるその
値から変更されてしまっている。

もし受信されたビットを修正して出ビソトとする必要が
あれば、ループ・ビットが受信されてから送信前ラツチ
１６がロードされるまでの間には極く限られた数のサイ
クルしか利用することができない（もちろんこの時間の
大きさはループ・ビット速度に依存する）。

７．２ プログラム・セグメント 前掲の試機能を遂行するために使用される．マイクロコ
ードの代表的なセグメントはセクション７．３の表に示
されている。

ここでは、セクション５．１で説明されたＴＬＡ命令の
動作との類似性が仮定される。

以下で使用される表記゛・・・・・・・・・”は、“受
信待機ＳＥＴ”命令相互間並びに受信及び送信の間の適
正な時間間隔を超過しないような、”受信待機ＳＥＴ”
命令を除く任意の数の介在命令を表わす。

第１群のマイクロコード・セグメントはループインタフ
ェースに係る。

セクション７．３の表−１ａは、２つの連続するループ
・ビットが受信され且つＲＡＭ２４中のロケーションＲ
ＡＭ１及びＲＡＭ２にそれぞれ記憶される態様を示す。

表−１ｂは、ＲＡＭ２４中のロケーショ ンＲＡＭ１及びＲＡＭ２に記憶された連続ループ・ビッ
トがループへ送信される態様を示す。

受信ビットを反転及び送信する機能は、表−１０に示さ
れる。

受信ビットは累算器２２が反転される前に保存される。

ＴＯＩは０ビットのソースである。

マイクロコード・セグメントの次のグループは、ＴＬＡ
とデバイスの間のインタフェースのために使用される。

表−２ａはＲＡＭ（ＲＡＭ１乃至ＲＡＭ８）からデバイ
スへデータが送信される態様を示す。

デバイス・アドレスは、最初の段階で、ロケーション ＡＤＲ１，・・・・・・・・・ＡＤＲ４から選択シフト
・レジスタ３４ヘシフト・インされる。

説明の便宜上、デバイスへ送られるＤＯＲ４４の第１ビ
ットは０であるとする。

次いで、ロケーションＲＡＭＩ，・・・・・・・・・，
ＲＡＭ８からＤＯＲ４４ヘデータがシフト・インされる
。

最後に、ＤＯＲフル・ラッチがセットされる。

表−２ｂは、デバイスからデータが転送される態様を示
す。

セクション■で説明されるように、読取待機ラッチがセ
ットされているとマイクロプロセッサは待機状態に置か
れ、そしてハードウエアは諸デバイスのポーリングを開
始する。

処理が再開する場合、デバイス・データの第１ビットは
テーク・イン線上にあり且つ各ビットは正確に２機械サ
イクルの間データ・イン線上に留まる筈である。

この動作の完了時、選択シフト・レジスク３４は伝送中
デバイスのアドレスを保持する。

マＣＮロコード・セグメントの第３グループは、種々の
ＴＬＡ内部機能を遂行するために使用される。

表−３ａは、特定のビット・パターン゛１００１”の生
起を調べるためにＲＡＭビット・ストリングＲＡＭ１，
・・・・・・・・・，ＲＡＭ４がテストされる態様を示
す。

もしＲＡＭパターンが所望のパターンと一致していれば
、累算器２２はこのセグメントの終りにセットされる。

表−３ｂは、２つの２ビット・フィールド（ＲＡＭビッ
トＡＩ，Ａ２及びＢ１，Ｂ２）が比較される態様を示す
。

分岐アドレス“不一致″は、２フィールドが一致しない
とき必要になるものと仮定される。

表−３ｃは、２ビット・フィールド（ＲＡＭビットＡＩ
，Ａ２）の解読様式を示す。

説明の便宜上、制御は後に共通のアドレス ”ＥＮＤ”に戻されるものと仮定する。

幾つかの値゛ｏｏ”，″Ｑ＄１，“１０′及び１１１１
はＲＯＭアドレスを表わす。

表−３ｄは、２ビット・カウンタ（ＲＡＭビツ−ＣＯ，
Ｃｌ；ここでＣＯが最有意ビット）が歩進される態様を
示す。

”１″は゛１″ビットのソースであり、″０”は″′０
”ビットのソースである（現実には、もつと数の多いカ
ウンタ・ビットが使用されよう）。

７．３表 −１５１− ７．４ スロット共有の例 ＴＬＡ，特にマイクロプロセッサの動作をさらに説明す
るため、スロット共有の機能が以下で考察される。

スロット共有は前掲のＢｏｗｍａｎその他による米国特
許出願明細書に開示されている。

スロット共有は、複数のＴＬＡ（″スロット・グループ
”）が同じスロット・アドレスを共有することを可能に
するような機構である。

以下では、゛デバイス・コマンド″はデバイス・アドレ
スを含むループ・コマンドを指称し、該デバイス・アド
レスは普通に記録されるとともに、デバイス・インタフ
ェースを介して送信される。

代表的な動作では、スロット・グループ中ｍ任意のＴＬ
Ａは、アテンション・コマンド、すなわち要求中デバイ
スのアドレスを保持するサービス要求コマンドを送信す
ることによってスロットの使用を要求することができる
。

同じスロット・グループ中にある他のＴＬＡは、このア
テンション・コマンド又は（コントローラによって送ら
れる）そのエコーを受取ると、自動的にパス・モードへ
強制される。

代替的に、コントローラは所望のＴＬＡヘデバイス・コ
マンドを与えることによってこのＴＬＡを除くスロット
・グループのすべてのＴＬＡを直接にパス・モードへ強
制することができる。

パス・モードにある任意のＴＬＡはループ・ビットをそ
のまま再送する。

トランザクションの完了時、ループ・コントローラはパ
ス・モード脱出コマンドを発してスロット・グループ中
にあるすべてのＴＬＡをアイドル状態に戻すことができ
る。

この場合、ＴＬＡはスロットの使用を再び要求すること
ができるようになる。

代替的に、スロット・グループ中の任意又はすべてのＴ
ＬＡがパス・モードにあったとしても、コントローラは
任意のデバイス・コマンドをスロット・グループ中の任
意のＴＬＡへ発することができる。

選択されたＴＬＡはこのコマンドを実行してパス・モー
ドを脱するが、スロット・グループ中の他のすべてのＴ
ＬＡはパス・モードに留まるか又は該モードに復帰する
。

ＴＬＡマイクロプログラムは選択された１組のループ・
コマンドを許容する。

これらのコマンドはデバイス・コマンドではなく、しか
もＴＬＡがパス・モードにあったとしても実行可能なも
のである。

スロット共有を実施するに必要な主要プロセス及び判断
は、第１７図の流れ図に図示されている。

ここには、コマンドを認識及び実行するためのマイクロ
プログラムの要部が図示されている。

図面を簡潔にするため、スロットを形成する連続ループ
・ビットの明示的な受信及び記憶は示されていない。

同様に、カウンタの更新、状態ビットの修正、等の他の
機能は暗示されているけれども図示されていない。

これらの詳細は、前掲のＢｏｗｍａｎその他及びＭｃＣ
Ｉｅａｒｎその他による米国特許出願明細書中に見出す
ことができる。

第１７図の流れ図は次の諸点を仮定している。

１．ＴＬＡはスロット共有モードにある（前記Ｂｏｗｍ
ａｎその他の特許出願明細書を参照）。

２．フレーム同期は獲得されている（前記ＭｃＣ］ｅａ
ｒｎその他の特許出願明細書を参照）。

３．考察中のものに先行するスロット期間中、マイクロ
プログラムはＲＡＭビット ”ＭＹＳＬＯＴ”の正しい値を生ぜしめた（前にスロッ
ト・カウンタを歩進しその値をベース・スロットと比較
し適当な他の状態情報を使用することによる）。

″ＭＹＳＬＯＴ”は現スロットが当該ＴＬＡのためのも
のであるか否かを示す。

スロット受信中の代表的な動作は次の通りである。

（但し、このスロット期間中のコマンドの受信が特に強
調されている。

）ブロック２００：スロットの受信を開始する。

ブロック２０２：”ＭＹＳＬＯＴ”をテストする。

ブロック２０４：もしフ七ツク２０２の ＭＹＳＬＯＴ判断がＮＯであれば、このスロットで受信
されたすべてのループ・ビ ットを再送する。

（このブロックは受信されたループ・ビットと確立され
たフレ ーム・スロット・パターンを比較するこ とによりＴＬＡがフレーム同期状態にあ るか否かを周期的に再検査することを含 む。

）ブロック２０６：もしブロック２０２の ＭＹＳＬＯＴ判断がＹＥＳであれば、到来スロットの第
１（″コマンド′）ビット をテストする。

ブロック２０８：（当該スロットのコマンド・ビットが
リセットされていて、コマンド ではないことを指示する場合）もしパス・モードにある
ことが決定されるならば、 ブロック２０４でスロットをパス、すな わち受信されたループ・ビットをそのま ま再送する。

もしパス・モードになければ、ｔロック２１０でスロッ
トの残存ビ ットを適当に処理することによりＴＬＡ の現状態を与える。

ブロック２１２：（コマンド・ビットがセットされてい
て、コマンドが受信されてい ることを指示する場合）スロットの残り のビットを記憶する。

ブ爾ツク２１４：スロットの第１ハーフ（最初の２ビッ
トを除く）を第２ハーフと比 較することによりコマンドの妥！性茶テ ストする。

もし両ハーフが一致しなければ、ブロック２００に戻る
。

ブロック２１６：（コマンドが妥当である場合）コマン
ド・フィールドを解読してコ マンドの型を決定する。

ブ吊ツク２１８：パス・モード・ラッチをテストする。

もしこのラッチがセットされていなければ、ブロック２
２８へ進行し てそのコマンドを実行する。

ブロック２２０：（パス・モード・ラッチがセットされ
ている場合）もし解読された コマンドがデバイス・コマンドであれば、次の作用が行
われる。

まずブロック２２２ではパス・モード ラッチをリセットし、次にブロック２２４では選択シフ
ト・レジスタ３４にデバイ ス・アドレスをロードし、ＤＯＲ４４ にデバイス・コマンドをロードし、そし てＤＯＲフル・ラッチをセットする。

かくて、ＴＬＡによってアドレスされたテ バイスヘコマンドを送信する試みが行わ れる。

セクション５．５で説明したように、もしアドレスされ
たデバイスが接続され ていなければ、パス・モード・ラッチは ハードウエアによって自動的にセットさ れる。

もしアドレスされたデバイスが事実上接続されていれば
、該デバイスはコ マンドをアクセプトし、そしてパス・モ ード・ラッチは後の時間までリセットさ れた状態に留まる。

ブロック２２６：パス・モードでは非デバイス型の或る
コマンドが許される。

このブロックはパス・モードでは許されないよ うなコマンドの実行を禁止する。

ブロック２２８：当該コマンドを実行する。

もしこのコマンドがデバイス・コマンド であれば、ブロック２２４について説明 されたと同じ機能及び考察がここにも適 用できる。

■．出力動作（デバイス非使用中） 以下第１３図のタイミング図を参照して説明する。

外部クロッキング波形”フレーム″及び゛サンプル”は
Ｉ／Ｏインタフェースをクロツクするために与えられる
。

（第９図参照）出力動作が開始されるのは、マイクロプ
ログラム中のＳＥＴ ＤＯＲ命◆がＤＯＲフル・ラッチ
をセットするときである。

第１３図に図示されるように、この動作は フレーム″
及び”サンプル″に関して可能な２つのタイミング関係
を有する。

ＳＥＴ ＤＯＲ命令は第１３図及び第１４図において星
印で示されているように２つのサイクルのうちのいずれ
においても生じうる。

従って、ＤＯＲフル・ラッチは星印の付いた破線の波形
で示されているように早期にセットされることもある。

どちらの場合においても選択信号は現在の゛フレーム”
の下降後に妥当になる。

選択されたデバイスから戻されるアクセプト信号は任意
アクセプト・ラツチ６４を直ちにセットし、その後も引
続き存在するならば、サンプル信号の下降時に妥当アク
セプト・ラツチ６２をセットする。

後続フレーム時間中、選択信号の上昇とともに９データ
・ビットがインタフェースを介してゲートされる。

ＰＢカウンタ３２（第８図）は送信されたビットをカウ
ントし、第９ビットが転送された後リセットを開始させ
る。

ＤＯＲフル・ラッチがリセットされると、出力動作を完
了したことがマイクロプロセッサに通知される。

■．出力動作（デバイス使用中又は非設置）第１４図の
タイミング図を参照するに、もし出力動作が使用中のデ
バイスを選択するならば、ショート・アクセプト・パル
スが戻される。

このショート・アクセプト・パルスは第９図の任意アク
セプト・ラツチ６４をセットするが、サンプル信号の前
に消滅するので、妥当アクセプト・ラツチ６２をセット
することはない。

インタフェース論理は選択線及びＤＯＲデータ線を妥当
に維持してフル・アクセプトを待機する。

マイクロプロセッサはこの出力動作の完了を待機してい
る間に受信待機を含む他の動作を継続することができる
。

フル・アクセプトの到着は妥当アクセプト・ラツチ６２
をセットし、かくてこの出力動作はセクション■で説明
したと同様に進行する。

もし選択されたデバイスが設置されていなければ（そし
てパス・モードＩ／Ｏ線が結合されていなければ）、フ
ル及びショート・アクセプト・パルスのいずれも受信さ
れることはない。

この場合、任意アクセプト・ラツチ６４の代わりに第６
図のパス・モード・ラッチがセットされ、ＤＯＲフル・
ラッチのリセットを含む出力動作が終了される。

この状況ではＴＬＡはパス・モードにあると言われる。

Ｘ．入力動作（ポーリング及びデータ・イン）第１５図
及び１６図のタイミング図を参照するに、送信すべきデ
ータを有しているか又はアテンションを必要とするＩ／
Ｏデバイスは第２図の多重イン要求線を上昇させること
によって入力動作を開始する。

マイクロプログラムは入力要求にサービスする準備がで
きているときはいっでもこの線の状態をテストする。

このテストを行なうための命令は、要求ソースから累算
器２２ヘロードするための命令及び結果が０のとき分岐
するための命令である。

もし或るデバイスが要求線を上昇させたならば、分岐は
取られないであろう。

次の命令である。”読取待機ＳＥＴ”（図中、ＳＥＴ
ＷＴＲＤと略記）は入力動作を開始させてプロセッサを
待機状態に置く。

この要求のソースは知られていないから、ポーリング動
作によって要求中デバイスのアドレスが見出される。

第１１図のポール・ラッチ、ポール選択ゲート・ラッチ
及びポール・カウンタ・ゲート・ラッチがセットされ、
そして第８図のポール・カウンタが既に０ヘセットされ
ていたとしても該カウンクヘ付随的なリセットが発せら
れる。

ポール・カウンタの内容は第５図の選択シフト・レジス
タ３４を介してＩ／Ｏインタフェースの選択線へ接続さ
れる。

併しながら、アドレス０は非選択の場合と同じである。

次のフレーム信号の下降時にＰＢカウンタ歩進パルスは
ポール・カウンタ３２をアドレス１へ前進させる。

もし、第１５図に図示されるように、選択されたデバイ
ス１が偶々使用中であれば、ショート・アクセプト・パ
ルスが戻される。

この信号はポール選択ゲート信号をリセットし、よって
選択信号を下降させる。

次のフレーム信号の下降時にＰＢカウンタ歩進パルスは
ポール・カウンタ３２をアドレス２へ前進させ、そして
ポール選択ゲート・ラッチはデバイス２を選択するため
再びオンにセットされる。

もし、第１５図に図示されるように、デバイス２が偶々
出力データをアクセプトする準備を完了していれば、該
デバイスは選択信号に対しフル・アクセプトで応答する
。

ＴＬＡの動作はショート・アクセプトの場合と同じであ
る。

併しながら、この場合のデバイスは選択信号の下降に対
しアクセプト信号の下降で応答する。

ＰＢカウンタ３２は要求中デバイスが選択されるまで各
後続フレームの下降時に次の上位アドレスへ前進する。

図示の如く要求中デバイスとしてデバイス５が選択され
た場合、要求信号が下降し且つ要求応答信号が上昇する
。

後者の信号はマイクロプログラムを再開させるべく第６
図の読取待機ラッチをリセットし、ポールされたアドレ
スを選択シフト・レジスタ３４に保持させるべくポール
・カウンク・ゲート・ラッチをリセットし，第１１図の
要求応答妥当ラッチをセットし、ＰＢカウンタ３２がデ
ータ・ビットをカウントできるように該カウンタをリセ
ットし、そしてポール・ラッチをリセットする。

第１ビツトはこの時間にはデータ・インにあり、待機状
態から出た最初の命＋のＬＤＡはこのビットを累算器２
２ヘロードする。

第２の命令はこのビットをＲＡＭ２４に記憶し、第３の
命令は記憶されたこのデータ・ビットを読出す。

一般に、１ビットあたり２命今時間があるので、マイク
ロプロセッサはこのデータ速度に対処することができる
。

第９ビットが受信された後、ポール及び要求妥当ラッチ
がリセットされ、ＰＢカウンタ３２がリセットされ、そ
してこの動作を終了させるべく選択線が下降される。

ポールされたデバイスのアドレスは、該デバイスのため
のアテンション・コマンドを組立てる際に使用できるよ
うに、選択シフト・レジスタ３４に残される。

累．要約 前記した装置は、データ及び制御コマンドをビット直列
に伝送するような制御モジュールとの通信を確立及び維
持するために使用される。

またこの装置は応答確認式インタフェースを介して１以
上のＩ／Ｏデバイスと通信を行なう。

この装置は直列データ路編成及び１ビットの、算術論理
ユニット２０を備えたマイクロプロセッサを含む。

算術論理ユニット２０は累算器２２を含み、該累算器２
２は算術演算の結果を記憶するとともに、直列インタフ
ェースに対する入力／出力ポートとして作用する。

制御モジュールへ再送する前の単一ビットを記憶するた
め、送信前ラッチ１６が設けられる。

直列インタフェースを介して受信された諸ビットは累算
器２２及び送信前ランチ１６に同時に記憶される。

もしこのデータがマイクロプロセッサによって修正さる
べきものであれば、送信前ラツチ１６の内容が変更され
、さもなければ該データはそのまま制御モジュールへ再
送される。

このようにしてデバイスは直列同期式ループ伝送システ
ムについて動作することができる，累算器２２に記憶さ
れた諸ビットは算術命令によって修正可能であり、再送
のために送信前ランチ１６へ転送されるか又は組立及び
分配のためにマイクロプロセッサの等速呼出記憶 （ＲＡＭ）２４へ転送される。

マイクロプロセッサは複数の命令を備えており、これら
の命令は連結、移動、セット、分岐及び算術動作を遂行
する。

この命令セットによれば、連続的な直列ビットを受信し
てＲＡＭ２４に記憶するとともに、連続ビットを直列イ
ンタフェースへ送信することを含む完全な通信機構が提
供される。

さらに、ビットの反転及び伝送は、累算器２２の内容を
反転し且つこの反転ビットを送信前ランチ１６へ移動さ
せることによって達成することができる。

この装置のデバイス側では、デバイスとのデータ授受は
累算器２２へ諸ビットをロードし且つデバイスへの伝送
に備えてこれらのビットヲ累算器２２からデバイスの入
力／出力レジスタへシフト・インすることによって行わ
れる。

これらの命令の他の用途は、特定のビット・パターンを
テストすること、２フィールドを適当な分岐動作と比較
すること、アドレス比較及びコマンド解読の如き動作を
遂行するためビット・フィールドを解読することを含む
。

直列インタフェースを介して受信された諸ビットは、ビ
ット同期を確立し且つビット受信時間に再開パルスを発
生するような論理によって同期される。

マイクロプロセッサ・プログラム中の或る命冷は受信待
機ラッチをセットし、該ラッチはマイクロプロセッサを
待機状態に置いてその間プログラム実行を抑止させる。

ビット受信時間には、再開パルスに応答してこの受信待
機ラッチがリセットされ、プログラムが再開する。

プログラムの制御下で、受信ビットはＲＡＭ２４へ転送
されて組立てられ、そしてＲＡＭ２４でプログラムはコ
マンド解読の如き動作を遂行する。

デバイスとマイクロプロセッサの間のテ一タ転送はプロ
グラム制御の下で行われる。

マイクロプログラム中の或る命令は読取待機ラッチをセ
ットし、該ラッチはマイクロプロセッサを待機状態に置
く。

この命令はまたポーリング論理を活勢化するので、該論
理は逐次的アドレスを順次進行することによって１／０
デバイスをポールする。

或るＩ／Ｏデバイスがそのアドレスを認識するとき、該
デバイスは要求応答線を上昇させることによって応答す
る。

このデバイスのアドレスは該デバイスとの接続を維持す
るために選択シフト・レジスタ３４中に保持される３要
求応答信号はＰＢカウンタ３２をリセットするので、該
カウンタは今やデバイスから受信されたビットをカウン
トすべきビット・カウンタとなる。

この信号はまた読取待機ラッチをリセットしてプログラ
ムを再開させ、かくてプログラム制御の下でＩ／Ｏデバ
イスからＲＡＭ２４ヘデータをゲートする。

この装置の利点は、外部接続線の数を減少させるような
直列的な入力及び出力ポートを実現するために最小の論
理しか必要としないという点にある。

本発明の他の特徴点は、この装置と制御モジュールの間
の並びにこの装置とＩ／Ｏデバイスの間の同期及びイン
クロック制御が完全に自動的であるという点にある。

本発明に従って新規な制御が提供されるが、これはマイ
クロプロセッサを待機状態に置いて命令実行を停止させ
るとともに、累算器２２に，次の直列ビットが受信され
るか又はＩ／Ｏインタフェースを介してＩ／Ｏデバイス
のデータが受信されるまで待機させるものである。

マイクロプロセッサの編成は単一ビットの算術論理ユニ
ット２０と多数の直列バス・データ，路に特徴があり、
これらは両者相まって複数の論理的連結動作をビット直
列式に遂行することにより論理のサイズ及び複雑性を減
少させるようにしている。

【図面の簡単な説明】

第１図は本発明が導入されるターミナル・ループ・アダ
プタの全体的ブロック図、第２図はソース／行先解読器
、ソース線、算術論理ユニット（ＡＬＵ）及び累算器ラ
ンチの詳細論理図、第３図は第３ａ図及び第３ｂ図の結
合様式を示す図、第３ａ図及び第３ｂ図はＯＰコード解
読器の詳細論理図、第４図は等速呼出記憶（ＲＡＭ）及
び読取専用記憶（ＲＯＭ）の論理図、第５図はデータア
ウト、選択及び表示子シフト・レジスクの詳細論理図、
第６図は行先ラッチの詳細ブロック図、第７図は命令カ
ウンタの詳細ブロック図、第８図はポール・ビツ−（Ｐ
Ｂ）カウンタ及びＩ／Ｏインタフェース論理の詳細ブロ
ック図、第９図はＩ／Ｏインタフェース制御論理の詳細
ブロック図第１０図はループ同期制御の詳細ブロック図
、第１１図はＩ／Ｏインタフェース制御論理の詳細ブロ
ック図、第１２図は同期待機ラッチ及びクロック駆動論
理の詳細ブ田ンク図、第１３図は出力動作（デバイス非
使用中）のタイミング図、第１４図は出力動作（デバイ
ス使用中又は非設置）のタイミング図、第１５図及び１
６図は入力動作（ポーリング及びデータ・イン）のタイ
ミング図、第１７図はスロット共有を遂行するために必
要な動作例を示す流れ図である。 １０・・・・・・受信線、１２・・・・・・送信線、１
４・・・・・・ループ同期制御、１６・・・・・・送信
前ラッチ、２０・・・・・・算術ユニット、２２・・・
・・・累算器、２４・・・・・・ＲＡＭ、２６・・・・
・・ＲＯＭ，３０・・・・・・Ｉ／Ｏインタフェース制
御、３６・・・・・・バス・イン、３８・・・・・・バ
ス・アウト、４０・・・・・・ソース・スイッチ、４２
・・・・・・行先スイッチ。

Claims (1)

1. 【特許請求の範囲】 １ 直列伝送媒体を介してテーク及び制御コマンドをピ
   ット直列様式で伝送する制御モジュール並びに１以上の
   Ｉ／Ｏモジュールとの通信を確立し且つ維持するための
   装置であって、 前記伝送媒体に接続されていて、ビツ・直列様式で伝送
   される前記データ及び制御コマンドに関するビット同期
   を確立するように動作し、且つ各ビットが受信される毎
   に再開パルスを生ずる千段を含む同期手段と、 前記制御モジュールと前記Ｉ／Ｏモジュールとの間で授
   受されるデータの蓄積及び転送を制御するための逐次的
   なプログラム命令を記憶する手段を含み、該プログラム
   命令を逐次解読することによって制御動作を行うプログ
   ラム記憶式制御手段と、 前記同期手段及び前記プログラム記憶式制御手段に接続
   されていて、第１及び第２の状態のいずれかに付勢可能
   であり、前記プログラム記憶式制御手段による予定の第
   １の命令の解読に応じて第１の状態に付勢されるとき前
   記プログラム命令の逐次的解読を停止させるように動き
   、前記再開パルスに応じて第２の状態に付勢されるとき
   前記プログラム命令の逐次的解読を再開させて前記制御
   モシュールから送信されるテークの蓄積及び転送を可能
   ならしめるように働く第１のインターロック手段と、 前記プログラム記憶式制御手段による予定の第２の命令
   の解読に応じて、前記Ｉ／Ｏモジュールを１つずつ指定
   して、テークを送信する用意ができているか否かを問い
   合わせるポーリンク手段と、前記Ｉ／Ｏモジュールに設
   けられていて、データを送信する用意ができているとき
   、前記ポーリング手段からの問い合わせに応じて要求応
   答信号を生ずる手段と、 前記１／０モジュール及び前記プログラム記憶式制御手
   段に接続されていて、第１及び第２の状態のいずれかに
   付勢可能であり、前記プログラム記憶式制御手段による
   前記第２の命令の解読に応じて第１の状態に付勢される
   とき前記プログラム命令の逐次的解読を停止させるよう
   に働き、前記要求応答信号に応じて第２の状態に付勢さ
   れるとき前記プログラム命令の逐次的解読を再開させて
   前記Ｉ／Ｏモジュールから送信されるデータの蓄積及び
   転送を可能ならしめるように働く第２のインターロック
   手段と を有する通信アダプタ装置。