JPS5858843B2 - 演算増幅回路 - Google Patents

Description

【発明の詳細な説明】 本発明は出力電流の増大化等を可能とした演算増幅回路
に関する。

従来の演算増幅回路（オペアンプ）としては、バイポー
ラ型トランジスタ形成したバイポーラ型オペアンプ、バ
イポーラとＭＯＳの混合型のもの等があるが、全ＭＯＳ
型のオペアンプは未だ市販されていない。

全ＭＯＳ型のオペアンプとした場合には、次のような利
点が具備される。

（イ）バイポーラ型の場合、トランジスタのＶＢＢ（ベ
ース、エミッタ間電圧）及びｈＦＥ（電流増幅率）は温
度依存性が大で、その上電流の温度係数が正であるため
、熱暴走しやすいが。

ＭＯＳトランジスタは電流の温度係数が零になる領域が
あり、たとえその領域から外れたとしても、飽和領域で
動作する限り電流の温度係数が負であるため、熱暴走す
ることはない。

（ロ）バイポーラ型の場合、成る程度大きな入力バイア
ス電流が必要であるが、ＭＯＳ）ランジスタの場合、絶
縁ゲート型で入力インピーダンスが非常に高いため、入
力バイアス電流はｐＡ（ピコアンペア）オー９め非常に
小さい値で済む。

（ハ）バイポーラ型に比較して、ＭＯＳトランジスタは
集積回路化しやすく、小さなチップ面積でオペアンプを
構成することができる。

ところでＭＯＳトランジスタにより構成されたオペアン
プは、差動増幅段とリニア増幅段とが直流的に安定に結
合されることが要求される。

またオペアンプとしては、大出力電流が要求されること
が多い。

この大出力電流化の要求に対しては。出力インピーダン
スを下げるようにすればよいが、ＭＯＳトランジスタは
高インピーダンス素子であるため、出力インピーダンス
を低くするのが容易でない。

そこで出力バッファとして使用するＭＯＳトランジスタ
のチャネル幅を広くしたり、チャネル長を短くして出力
インピーダンスを低くする方法が考えられるが、これに
も限度がある。

またオペアンプは、他の回路と共に集積回路化しなけれ
ばならないので、この要求にも適合するものでなければ
ならない。

そこで本発明の目的とするところは、差動増幅段とリニ
ア増幅段間の閾値マツチングをはかり、また出力バッフ
ァをエミッタフォロワによるミラー回路構成とすること
により、前述の各要求にこたえ得る演算増幅回路を提供
することにある。

以下第１図、第２図を参照して本発明の一実施例を説明
する。

第１図の回路は、大きく分けて定電流源バイアス回路１
、差動増幅回路２、オフセット補償回路３、閾値マツチ
ング回路４、リニア増幅回路５からなる。

上記定電流源バイアス回路１では、Ｐチャネル型ＭＯＳ
トランジスタＴｒ１のソース端は電源電位（＋ＶＤＤ）
の供給端子６に接続され、トランジスタＴ ｒ １のド
レイン端は抵抗Ｒを介して他の電源電位（Ｖｓｓ）の供
給端子７に接続され、トランジスタＴｒ１はゲートとド
レインを共通接続してここから一定電圧を得ている。

差動増幅回路２では、定電流源用Ｐチャネル型ＭＯＳト
ランジスタＴ ｒ ２のソース端が電源端子６に接続さ
れ、トランジスタＴ ｒ ２のドレイン端は差動入力段
素子用Ｐチャネル型ＭＯＳトランジスタＴｒｓ 、 Ｔ
ｒ４のソース端に共通接続されている。

トランジスタＴｒ３ 、 Ｔｒ４のドレイン端はＮチャ
ネル型負荷ＭＯＳトランジスタＴｒ５ 、 Ｔｒ６をそ
れぞれ介して電源端子７に接続されている。

トランジスタＴｒ２のゲートはトランジスタＴｒｌのド
レイン端に接続され、トランジスタＴ ｒ ３のゲート
はオペアンプ入力電圧供給端子ｉｎｌに接続され、トラ
ンジスタＴｒ４のゲートはオペアンプ入力電圧供給端子
ｉｎ２に接続され、トランジスタＴｒ５ 、 Ｔｒ６の
ゲートは共通接続されている。

オフセット調整回路３では、定電流源用Ｐチャネル型Ｍ
ＯＳトランジスタＴｒ７のソース端が電源端子６に接続
され、トランジスタＴｒ７のドレイン端は一対のＰチャ
ネル型ＭＯ８Ｉ−ランジスタＴｒｇ 、 Ｔｒｇのソー
ス端に共通接続され、該トランジスタＴｒＢ 、 Ｔｒ
ｇのドレイン共通接続部つまり出力端ＯｇはＮチャネル
型負荷ＭＯ８Ｉ−ランジスタＴ ｒ １６を介して電源
端子７に接続されている。

トランジスタＴ ｒ ７のゲートはトランジスタＴ ｒ
１のドレイン端に接続され、トランジスタＴｒ８のゲ
ートは入力端子ｉｎ２に接続され、トランジスタＴｒｇ
のゲートは入力端子ｉｎ１に接続され、上記出力端Ｏｇ
はトランジスタＴｒ、５゜’］［’ ｒ６ ｓ Ｔ ｒ
ｔＯのゲートに共通接続される。

閾値マツチング回路４では、電源端子６がＰチャネル型
負荷ＭＯＳトランジスタＴｒ１．Ｎチャネル型部動用Ｍ
ＯＳトランジスタＴｒ１２を介して電源端子１に接続さ
れている。

トランジスタＴｒ１□のドレイン端つまり出力端０３は
該トランジスタＴｒ１１のゲートに接続され、トランジ
スタＴ ｒ １□のゲートは差動増幅回路２のトランジ
スタＴｒ−，のドレイン端つまり出力端０１に接続部τ
ａ）る。

リニア増幅回路５では、電源端子６がＰチャネル型負荷
ＭＯＳトランジスタＴｒ１３．Ｎチャネル型部動用ＭＯ
ＳトランジスタＴｒ１４を介して電源端子７に接続され
ている。

トランジスタＴ ｒ １３のゲートは閾値マツチング回
路４の出力端０３に接続され、トランジスタＴ ｒ １
３のドレイン端はオペアンプ出力端子ｏｕｔに接続され
、トランジスタＴ ｒ １４のゲートは差動増幅回路２
のトランジスタＴ ｒ４のドレイン端つまり出力端０２
に接続されている。

次に上記構成でなる第１図の回路動作を説明する。

差動増幅回路２では、定電流源トランジスタＴ ｒ ２
がバイアス回路１からの直流バイアスで飽和動作し、入
力ｉｎ２に例えば一定の直流電圧が。

入力ｉｎ１には一定の直流電圧に交流分がのった信号が
、負荷トランジスタＴｒ５．Ｔｒ６のゲートにはオフセ
ット補償回路３の出力Ｏｇのバイアス電圧がそれぞれ与
えられて動作する。

ここでトランジスタＴ ｒ ２が飽和領域で動作する限
り、該トランジスタＴｒ２のドレイン電流は一定に保た
れている。

またオフセット補償回路３の定電流源トランジスタＴｒ
７が飽和領域で動作する範囲では、そのドレイン電流は
一定であるから、入力ｉｎ１゜ｉｎ２の電圧に係わらず
出力Ｏｇの電圧は略−走化され、従って差動増幅段の負
荷トランジスタＴｒ５ ｊＴｒ６のケートバイアスは変
化しない。

ただし、入力ｉｎ１ 、ｉｎ２の直流電圧レベルが共に
高くなった場合には、差動増幅段の定電流トランジスタ
Ｔ ｒ ２は非飽和領域に入り、該トランジスタＴｒ２
のドレイン電流が減少し、差動増幅段の出力０１，０２
の直流電圧レベルが低くなってしまう。

このようなオフセット電圧にょる差動増幅段の出力直流
電圧レベルの変動を防止するため、オフセット補償回路
３には次のような機能がそなわったものとする。

即ち差動増幅段の定電流源トランジスタＴｒ２のドレイ
ン電流が減少した場合には、それに見合った分だけ負荷
トランジスタ”５ ｓ Ｔｒ６のゲート電圧を低くすれ
ば、差動増幅段の出力直流電圧レベルを一定化すること
ができ、そのためは上記各トランジスタ間のＷ／Ｌ比（
ｇｍ比つまりコンダクタンス比と考えても同じ）を。

２ｍ３ ：ｇｍ４’ ｇｍ５＝ｇｍ６１ｇｍＢ＝ｇｍｇ
・・・・・・（１）２ｍ２：２ｍ３：ｇｍ５＝ｇｍ
７：ｇｒｎ８：２ｍ１ｏ／２°−（２）のように設定す
る。

ただし上記ＷはＭＯ８Ｉ−ランジスタのチャネル巾、Ｌ
は同じくチャネル長。

ｇｒｎ２はトランジスタＴ ｒ ２のｇｍｓ同様に２ｍ
３〜ｇ１１１１ｏトランジスタＴ ｒ ３〜Ｔｒ１ｏの
ｇｍとする。

上記（１） 、 （２）式の関係つまり定電流トランジ
スタＴｒ２ 、 Ｔｒ７間のｇｍ比と、入力段トランジ
スタＴｒ３ 、 ＴｒＢ間のｇｍ比と、一対の負荷トラ
ンジスタＴｒ５ 、 Ｔｒ６のｇｍの和に対する負荷ト
ランジスタＴ ｒｌＯのｇｍ比とが同じ関係に設定する
ことにより、オフセット補償回路３の定電流トランジス
タＴ ｒ ７のドレイン電流も、上記トランジスタＴｒ
２のドレイン電流と同じように減少するから、その部分
だけ負荷トランジスタＴｒ１ｏのドレイン電流も減少す
る。

従って負荷トランジスタＴｒ５゜Ｔｒ６のゲート電位も
、上記電流減少に応じて減少し、これで差動増幅段の出
力０１，０２の直流レベルが一定化されるものである。

一方、閾値マツチング回路４は差動増幅段の出力０１，
０２の直流レベルに係わらず、リニア増幅回路５の入出
力特性と差動増幅段の出力電圧との間のずれを防止し、
常にオペアンプの出力ｏｕｔの直流レベルを一定化しよ
うとする回路である。

即ち上記のように入力ｉｎ１．ｉｎ２の直流電圧レベル
が共に上った場合に、たとえ差動増幅段の出力０１．０
２の直流電圧レベルが下ったとしても、これに対応して
閾値マツチング回路４の出力０３の直流バイアスが上る
ので、オペアンプ出力ｏｕｔの直流電圧が一定化される
ことになる。

ただしこの場合も、トランジスタＴｒ１１〜Ｔ ｒ １
４のｇｍ 比を調整しなけれはならないが、これら各ト
ランジスタ間のｇｍ比（Ｗ／Ｌ比）を。

ｇｍ、 □ ： ２ｍ１２： ２ｍ１３ 二 ｇＨ１
ｘ＋ °°°°°°（３）のように設定す
る。

ただしｇｍｌｌはトランジスタＴ ｒ １１のｇｍ、同
様にｇｍ１□〜ｇｍ１４はトランジスタＴ ｒ １２〜
Ｔ ｒ １４のｇｍである。

上記（３）式の関係、つまり負荷トランジスタＴｒ１１
、 Ｔｒｌ３の間のｇｍ比と駆動用トランジスタ”１
２ 、 Ｔｒｌ、間のｇｍ比とを同じにすることにより
、オペアンプ出力ｏｕｔの直流レベルを一定にすること
ができる。

ただしこの場合、出力０１，０２が変動すると言っても
、これら出力電圧が等しいと言う条件が必要であるが、
この０１，０２は差動増幅段の出力であるため、前記の
ように差動増幅段が対称構成である限り、上記の条件は
満される。

このようにして入力ｉｎｌ、ｉｎ２の直流電圧レベルに
係わらず。

オペアンプ出力間ｔの直流レベルを一定化できるもので
ある。

第２図はオペアンプ出力電流を増大化するための第１図
の出力バッファ回路である。

第２図の回路は、大きく分けて出力バツファ２１．温度
補償回路２２からなる。

出力バッファ２１は、電源端子６，７間にバイポーラ型
のＮＰＮ トランジスタＱ２１．Ｎチャネル型ＭＯＳト
ランジスタＴ ｒ ２１を直列接続している。

トランジスタＱ２１のベースは。リニア増幅回路５の出
力端ｏｕｔに接続されている。

また温度補償回路２２は、電源端子６，７間にＮＰＮト
ランジスタＱ２□、Ｎチャネル型ＭＯＳトランジスタＴ
ｒ ２２を直列接続している。

トランジスタＱ２２のベースはＱ２１のベースと共通接
続され。

トランジスタＴｒ２２のドレイン端とトランジスタＴｒ
２１ ｓ Ｔｒ２□のゲートは相接続されている。

トランジスタＱ２□ｚ Ｑ２□は同一電気特性を有し、
またトランジスタＴｒ２１ ｓ Ｔｒ２２も同じである
。

抵抗Ｒ１は寄生的ないし適宜設けられるもので、無視し
て考えてよい。

第１図の回路では、リニア増幅回路５に充分な電圧利得
が必要であるため１周波数特性があまりのびず、出力電
流を大きくすることができない。

即ちＧＢ積一定により、電圧利得Ｇを大とすればバンド
幅Ｂが狭くなり、このバンド幅Ｂが狭いということは、
瞬時に大電流を流せないことに対応するから、出力電流
が小となる。

そこで第２図では、出力バッファ２１をエミッタフォロ
ワ構成として出力電流を大幅に増加させるようにし、エ
ミッタフォロワの負荷としてＭＯＳトランジスタＴｒ２
１を用いている。

ここで問題になるのが、エミッタフォロワとして用いる
バイポーラトランジスタＱ２□の温度特性である。

即ちバイポーラトランジスタの電流の温度係数は正であ
るのに対し。

ＭＯ８ｔ−ランジスタのそれは逆の特性である。

従って第２図の回路では、エミッタフォロワの温度特性
（例えば温度ドリフト等）の改善を行なうために、ミラ
ー回路を構成している。

つまり出力段のエミッタフォロワと略同−の構成で温度
補償回路２２を形成し、その出力をエミッタフォロワの
負荷ＭＯ８）ランジスタのゲートバイアスとするのであ
る。

このようにすれば、ベース電圧ｏｕｔに対して出力バッ
ファ２１及び温度補償回路２２は同様な変化をし、負荷
トランジスタＴ ｒ ２１のドレイン、ソース間電圧が
一定化されるようにゲートバイアスが印加されるので、
バッファ回路２１の出力直流電圧Ｏが一定化されるもの
である。

第３図は第２図の回路の変形例である。

上記のように第２図の回路は、ｏｕｔの直流電圧が変化
しても、出力Ｏの直流電圧は変化しない。

しかしｏｕｔの直流電圧変動でＭＯＳトランジスタＴｒ
２１゜Ｔｒ２２を通る電流が変化する。

つまり出力インピーダンスが変化する問題がある。

これに対し第３図の回路では、温度補償回路２２のトラ
ンジスタＱ２□のベースを電源端子６に接続しているた
め。

ｏｕｔの直流電圧に係わらずトランジスタＱ２□のコレ
クタ、エミッタ間電流は一定であり、トランジスタＴｒ
２□の電流が一定化される。

従って第３図の回路は、第２図の回路における出力イン
ピーダンスの問題はない。

しかし完全なミラー回路構成ではないので、第２図の回
路はどの温度補償効果は期待できないものである。

上記の如く構成されたオペアンプにあっては、次の如き
利点が具備される。

即ち出力バッファ回路に出力インピーダンスが小さいバ
イポーラトランジスタを用いるから、オペアンプの出力
電流の増大化が期待できるし、また上記バイポーラトラ
ンジスタを用いたことによる温度補償も確実に行なわれ
ている。

また上記バッファに電流利得の良好なバイポーラトラン
ジスタを用いたことにより、周波数特性が改善され、こ
のためスルーレート（単位時間当りのオペアンプ出力電
圧変化）も増大する。

またオペアンプでは、オペアンプ入力に対しオペアンプ
出力が１８００以上位相が遅れると、人、出力間で発振
現像が生じるから、これを防止するため位相補償用コン
デンサを用いるが、この位相補償を行なう場合、ミラー
効果によりリニア増幅回路５の入出力端子間で行なうの
が最も望ましい。

つまりリニア増幅回路５の入出力端子間に位相補償用コ
ンデンサＣｏを設けると、リニア増幅回路５の入力部と
接地間に上記Ｃｏより大きなコンデンサを付加したと等
価になるからである（ミラー効果）。

また上記位相補償は、リニア増幅回路５の周波数特性が
のびている方が、より良好に行なえる。

ところで第３図または第４図のバッファ回路がない場合
は、リニア増幅回路５の電圧利得が充分必要であること
から、周波数特性がのびず、従って位相補償効果が効き
にくくなるため。

大容量の位相補償コンデンサが必要となるが、第３図ま
たは第４図の回路を用いた場合は１周波数特性がのびる
ため１位相補償用コンデンサの容量値が充分小さくて済
み、該コンデンサの集積回路内への内蔵が可能となるも
のである。

第４図ないし第１０図は本発明の他の実施例であるが、
前実施例と回路的に対応するから、同一符号を付して説
明を省略し、異なる部分のみの説明を行なう。

第４図は使用素子のチャネル型を反対化した点が第１図
の場合と異なるだけで、動作原理は全く同じである。

第５図は第１図のオフセット補償回路３を省略した場合
の例である。

従ってこの回路は入力ｉｎｉ、ｉｎ２によるオフセット
補償は行なえない。

ただしこの場合負荷トランジスタＴ ｒ ５のゲートと
ドレインを共通化し、その電位を負荷トランジスタＴｒ
６のゲートバイアスとしているから、そのミラー回路の
効果により、第１図の場合よりも電圧利得が例えば１０
ｄＢ程度増加する。

第６図は第５図の使用素子のチャネル型を反対化したも
のである。

第７図は第１図の閾値マツチング回路４を省略した例で
ある。

ただし負荷トランジスタＴ ｒ １３のゲートバイアス
はバイアス回路１から与えるものとする。

この回路は第１図及び第５図の回路と比較して、差動増
幅段とリニア増幅段の回路閾値電圧をマツチングさせに
くいため、入力オフセット電圧が大きくなる可能性があ
る。

第８図は第７図の使用素子のチャネル型を反対化した場
合の例である。

第９図、第１０図は第２図、第３図の使用素子の極性を
反対化した場合の例であり、対応する個所には同一符号
を付して説明を省略する。

以上説明した如く本発明によれば、オペアンプ出力段の
直流レベルの安定化、出力電流増大化、温度補償が可能
であり、また周波数特性が改善されるのでスルーレート
も良好になり、また位相補償用コンデンサも小型化でき
るので集積回路化に適した演算増幅回路が提供できるも
のである。

【図面の簡単な説明】

第１図、第２図は本発明の一実施例の回路図、第３図は
第２図の変形例の回路図、第４図ないし第１０図は本発
明の他の実施例の回路図である。 ２・・・・・・差動増幅回路、４・・・・・・閾値マツ
チング回路、５・・・・・・リニア増幅回路、２１・・
・・・・出力バッファ、２２・・・・・・温度補償回路
。

Claims (1)

1. 【特許請求の範囲】 １ 一対の差動入力段ＭＯＳトランジスタの一端側共通
   接続部と電源の一方の電極との間に電流源ＭＯＳトラン
   ジスタを接続し、前記差動入力段ＭＯＳトランジスタの
   他端側と電源の他方の電極との間に負荷ＭＯＳトランジ
   スタを接続してなる差動増幅回路と、電源の一方の電極
   と他方の電極との間に負荷ＭＯＳトランジスタ及び駆動
   ＭＯＳトランジスタを直列接続してなり、該駆動ＭＯＳ
   トランジスタのゲート電極に前記差動増幅回路の出力供
   給を受けるリニア増幅回路と、電源の一方の電極と他方
   の電極との間に閾値マツチング用負荷ＭＯＳトランジス
   タ及び駆動ＭＯＳトランジスタを直列接続してなり、該
   駆動ＭＯ８）ランジスタのゲート電極に前記差動増幅回
   路の出力供給を受け、前記閾値マツチング用負、荷ＭＯ
   Ｓトランジスタ及び駆動ＭＯＳトランジスタ間の出力を
   前記リニア増幅回路の負荷ＭＯＳトランジスタ及び閾値
   マツチング用負荷ＭＯＳトランジスタのゲート入力とし
   た閾値マツチング回路と、電源の一方の電極と他方の電
   極との間にバイポーラトランジスタ及びＭＯＳトランジ
   スタを直列接続してなり。 前記バイポーラトランジスタのベース電極に前記リニア
   増幅回路の出力供給を受ける出力バッファと、電源の一
   方の電極と他方の電極との間に温度補償用バイポーラト
   ランジスタ及びＭＯＳトランジスタを直列接続してなり
   、前記温度補償用バイポーラトランジスタのゲート電極
   に前記リニア増幅回路の出力供給を受け、前記直列接続
   された温度補償用バイポーラトランジスタ及びＭＯ８Ｉ
   −ランジスタ間の出力を該ＭＯＳトランジスタ及び前記
   出力バッファのＭＯＳトランジスタのゲ゛−ト入力とし
   た温度補償回路とを具備したことを特徴とする演算増幅
   回路。 ２ 一対の差動入力段ＭＯＳトランジスタの一端側共通
   接続部と電源の一方の電極との間に電流源ＭＯＳトラン
   ジスタを接続し、前記差動入力段ＭＯＳトランジスタの
   他端側と電源の他方の電極との間に負荷ＭＯＳトランジ
   スタを接続してなる差動増幅回路と、電源の一方の電極
   と他方の電極との間に負荷ＭＯＳトランジスタ及び駆動
   ＭＯＳトランジスタを直列接続してなり、該駆動ＭＯＳ
   トランジスタのゲート電極に前記差動増幅回路の出力供
   給を受けるリニア増幅回路と、電源の一方の電極と他方
   の電極との間に閾値マツチング用負荷ＭＯＳトランジス
   タ及び駆動ＭＯＳトランジスタを直列接続してなり、該
   駆動ＭＯＳトランジスタのゲート電極に前記差動増幅回
   路の出力供給を受け、前記閾値マツチング用負荷ＭＯＳ
   トランジスタ及び駆動ＭＯＳトランジスタ間の出力を前
   記リニア増幅回路の負荷ＭＯＳトランジスタ及び閾値マ
   ツチング用負荷ＭＯＳトランジスタのゲート入力とした
   閾値マツチング回路と、電源の一方の電極と他方の電極
   との間にバイポーラトランジスタ及びＭＯＳトランジス
   タを直列接続してなり。 前記バイポーラトランジスタのベース電極に前記リニア
   増幅回路の出力供給を受ける出力バッファと、電源の一
   方の電極と他方の電極との間に温度補償用バイポーラト
   ランジスタ及びＭＯＳトランジスタを直列接続してなり
   、前記温度補償用バイポーラトランジスタのゲート電極
   を電源の一方の電極に接続し、前記温度補償用バイポー
   ラトランジスタ及びＭＯＳトランジスタ間の出力を該Ｍ
   Ｏ８）ランジスタ及び前記出力バッファのＭＯＳ ）ラ
   ンジスタのゲート入力とした温度補償回路とを具備した
   ことを特徴とする演算増幅回路。