JPS5858603A

JPS5858603A - 安全自動制御装置

Info

Publication number: JPS5858603A
Application number: JP57160749A
Authority: JP
Inventors: レミ−・フ−レ; ブル−ノ・ドウ・ラングレ
Original assignee: DETEYUDOU E KONSEIYU AERO SOC
Current assignee: DETEYUDOU E KONSEIYU AERO SOC
Priority date: 1981-09-14
Filing date: 1982-09-14
Publication date: 1983-04-07
Also published as: DE3275328D1; FR2512980B1; ES515705A0; IL66807A; EP0074904B1; AU554088B2; ATE25298T1; US4520482A; FR2512980A1; ZA826685B; IL66807A0; CA1186060A; EP0074904A1; BR8205403A; AU8834382A; ES8306654A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、−一の入力信号に基づいて動作する２個の同
等なサブコントローラを比較することによりエラーを検
知することのできるシステムを備えたロジック及びデジ
タル安全自動制御装置に関する。特に本発明は、各サブ
コニ・ドロー歩のためのｍ＝せｉ！！置及びメモリーレ
ジスターのレイアウトに関するもので、これによりレジ
スターと組合せ＆瞳の真理表とを完全にテストできるよ
うにするものである。

本発明がよりよ（理解できるように、先ずいくつかの用
語を以下に定義する。

■゛フオール気ト状１１）二通常の機能を実行すること
ができなくなるような構成部品の変更。組合せ回緒のフ
ォールトはそ゛の真理表の変更につながる・■ンングル
フォールト二安全自動制御装置の物理的−構成部品（例
えば、レジスター、　ＦＲＯＭとして設計された組合せ
装置）に行った。単一のフォールト。

■シーケンスフォールト二組合せ装置又はレジスターの
フォールトで、それにより組合せ装置又はレジスターの
出力信号がいくつかの連続する入力信号の組合せ関数と
なるようなフォールト。

■潜在フォールト：エラーを未だ引き起こしてないフォ
ールト。すなわちフォールト状部の構成部品の出力ライ
ンの異状２進化状綴のこと。

■安全：装置について言い、すべてのエラーが既に検知
されているか、又は制御されているシステムにとって危
険でないことを言う。

■活性化（ｄｙｎａｍｉ　ｚａ　ｔ　ｉｏｎ　）　：あ
る−成部品を活性化するｒとは、該部品の人出導線にお
いて全ての可能な２進化状態が表われるようにし、もっ
て該部品の真理表を検出できるようにすることである。

安全自動制御装置は、！個のサブコントローラの出力を
比較することによりエラーを検出する。

従って、検出をするためには、両方のサブコントローラ
が同時に同一のエラーを犯さないということが条件とな
る。

しかしながら、−万のサブコントローラのフォールトが
潜在状塾をしばらく維持すると、他方のサブコントロー
ラがミーのフォールトを受ける可能性があり、このため
に両方が同一のエラーを犯すために、このエラーを検知
できないことになる。

従って、ロジック回路に全ての可能な入力信号を系統的
に課して、該囲路の真理表の変異が表われるようにする
ことにより、ロジック回路の真理表をチェックする必要
がある。

本発明の目的は、サブコントローラの組合せ装置及びレ
ジスターを定期的にテストビットのバッチに基づいて動
作させる仁とにより、１１ｍ合せ装置及びレジスターの
入力のロジック状−が全て系統的に表われるようにする
ことにある。

このために本発明では、各サブコントローラがいくつか
のレジスターブロックと１個以上の組合せブロックとか
ら成るルニブ構造とすることにより、各組合せ、ブロワ
、りが単一のレジスターブロック又は組合せブロックに
のみ基づいて動作すると共に、各レジスターブロックが
単一のレジスターブロック又は組合せブロックのみに基
づいて動作するようにしである。

レジスターと組合せブロックとは同一のクロック信号に
よりコントロールされる。該クロック信号はレジスター
ブロック間の内容の３ｔｙ島を起こさせる。２個の連続
するレジスターブロック間に１４１以上の組合せブロッ
クを配設した場合＃凶よ、レジスターブロックの内容を
変更することが可能となる。

さらに、１個以上の入力装置を設けることｉζより、あ
るレジスターブロック又は組合せブロックへの入力導線
において、先行するブロックからの信号とサブコントロ
ーラの動作の基礎となる外ｆｆｉからの信号との間で選
別をさせる。

サブコントローラのループ構造によりレジスターブロッ
クに含まれるビット集合が分離されるので、入力装置は
１個以上のビット集合が該入力装置によって変更される
ことなくループを循環するように１期される。これらの
ビットは「テストビット」と呼ばれている。

組合せ装置によって与えられる機能及び組合せ装−とレ
ジスターとの間の結合状皺は、第１ｈ的＃（は人力（８
号に基づく所望のシーケンスｍＷ＠が実行できるように
、第２義的にはテストビットの連に３る拭瞭により各組
合せ装置及び各レジスターを活性化させるように選定さ
れている。

崗サブコントローラにおいて、テストビットの初期値は
同じであり、いス本のサブコントロー５，１）フォール
トを貸けない限りこの状態が続く。

２つのサブコントローラの間には比較装置が配置されて
いる。該比較装置は、組合せ装置の入力信号及び−合に
よってはあるレジスターブロックの人７１伽にて読み取
った信号を受け、いずれかのサブコントローラのフォー
ルトによって引き起こされてプロセスビットに表われる
か又はフォールトを受けた構成部品の活性化段階でテス
トビット暑こ衣われたいかなるエラーをも検知する。

以下％添付図面に基づいて本発明の詳細な説明する。

第五図は、各々Ｎ＃ＣＤレジスターを備えた２個のブロ
ック（ＢＲＡ）　、　（ＢＲＢ）と、これらに並列でＮ
個の組合せ装置（ｃｏｍｂｉｎａｔｉｏｎａｌ　ｄｅｖ
ｉｃｅ）　ＣＤＣＩ）　−（ＤＣＮ　）を備えた１個の
ブロック（ＢＤＣ）と、入力端（ＥＯ）を備えた入力装
置（ＤＥ）と、出力端（ＳＯ）を備えた出力装置とで構
成されたサブコントローラ（５ｕｂ−ｃｏｎｔｒｏｌｌ
ｅｒ）に本発明を適用した場合の動作原理を示している
。勿論安全自動制御装置全体としては、図ボしたものと
同一の構成をした第２のサブコントローラを有している
のは言うまでもない。

組合せ装置１ｆ（ＤＣＩ）−（ＤＣＮ）　（Ｄ出力ｊｌ
線（Ｓｌ）−・・（ＳＮンは、第１のブロック（ＢＲＡ
）のレジスター（ＲＡＩ）・・・（ＲＡＮ　）の入力導
巌（Ｓ’ｌ）−・・（Ｓ’Ｎ）に接続されている。（Ｓ
ｌ）と（Ｓ’ｌ）、　（Ｓ２りと（Ｓ’り、・・・（Ｓ
Ｎ）と（Ｓ’Ｎ）はそれぞれ同数の導線から成っている
。

導線（Ｅｌ　）・・・（ＥＮ）はブロック（ＢＲＡ）の
レジスター（転））・・・（ＲＡＭ）に記録された内容
をブロックｃｎｎｌのレジスター（ＲＢＩ）・・・（Ｒ
ＢＮ）にそれぞれ伝達する。

入力装置（ＤＥ）は、導線（Ｅｌ）・・−（ＥＮ）の（
うちいくつかの導線において、ブロック（ＢＲＡ）から
の信号とプロセスの入力として入力端（ＥＯ）に供給さ
れた外部からの信号との間で選別を行なう。出力装置（
ＤＳ）は、導線（Ｅｌ）−・・ｃＥＮｊのうちのプロセ
ス結果を伝達している導線を出力端（ＳＯ）にて読み取
るように設計されている。

導線（Ｅ’　１　）・・・（Ｅ’Ｎ）は、レジスター（
ＲＢＩ）・・・（ＲＢＮ）の内容を組合せ装置（ＤＣＩ
）・・・（１）ＣＮ）にそれぞれ伝達する。

導線（Ｅ’　ｌ　）　・＝　（Ｅ　’Ｎ）は、さらに導
線（ＣＩ　）−（ＣＮ）を介して２個のサブコントロー
ラからの信号を比較するための装置（図示せず）につな
がっている。

本発明に係るサブコントローラは、従ってループを構成
し、該ループにおいて、組合せ装置（ＤＣＩ）・・・（
ＤＣＮ）　（これらは相互に異なるものであってもよい
）が２つの異なるビット集合に基づき不及ロジック動作
（１ｎｖａｒｉａｂｌｅ　ｌｏｇｉｃ　ｏｐｅｒａｔｉ
ｏｎ）を行なう。ブロック（ＢＲＡ）　、　（ＢＲＢ）
の内容は決して結　　、。

合されることがない。

この性質は、レジスターと組合せ装置とが、交互にプロ
セスビット（ｐｒｏｃｅｓｓ　ｂｉｔ　）とテストビッ
ト（ｔｅｓｔ　ｂｉｔ）とに基づいて動作するようにさ
、せるのに利用できる。すなわち、ｌクロックサイクル
（ｃｌｏｃｋ　ｃｙｃｌｅ　）の間においては、ブロッ
クＣＢＲＡ）がプロセスビットのバッチ集合を含んで、
ブロック（ＢＲＢ　）がテストビットのバッチ集合を含
んだ状態か、それともブロック（ＢＲＡ）がテストビッ
トノハツチ集合を含んでブロック（ＢＲＢ）がプロセス
ビットのバッチ集合を含んだ状態のどちらかであり、ｌ
サイクルから他のサイクルに移った時にブロック（ＢＲ
Ａ　）とブロック（ＢＲＢ　）との内容が入れ換る。

ブロック（ＢＲＡ　）がプロセスビットを含んでいる時
には、このプロセスビットはその一部が出力装置（ＤＳ
）及び入力装置（ＤＥ）において読み取り又は変更又は
その絢万が麿こされた上でブロック（ＢＲＢ）に供給さ
れ、−万、ブロック（ＢＲＢ　）に含まれたテストビッ
トは組合せ装置（ＤＣ１）・・・（ＤＣＮ　）に供給さ
れて、その結果がブロック（ＢＲＡ）に供給される。

入力装置ｍ（ＤＥ）及び出力装置（ＤＳ）は２つのクロ
ックサイクルのうち、ブロックＣＢＲＡ）がプロセスビ
ットを含んでいる間の１サイクルにおいて動作する。

従って組合せ装置（ＤＣｌ）・・・（ＤＣＮ　）及びブ
ロック（ＢＲＡ）　、　（ＢＲＢ）は、サブコントロー
ラの内側のテストビットのバッチか、又は一部が入力装
置（ＤＥ）の人力Ｑ（ＥＯ）（？経て外部から供給され
たプロセスビットのバッチかのいずれかに基づいて動作
すチ１゜比較装置で４＠（Ｅ’ｌ）・・・（Ｅ’Ｎ）を
読み取り、もう−万のサブコントローラからのものと比
較することにより、ブロック（ＢＤＣ）の組合せ装置に
おけるいかなる組合せエラーやブロック（ＢＲＡ）又は
（ＢＲＢ）のレジスターにおけるいかなるエラー、さら
には入力１ｌｌ（ＤＥ）におけや誤った書き込み又は非
同期的な書き込みを検知できる。ただし、これは他方の
サブコントローラがフォールトの状態でないことを１捉
としている。

縦列（ｃａｓｃａｄｅ　）　（ＲＡＩ、ＲＢＩ、ＤＣＩ
）、（Ｒ４２，ＲＢ２゜ＤＣ２）・・・（ＲＡＮ、　Ｒ
ＢＮ、　ＤＣＮ　）間でビットのバッチを分＃ｌＩＩす
るのは１本発明を実施する上で好適で、ある構成部品の
フォーシトにより影巷を受けるバツチの数を減らすこと
により比較装置を簡略化し、その安全性を改善すること
ができる。

ロジック機能ｃ　ｌｏｇｉｃ、ｆｕｎｃｔｉｏｎ　）を
組合イ装置（ＤＣＩ）−（ＤＣＮ）の間でいくつかの小
機能（５ｕｂ−ｆｕｎｃｔｉｏｎ）に分割したり、導線
（Ｓ’１）−（Ｓ’Ｎ）につながる導線（Ｓｌ　）・・
・（ＳＮ）間での導線組換えを行なったりすることによ
り、例えばリアルタイムデジタルフィルターリング（ｒ
ｅａｌ−ｔｉｍｅ　ｄｉｇｉｔａｌｆｉｌｔｅｒｉｎｇ
　）等の非常に複雑な計算を迅速に行なうことが可能と
なる。

（Ｅ’ｌ）、ｘ（Ｓｔ）・−・（Ｅ’Ｎ）　Ｘ　（ＳＮ
）のグラフは一般に全射的であるが、導線（Ｓｌ）・・
・（ＳＮ）の組換えを慎重に選定することにより　、＜
ｖｘ）　ｘ　〔５Ｉｘ）−・・（Ｅ’Ｎ）Ｘ（Ｓ／Ｎ）
のグラフを全率射的なものにすることができる。

この全単射性は、レジスター及び組合せ装置への入力の
ロジック状態を全てテストビットのバッチが順次描写で
きるようにする上で必要である。

組合せ装置（ＤＣＩ）−（ＤＣＮ）及び導線組合せのこ
のような有利な選定はペトリネットワーク（’ｐ５ｔｒ
ｉｎｅｔｗｏｒｋ　）に基づく計算法を利用したもので
みる。

第、２図は１本発明を２０００Ｈｚの周波数変調フィル
ター（ｆｒｅｑｕｅｎｃｙ　ｍｏｄｕｌａｔｉｏｎ　ｆ
ｉｌｔｅｒ　）に実際に廟用する場合の一例をホしてお
り、例えば鉄道安全保障の目的で使用できる。

自動制御製電は５００ＫＨｚでサンプリングされた信号
を１９９０）Ｉｇ又は２０１０Ｈｚで入力端子（ＥＯ）
にて受ける。

自動制御装皺が連続する２つの立上りＦＪ＃ｊＩ間のイ
ンターバル内で２５１又は２５２の測定値をカウントし
ている時は、信号（ＥＯ）は１９９０Ｈ，と考えられ、
自動詞ｍ装置が連続する立上り前縁間のインターバル内
で２４８又は２４９の測定値をカウントしている時には
、ｍ号〔ＥＯ）は２０１０）１ｚと考えられる。

国力（５０月よ、２５１又は２５２の測定に続く８間隔
の彼に＾レベルに変り、２４８又は２４９の測定に続く
８間隔の後に低レベルになる。これらの場合以タトは出
力（ＳＯ）は最後にとった値を維持する。

２つあるサブコントローラの各々は、各々６個の８ビツ
トレジスターから成る２個のブロック（ＢＲＡ）、（Ｂ
ＲＢ）と、６個の８ビット組合せ装置から成る１個のブ
ロック（ＢＤＣ）とを備えている。ブロック（ＢＲＡ）
の１４１１のレジスターは、ブロック（ＢＲＢ）の１個
のレジスターによつそのみ読み取られ、ブロック（ＢＲ
Ｂ　）の１個のレジスターはブロックＣＢＤＣ）の１個
の組合せ装置によってのみ読み取られるようになってい
る。

従って、２個のレジスター及び１１Ｎの組合せ装置によ
って６個のモジュールが構成される。

各モジュール（ｉ）は８本の入力ライン（（ＲＡ（ｉす
の入力ライン）及び８本の出力ライン（（ＤＣ（ｉ））
の出力ライン）を有している。

組合せ装置（ＤＣ（ｉりの低次側の６本の出力ラインは
、レジスター（ＲＡ（ｉ））において同一モジュールの
低次側の６本の入力ラインに帰環されている。

組合せ装置（ＤＣ（ｉ））の高次傭の８本の出力ライン
は、レジスター（ＲＡ（ｉ＋１））において次のモジュ
ールの高次側１本の入力ラインに接続されている。

組合せ装置（ＤＣ６）の高次側８本の出力ラインがレジ
スター（ＲＡＩ）の高次傭８本の入力ラインに帰環され
ることにより８個のモジュールがリング吠にレイアウト
されている。

ブロック（ＢＲＡ）がブロック（ＢＲＢ）に耽み取られ
るべきプロセスビットを含んでいる場合には、入力（Ｅ
Ｏ）はレジスター（’ＲＢＩ）への低次側入力ラインに
おいて入力装置（ＤＥ）によりリコピー（ｒｅｃｏｐｙ
）される。

ブロックＣＢＲＡ）がブロック（ＢＲＢ）に読み取られ
るべきプロセスビットを含んでいる場合、さらに、出力
（ＳＯ）は第５番目のモジュールの低次側ラインにおい
て出力装ｆｉ１１ｍ（ＤＳ）により読み取られる。

６個の組合せ装置（ＤＣＩ）・・・（’ｓ＞は、リード
オンリーメモリーで、その内容は１６進法にて表１に小
しである。

ｈ初にプロセスビットを含んでいる万のレジスターブロ
ックに負荷される初期値は、０１．０Ｇ、Ｇｏ。

００、０４．００　　である。

−力、ｍ初にテストビットを含んでいる万のレジスター
ブロックに初めに供給さｎる値は、例えば、４Ｇ　、　
８Ａ　、　２Ｃ、９９、６４、９６である。

テストビットが順次とる値を表２に示しである。

各モジュール滲−％２６６の値をとることが可能で、こ
れにより構成部品をテストする。

図示されていないが、２つのサブコントローラの導線（
Ｃ１）・−・（Ｃ６）にてとった８ビツトから成る６個
のバッチを利用して比較が行なわれる。

分離モジュールを使用した構成により、６個のバッチ〔
各々について、誤ったビットは多くても１個である）か
ら１１個のバッチを形成することができるので、パリテ
ィ−（ｐａｒｉｔｙ　ｏｆ　ｂａｔｃｈｅｓ　］に基づ
いた符号化システム（ｃｏｄｉｎｇ　ｓｙｓｔｅｍ　：
ｌを利用した安全比較装置の構成を容易に行なうことが
できるようになる。

表８はこれら１１個のバッチを構成するビットをボして
いる。

第８図は、サブコントローラの別な実施例を示しており
、該サブコントローラはレジスターから成る８個のブロ
ックと、組合せ装置から成る１個のブロックとを備えて
いる。

各クロックタイミングパルス（ｃｌｏｃｋ′ｔｉｍｉｎ
ｇｐｕｌｓｅ　）の始まりにおいて、２個のレジスター
ブロックはテストビットを含んでおり、これらテストビ
ットはループ（ＢＲＡ）−（ＢＲＢ）−（ＢＲＣ）−（
ＢＤＣ）−（ｋ！ＲＡ）を通過する完全に分離した２つ
の集合を形成している。−万、プロセスビットが第ｓｄ
の集合を形成している。

人力装［１ｉ（ＤＥ）は８つのクロックパルスのうちブ
ロック（ＢＲＡ）がプロセスビットを含んでいる間の１
クロツクパルスの間だけデータの入力を許す。

にある。

組合せ装置の機能及９組合せブロック（ＢＤＣ）とレジ
スターブロック（ＢＲＡ）との間の連結状態は。

テストビット集合の各々がレジスター笈び組合せ装置を
活性化で−きるように選定されている。２［ｇ１打なう
活性化のうちの１回は部分的に冗長であるので、それぞ
れの活性化のためのパルス数Ｐｌ及びＰ２は既釣表であ
る。

２−のテストビット集合が順次とる２進化値は　　゛従
って、最大でも（Ｐｉ　）　ｘ　（Ｐ２）のプロセスク
ロックパルスの、範囲内で、各レジスター及び組合せ装
置にとって可能な連続２進化バッチを全てカバーできる
ものである。

第４図は１本発明の他の実施例に係るサブコントローラ
を示しており、１個の組合せ装置（ＤＣ）と２個のレジ
スター（ＲＡ）、（ＲＢ）とを備えている。

この実施例の場合、導線６）の組換えにより（Ｅ′）ｘ
（５’）のグラフを全単側にすることができない。

本実施例においては、訂正装置（ＣＧ）が使用されてお
り、該訂正装置はいくつかの導線Ｓ）で（Ｅ’）Ｘ（Ｓ
つのグラフが全単側になるようにせしめる０組合せ装置
が過度に全射的でない限り、ヘトリ・ネットワークの方
法がこの目的でどの導線を差ぶかを決定する方法を提供
するものである。

訂正装置（ＣＧ）は、テストビットのバッチの通過に同
期されていて、該バッチを変更することはない。

本発明の安全自動制御装置は、同時に２つの同一のプロ
グラムメモリー及びランダムアクセスメモリー並びに１
組の入出力装置に基づいて動作するセントラルユニット
としてのプロセッサーとして便用できる。そして、各サ
ブコントローラの動作の＃礎となるプログラムメモリー
の指令がプログラムのメモリー自体’ｔｅｈ性化するよ
うにすると共に、ランダムアクセスメモリー並びにサブ
コントローラの入出力装置を活性化するようにする。

本発明は、図示の実施方法に限定するものでなく、本発
明の枠を越えない範囲で多数の変形が可ｉｉｂであるの
はｈうまでもない。

以上述べたように、本発明によれば、サブコントローラ
の組合せ誇−及びレジスターを定期的にテストビットの
バッチに基づいて動作させることニＪ：す、４＃ｉ合せ
装置及びレジスターの入力のロジック状級カ全て系統的
に表われるようにできるので、フォールトのｍＷな検出
が可能となる。

〔以　　下　　余　　白　　〕

表　　　　　　１モジュールＮｏ、３・０・ｌ　・２・３・４・５・６・７・８・９・Ａ　、
Ｂ　、Ｃ、Ｄ　、Ｅ　、Ｆ２、　０３０３０３２５０５
２７０７２９０９２Ｂ　ＯＢ　２Ｄ　２Ｄ　２３２Ｄ　
２Ｄ３、　３１３１３２３２３２３２３３３３３３５３
５４５４５４５４５５５５４、　０００１０１５５０４
５５０６５６０８５６０Ａ　５６４Ｃ５６５７５７７、
７Ｃ７Ｃ７Ｃ７Ｃ７Ｄ　７Ｄ　７Ｄ　７Ｄ　７Ｅ　７Ｅ
　７Ｅ　７Ｅ　７Ｆ　７Ｆ　７Ｆ　７Ｆ８、　９２９Ｏ
Ａ５　Ｂ５　Ｂ７９Ｅ　８１８Ｅ　Ａ７９Ｂ　９ＣＡＯ
Ｂ９９Ａ　ＤＦ　ＢＡ９、　９０　Ａ２　Ａ４　Ｂ９９
Ｄ　８０８１　ＡＤ　Ａｌ　８７８Ｄ　ＡＥ　９６９Ｄ
　８５８９・０・１　°２・３　・４・５・６・７・８
・９・Ａ　、Ｂ　、Ｃ、Ｄ　、Ｅ　、ＦＯ，０００００
００００３０４０４０４０４０５０５０５０５０６０６
０６１、０６０７０７０７ｏａｔ　ｏｓ　ｏｓ　ｏｓ　
２８２９２９２９２’ｃ＋　２Ａ　２Ａ　２Ａ２、　０
１０１０１０１２Ａ　２Ｂ　２８２８２Ｂ　２Ｃ２Ｃ２
Ｃ２Ｃ２Ｄ　２Ｄ　２Ｄ３、　２Ｄ　２Ｅ　２Ｅ　２Ｅ
　２Ｅ　２Ｆ　２Ｆ　２Ｆ　２Ｆ　３０３０５０５０５
１５１５１モジュールＮｏ、５、ｏ　、１　．２．３　．４　．５　．６　．７　．８
．９　、Ａ　、Ｂ　、Ｃ、Ｄ　、Ｅ　、Ｆ・０　・１　
・２・３　・４・５・６・７　・８　・９・Ａ　、Ｂ　
、Ｃ、Ｄ　−Ｅ　、Ｆ瑚湘拐計沼＝ｑＳに：渭真８畳ご
＝＝匙品あに≧削は活批拐２ま椙」丑：８更臣渭≦＝記
逍８帛ぞ＝鍜凋Ｘ≦＝＝電凛目δまゆ古三心寓６８ε禽
■は甜均禽丸泪＝巳ツ誌自回＝≧句吊目ロ魯園ｇＦｆ５
　ｇ　Ｑ　’４　山戎色認起じ丼＊圏岳真冨圏８三訴七
社心＝渭Ｓ８詣と渭＝沼群Ｉ渭麓禽隨寞心＝８＝８部８
＝社２牙モ案耐陳ぼ和８寓ご治渭魯ａさ渭≦繋等鵞目期
＝斗瞳８８≦固繋８ま推）丑乱掘狛弁宕冨；８呂事１零
８８宕若繋彪尤已臣寺圏冨ご２禽ち泪≧臼謬呂≧シ１モ
；８≦固町わδ町湾目目渭旨４２８詔ｅ諭ま（圏；富；
巴≦１）宮δ円固臼臣Ｓ品ｇ鵬鑓舌栄珈異才訛臣８＝巴
９８■泪■モと昆≦染旨品に冒；ｇ８品社８來諺山奪）
冨會８：ｆｆｌ：困粗８ｇ≦≦＝旨富に才認呂未炎Ω心
岨巴子侶８を巳さま瑞ミ蓮璃＄宙ｙ円８呂品に８９≦糟
困譚押≦闘僧に＝認ミぬ梠さ斗帽寓８呂品た８−モ８０
認丙■）目６寞さミ昆々日湘ま範粕８定藝８ｆｉ：Ｏ来
≦≦活甜を宙円臣写臣ミ困賞閂彎８に酊杷８８た滅＄順
史起訳軸０臣坏憑富円鼠繋冨８謹田；案出８鍛沼冨鑓ａ
；８；臣０ま８＝１■富ｃｙ＞　Ｑ　ｎ出自ま；ｑ８委
８甜円昆冨８；５ツ＊ΩΩ：ｌ；耐モ叱江詔町偵日＝８
■泪臼＄願譲圏臣斗讐冒引モ會≦Ω茸＝繋咀叱犯臣治困
々８別臨１釉円渭諺≦＝壽藪臼巴８藁繋蓮埋＊臣彎困繋
湘は鑓鵬モー沼目ちモー８冨８品冨富石隨已；出臣湘侶
狽諸＝委；ミ諺訳翼＝８８委λ８′！、命富絽Ｃ）禽≦
冨針１１”！Ｆ’ＪｉＪ、訂氾＝ば＝嵩８出５６ＣＧ沼
≦＝８円６８斗冷禽斗泪＝−≦園円困シ譜にＳＣ稿糞に
５紀＝巴部８＝罎鉋ス＝町）６　＊　＊　ｇ　２　”　
８工嵩圏Ｓ≦品冨８さ腎爾丑！出Ｉ）＝モ８計に脹Ｉ＝
臣讐渭尖巴部甜＝品≦円＄８＝帽町）罎師繋困さ委＝巳
；課ｔ＝副）ま釦■慣自≦≦８冨８２ポ瑠混に出ｈＥ３
≦０本柵ご千μｓご試ま鴻賞：日？繋８印豊８六品特δ
紮！Ｅ圏−出陣斗；鼎諭：≦柑翳躬０北ｅ８２能りら爺
；玉−玉−５冨３距瓢彎８ゴ計七寡這因巳□□□６ｅ≧
２爾賞ご叫烟杼認（沼８粗ヨ活圏旨困六６劉ｔ１ぽ巴８
８社つ８２心旨安も℃當２≦ｅＩまＵｐａ　：　＝　：
　、、ｇ　ｇ　不峨ｗ　＝　２８￥２８３　；　ｇ　Ｑ
　’ｅ：　８’３Ｅ５　’：：：２　＊ｅ　ｅ；：　ｇ
　’２Ｆ２戸ｒ８Ｃ：Ｍｇｕ、！１６鞍詔相キ輻ミ＝市
Ｈ８８＊ｇ間子正目壽姐：！ｉ隨＄ε目＝８瓢≦ズ８斗
目８旧シ８８□□□８まおｅ困藁宝＄叱襠′！ま’：’
：！”６≦事株渦慢痔櫂六！８号和忠８６引孔召≦消）
困＄８逍；８≦ざ計Ｉ岨渣寓−りご８唄々＝晰Ｉ藁６８
斧まさ乗＄ｒ埃ま１８；甜≦詣自に出ｈ２溢モ丈暎ｅ慇
Ｉ＝６に品渇拙８円ｑ；染５８カ６≦≦岨ｇ帛モＳ８＝
寓Ω＝＝ｅヨ糞Ｑ＝ｂ（至）シは井−工玉甜正；８岨北
８萼甜麟寓；ｅさささ壬藝表　　　　　　３）〔以下余白〕

【図面の簡単な説明】

第１図は２個レジスターブロックと１個の組合せブロッ
クに本発明を適用した場合の動作原理を示す概略図、第
２図は本発明を適用したデジタルフィルターを示す概略
図、第８図は８個のレジスターブロックと１個の組合せ
ブロックに本発明を適用した場合の動作原理を示す概略
図、第４図は１個の組合せ装置と２１個のレジスターに
本発明を適用した場合の動作原理図である。（ＢＲＡ）、（ＢＲＢ）、（ＢＲＣ）−・レジスターブ
ロック、（ＢＤＣ）−・組合せブロック、（ＲＡ）　、
　（ＲＢ　）　、　（ＲＡＩ　）・・・（ＲＡＮ）、（
ＲＢＩ）　”・・（ＲＢＮ）−・・レジスター、（ＤＣ
）、（ＤＣＩ）・・・（ＤＣＮ　）・・・組合せ装置、
　（ＤＥ）−・・入力装置、ｔｏｓ＞＝・ゝ出力装置、
（ＥＯ）−°・入力端（入力）　、　（５０）−・・出
力端（出力）　、　（Ｓ）　、　（Ｓｌ）−・・（ＳＮ
）−・出力導線、（Ｓ’）、（Ｓ’ｌ）・・・（Ｓ’Ｎ
）−”・入力導線、０°、（Ｃ１戸・（ＣＮ）、（Ｅ）
、（Ｅｌ）・・・（ＥＮ）、（Ｅ’ｌ）−・・（Ｅ’）
０・・・導線代理人　　　森　　本　　義　　弘

Claims

【特許請求の範囲】１、　同一の信号に基づいて動作・するレジスター（Ｒ
１−・・ＲＮ）　　と組合せ装置（ＤＣ）とを備えた２
個の同等なサブコントローラと、両サブコントローラか
らの信号を比較することによりエラ−を検知するための
比較装置とを有し、２進化信号に基でいてロジック及び
デジタル計算を行なう安全自動制御装置であって、最初
にレジスター（Ｒ１−・・ＲＮ）を、次いで組合せ装置
（ＤＣ）をそれぞれ複数のレジスターブロックＣＢＲＡ
、　ＢＲＢ等】と１４６ｉ以上の組合せブロックＣＢＤ
Ｃ）の中に並列に配置し、これらブロックでシフトルー
プを形成せしめ、該ループにおイテ各組合せブロック（
ＲＤＣ）が単一のレジスターブロック又は組合せブロッ
クにのみに基づいて動作するようにせしめると共に各レ
ジスターブロック（ｌａｕ、　ＢＲＢ等）が単一のレジ
スターブロック又は組合せブロックにのみに基づいて動
作せしめるようにした上で全ブロックが同一のクロラフ
信号を受けるようにし、レジスターブロックの内容を相
互に分割することと、各組合せブロックの出力が組換え
されて該組合せブロックに続くブロックのレジスター又
は組合せ装置の入力、３．こなるようにし、１個以上の
入力装置（ＤＥ）があるレジスターブロック又は組合せ
ブロックへの入力導線において先行するブロックからの
信号とサブコントローラの動作の基礎となる外部からの
信号（ＥＯ）との間で選別をする・ようにし、入力装置
（ＤＥ）があるクロックパルスの間は入力を禁止するよ
うに同期されているようにし、サブコントローラがレジ
スターブロック間の同期シフトによって動作するように
すると共に、転送されたビット集合が第−義的には入力
によって、第２義的には組合せ装置及び導線の組換えに
よってのみ変更されるようにし、少なくとも１個のテス
トビット集合が入力装置によって変更を受けることなし
にサブコントローラのループを通過する′ようｉζし、
組合曽装置の□それぞれの機能及び導線の出力側におけ
る組換えを第１義的には入力装置によって導入された信
号に基づく所望のプロセスが実現できるように、第２義
的にはテストビット集合が全てのレジスター及び組合せ
装置を活性化させて、それぞれの入力側にて順次かつ周
期的に全ての可能なロジック値を与えるように選定する
ようにし、エラーがない場合には両サブコントローラの
ロジック状瞭が同一になるようにし１組合せ装置への入
力はまた比較装置へも伝達されるようにし、これによっ
てサブコントローラのいかな−るフォールトも潜在状敲
を維持できず、必ずテストビットのエラーとなって表わ
れ、仁のようなテストビットのエラー又はプロセスのエ
ラーが比較装置に検知できるようにしたことを特徴とす
る安全自動制御装置。１　各サブコントローラが、２個のレジスターブロック
（Ｂｉ？Ａ、　ＢＲＢ）と、１個の組合せブロック（Ｂ
ＤＣ）と、２つのクロックパルスのうちのの１つパルスでデータを導入するように同期さ八れた１ｇの入力装置（ＤＥ）とを備え、各レジスターブ
ロックカミ入力に基づくプロセスビット集合と、テスト
ビット集合とを交互に含むようになっており、組合せブ
ロックが交互にプロセスビット集合とテストビット集合
とに基づいて動作するようになっているξとを特徴とす
る特許請求の範囲第１項に記載の安全自動制御装置。８、　各サブコントローラが、８個のレジスターブロッ
ク（ＢＲＡ、　ＢＲＢ、　ＢＲＣ）　　と％１個の組合
せブロック（ＢＤＣ）と、８つのクロックパルスのうち
１つのｈ傘十坦追パルスでデータを導入するように同期
された１個の入力装置（ＤＥ）とを備え、これによりサ
ブコントローラのループが２＠の別々なテストビット集
合を含むようにし、組合せブロック（ＢＤＣ）が順次１
４１１のプロセスビット集合と連続する２個のテストビ
ット集合に基づいて動作し、２個のテストビット集合に
よって与えられる２ＷＡの活性化サイクルのそれぞれの
パルス数がａＭＪＩ３１・あυＶ゛　　　　　　　　　
　　　　　　各レジスター（ＲＡｉ　、　ＲＢｉ　、　
ＲＣｉ　）又は組合せ装置ｔＤＣ量）が、鵞つの連続す
る入力の全ての組合せ及び１つのレジスター又は組合せ
装置の連続する２つの入力を含むあらゆるシーケンスフ
ォールトを周期的に受け、フォールトが潜在できず必ず
エラーとなって表われるようにしたことを特徴とする特
許請求の範囲第１項に記載の安全自動制御装置。ｔ　各サブコントローラが、１個の組合せ装置（ＤＣ）
と、２個のレジスター（ＲＡ　、　ＲＢ）とを備え、組
合せ装置（ＤＣ）がテストビットのバッチに基づいて動
作している時に組合せ装置（ＤＣ）のいくつかの出力導
線の吠−を系統的にフォースする訂正装置（ＣＧ）を設
け、これにより組合せうにしたことを特徴とする特許請
求の範囲第２項に記載の安全自動制御装置。