JPS58502077A - 分岐されたらせん形のウェ−ハ規模の集績回路 - Google Patents

分岐されたらせん形のウェ−ハ規模の集績回路

Info

Publication number
JPS58502077A
JPS58502077A JP82503451A JP50345182A JPS58502077A JP S58502077 A JPS58502077 A JP S58502077A JP 82503451 A JP82503451 A JP 82503451A JP 50345182 A JP50345182 A JP 50345182A JP S58502077 A JPS58502077 A JP S58502077A
Authority
JP
Japan
Prior art keywords
cell
cells
test
controller
connection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP82503451A
Other languages
English (en)
Inventor
チエインバリン・ジヨン・テレンス
Original Assignee
バロース コーポレーション
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by バロース コーポレーション filed Critical バロース コーポレーション
Publication of JPS58502077A publication Critical patent/JPS58502077A/ja
Pending legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/006Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation at wafer scale level, i.e. wafer scale integration [WSI]
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317Testing of digital circuits
    • G01R31/3181Functional testing
    • G01R31/3185Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318505Test of Modular systems, e.g. Wafers, MCM's
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317Testing of digital circuits
    • G01R31/3181Functional testing
    • G01R31/3185Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318505Test of Modular systems, e.g. Wafers, MCM's
    • G01R31/318511Wafer Test
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C19/00Digital stores in which the information is moved stepwise, e.g. shift registers

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 L1L五丸−せ 多の エーハ11灸11狙この発明は、半導体基板の表面上に 1 C1,’rのポートとともに裏数の選択的に相豆結合可み11ルが努り、1 つのボートから開始して、セルは、形状が一部分どのセルが試験に金部するかに 依存1ノでいる全体的な勅作相奄において試験可能であり結合可朝である、ウェ ーハ層膜の集積回路に関する。
集積回路わよびコントローラの祖合せを、集積回路の表面を横切って11純な1 次元の非分岐連鎖にセルを接続するために操作することは知られている。コント ローラは、接続が選択可能なIa接セルに対してなされるようにするため:こ、 命令を連鎖中の末端はルに送る2、コントローラは、そ′J)後、新しく接続さ れた隣接セルを輩験する。もし試験に合格すれば、接続zlトされ、かつ最後に 試験されたセルはそれを試験するために他のセル’&−接続する準寓のできた連 鎖の新しい末端セルとなる。ちし試験に合格しなけ机ば、もとの末端セルは、コ ントローラによって、代わりのまだ試験されていない隣接するセルに接読するよ う命令される。
このことは動作する隣接のものが見つけられるまで続けられる。もし動作する隣 接するものが児つシブられなけれ1f、コントローラは、末端セルへの接続のた めに働き、かつ先の末端セルのうちのまだ試験されていない隣接するものと試験 するユ末喘セルを捨て効果的に連鎖を縮ませるこのプロセスは、試、験に合格す る先に試@されていない動作する隣接するものを有する末端セルが見つけられる まで続けられる。新しく見つけられた動作する隣接するものは、その後、新しい 末端セルとなり、連鎖成長は続けられる。連鎖成長は、集積回路上のすべてのア クセス可能なセルが連鎖中に組入れられたときか、あるいは連鎖が少なくとも所 定数のセルを含むように成長したとき、コントローラによって停止させられる。
記述された単純な連鎖成長は、受入れることができないほど多数のセルを連鎖中 に組込み不可能にする欠点を有する。コントローラが末端セルを捨てることによ り連鎖を後退させるときはいつでも、動作中として知られているセルの袋小路は 後に残される。そのセルの70%が機能的試験に合格することができ、非撮能的 セルの30%が集積回路の表面上に手当たり次第に分配されている多細胞ウェー ハ規模集積回路においては、試験に合格することができるこれらのセルの50% はどもが連鎖から消え去ることができる。
集積回路の表面を横切る複雑な迷路において、セルを接続するために集積回路お よびコントローラの組合せを操作することもまた知られている。セルの各々は、 コントローラからのグローバフし命令を受取る。セルは、そのように配列されて いるので、各々は任意の隣接するものから接続されることができ、かつ、それに まだ接続を確立していない任意の隣接するものに対して接続を確立することがで きる。
コントローラからのグローバル信号は、各セル中のステートマシンにおいて状態 間ステッピングを生じさせるのに使用される。ステートマシンは、各セルにおけ るデータの流れを制御し、かつ、それ自身のセルあるいは隣接するセルが受ける 機能的試験の進歩を監視する。ステ−トマシンは、その後、機能的試−験が合格 したか否か、かつ、セル間結合が確認されるべきか否かを選ぶ。コントローラは 、機能的試験のために命令およびデータを与える。ステートマシンは、それが最 初に隣接するセルから質問されたとき、第1のモードで動作する。それは、その セルを、セルが機能試験の実験材料になることを許容する動作のシーケンス中に 置く。もしそのセルが試験に合格すれば、ステートマシンは、それの新しく見つ けられた第1の接続を確認する。もしそのセルが試験に合格しなければ、ステー トマシンは、セルを停止させる。もし試験に合格すれば、従属セルはテスタセル になり、そのステートマシンは、その隣接するセルを従属セルに変えるためにそ こへの接続を確立させていない隣接するセルを選択する。迷路の成長の終わりに おいては、すべてのアクセス可能なセルが迷路中に組入れられたとき、あるいは 迷路が少なくとも所定数のセルを備えるとき、ステートマシンは、集積回路が機 能的データ処理要素になるところの状態にひとまとめにして置かれる。
結合されたセルの迷路は、機能試験を通過することができるセルを結合のために 抽出するのに非常に効率的である。
それの成長もまた連鎖の成長に比べて非常に速い。これは、連鎖においては成長 は一時に1つの点のみから生ずることができるのに対して、迷路においては、成 長はすべてのテスタセルから同時に起こるからである。
迷路結合可能集積回路は、各セル中に、ステー1−マシンおよび機能的試験の監 視にのみ関する非常に高い割合の回路要素を有するというDXなりの火照を有す る。各セルのデータ処理能力は、それによって非常に減じられる。これは、そこ には、それ以上では機能的Vルの21合が受入れることができないほど低くなる ところの各セルに対する量適面積寸法があるからである。
それの効率にbかかわらず、迷路が、非常に高い割合の潜在的に利用可能なセル の組込みを11なうことができないという状況がある。Vル結合手順は、各セル 中のステートマシン内に含まれ−Cいるので、それは外部コントローラのυJ御 外であり、それゆえそれは結合を修正するために何もすることができない。迷路 の正確なトポロジーはまた、コントローラにとって発見不可能である。コントコ ーラは、それゆえ、好結果の成長パターンに注目し、かつ、成長ルーチンの再実 行の時間浪費遅延なしに後でそれを再び課する。個々のセルは、それらの相互結 合において自律的であり、かつ、たとえそれが迷路のトポロジーを発見すること ができるとしても、ステートマシンの制限されたレパートリの手順および実際の 実行以外の任意のセル間結合を選択的に莢更あるいは確立するためにコントロー ラによって命令されることができない。
それゆえ、多細胞集積回路およびコントローラを備える組合せを提供することが 望ましく、そこにおいては、コントローラは、試験されかつ相互粘合されたセル の構造のトポロジーを知ることができ、コントローラは、潜在的に利用可能なセ ルの高い割合の結合を許容するコントローラ包含手順に従って各セルのセル間結 合を選択することができ、コントローラは、その手順を制御する単純な方法およ び装置を備えており、既に発見された相互結合パターンは、接続のパターンを元 々確立していた試験−選択ルーチンを繰返すことによる時間浪費の必要がな(集 積回路に再び課せられる。
第1の局面によれば、この発明は、複数の機能的に試験可能なセルを備える集積 回路にあり、各セルは第1の隣接するセルからの結合を選択的に受取ることがで き、そしてその後任意の選択可能な1以上の他の隣接するセルへの接続を選択的 に確立することができ、前記複数のセルのうちの少なくとも1つはコントローラ を前記セルのうちの前記少なくとも1つのものに接続するためのポートに隣接し ている。
第2の局面によれば、この発明は、第1の局面に従う集積回路にあり、そこにお いて、前記セルの各々は、前記1つの隣接するセルからの接続の前記受取りに即 座に続いて唯一のセル名称を前記コントローラから受取る名称レジスタと、前記 コントローラからの命令上のアドレス名称を前記セル名称と比較し、前記アドレ ス名称が前記セル名称と同一のとき指示を与える名称コンパレータと、前記コン パレータによる前記指示に応答して、前記セル名称と同一の前記アドレス名称に 伴なう命令をデコードしかつ複数の命令のうちのとのものが守られるべきかの指 示を与える命令デコーダとを備える。
第3の局面によれば、この発明は、第1および/または第2の局面に従う集積回 路にあり、そこにおいて、前記複数のセルはその表面を楢切る規則正しいモザイ ク細工を形成し、前記セルの@記名々は、それが前記セルの前記各々と共通の境 界を有する隣接するセルを有するのと同じだけのデータパスを備え、さ−らに、 前記命令デコーダによる指示に応答して、前記データ処理要素の各々へのデータ 入力として、前記セルの航記各々におけるデータ処理要素のデータ出力あるいは 特定の隣接jるセルにおけるデータ処理要素のf−夕出力を選択的に選択するこ とができるデータスイッチング手段を備える。
第4の局面、こよれば、この発明は、第2のおよび/または第3の局面に従う集 積回路に用いるコントローラにあり、そltは、集積回路の動作部分に接続され た6新しいセルのにめに唯一のセル名称を選択し前記唯一のセル名称を前記最後 に接続どれたセルに送る手段と、回路中に組込まれた各セル中への接続方向の記 録を維持する手段と、集積回路の動作部分中に組込まれている各セルからの接続 方向の記録を維持する手段とを備える。
第5の局面によれば、この発明は、第4の局面に従うコントローラにあり、セル 名称のその記録の内容に従って相互接続命令を集積回路へ送る手段を備え、各セ ルへの接続の方向および各セルからの接続の方向は、先に発見されたセル相互接 続のパターンが繰返された試験ルーチンを通過することなしに再確立され得るよ うなものである。
第6の局面によれば、この発明は、第4あるいは第5の局面に従うコントローラ にあり、各々の新しく組込まれたセルに対して選択可能な隣接するセルに接続す るよう命令する手段、およびその後隣接するセルを試験することができる手段を 備え、前記コラトローラはまた、先に試験のもとにあった隣接するセルが試験に 失格したかどうかを試験するために他の隣接するセルを選択し、かつ名称が記録 されているそのセルに隣接するいかなるセルもが試験に合格しないときセル名称 指示と共同して記録する手段を備える。
第7の局面によれば、この発明は、第6の局面に従うコントローラにあり、すべ ての隣接するセルが前記試験に失格する場合に、他のセルに対してそれが試験さ れるために選択可能な未だ試験されていない隣接するセルに結合するよう命令し 、もし前記試験に合格すれば、集積回路の動作に組入れられ、一方前記試験に合 格したセル間の先に確立されたすべての接続を維持することができる手段を備え る。
好ましい実施例によれば、シリコンウヘーハ基板は、好ましくは、その上に複数 の集積回路セルが組立てられている。セルは、好ましくは、データ処理セルであ る。データ処理セルは、好ましくは、メモリセルである。ウェーハ上のすべての セルは、好ましくは、互いに同一である。
ウェーハは、好ましくは、コントローラをウェーハに結合するためのポートを廉 える。ポートは、好ましくは、データおよびそのセルに対づる命令を通過させる ためにコントローラによって確立されるべきセルのうちの少なくとも1つに対す る接続を許容する。ポートは、好ましくは、ウェーハ上のモザイク細工位置の1 つであって、そうでなければセルによって占有されるであろうものからセルの1 つを省略することにより、かつその位置に隣接するセルのうちの少なくとも1つ に対する結合を与えることにより形成される。ポートはまた、好ましくは、ウェ ーハ上のすべてのセルに同時に結合されるべき電力源および普遍的なグローバル 信号に対する準瀦を許容する。ポートは、好ましくは、ウェーハの端あるいはそ の近くにおいては必要ではない。
コントローラは、好ましくは、双方向コントローラバスによってポートに結合さ れる。コントローラは、好ましくは、双方向ホストバスによってホス1システム に順次結合される。コントローラは、好ましくは、2つのモードて動−し、第1 のモードにおいてウェーハ上の動作体の確立を制御し、第2のモードにおいてデ ータ処理の目的でホストおよびウェーへ間の媒介物として働く。セルがメモリセ ルである場合、コントローラは、好ましくは、セルとともにデータを記憶しかつ 引出すためにホストに対する有機的媒介物として働(。
各セルは、好ましくは、正方形で必り、それによって、そのセルがウェーハの端 にある場合あるいはポートに隣接する場合を除いて、それのまわりにモザイク細 工状に4つの隣接するセルを有する。
各セルは、好ましくは、それの隣接するものとの各境界にデータ操作ゲートを備 える。各セルは、好ましくは、4つのデータ処理要素を含む。データ処理要素は 、好ましくは、データ記憶メモリモージュールである。情報データは、好ましく は、入力および出力間を各メモリモジュールを単一方向に通って進む。メモリモ ジュールは、好ましくは、その間のデータの転送のために1対のゲート間に介在 して接続されている。各ゲートは、好ましくは、1つのメモリモジコールの出力 からの入力信号をセル中における次のメモリモジュールの入力に運択的に向ける よう、あるいは、セルの境界を横切るそれの入力信号を隣接するセル上の対応の 正反対側のセルに向けるよう命令可能であり、この場合において、隣接するセル の正反対側のゲートは、メモリモジュールへのデータ入力として境界通過入力を 与え、かつ、問題のセル中のゲートによって結合されるべきそれのメモリモジュ ールのうちの1つのデータ出力をセル中の次のメモリモジュールへの入力として 境界を横切って転送する。
監視は、好ましくは、ゲートへのスイッチング命令を与え、かつ命令がセルによ って守られるよう予定しておがれる時を判断するためにセル中に組入れられる。
各セルは、好ましくは、試験されたセルの本体に組込まれたとき、その隣接する もののうちの1つから命令およびアドレスバスを受取る。命令およびアドレスバ スは、好ましくは、セルによって命令あるいはアドレスのいずれかとして解釈可 能であるワードを運ぶ。各セルは、好ましくは、グローバル信号を受取る。グロ ーバル信号は、好ましくは、命令およυζアドレスバス上のワードが、セル名称 レジスタ中に書込まれるべぎセル8林であるか否が、命令およびアドレスバス上 の次のワードが、名称がアドレスに等しいセルによって守られるべき命令である ことを示すためにセル名ね、と比較されるへきセルアドレスであるが否が、およ び前記一致が見出される場合はいつでも守られるべき命名であるか否かを指示す る。セル名称は、好ましくは、セルがセルの本体中に組込まれる限りにおける最 後のものでなければ、セル名称レジスタ中に書込まれるのが禁止される。
各セルは、好ましくは、命令およびアドレスバスを経由するコントローラからの 命令に応答して、それの隣接するものの各々へのオーブン信号を発生する。オー ブン信号は、好ましくは、選択可能な隣接するものが、アドレスされたセルから 結合されるのを許容する。隣接するものは、好ましくは、もしそれが試験された セルの本体中に既に組込まれているとき、結合されるのに抵抗する。一度結合さ れると、新しいセルは、好−ましくは、それをデータ構造の一部分として利用し 、かつ流出データに対する流入データをチェックするコントローラによって試験 される。
各セルは、好ましくは、コントローラからの命令に応答して、隣接するものによ る機能的試験の合格に続いて、選択可能な隣接するものに対して確認信号を発生 させることができる。隣接するものは、好ましくは、確認信号を提供するセルへ の結合を維持することによって、確認信号に応答する。確認信号は、好ましくは 、ラッチされ、この場合ラッチは、好ましくは、確認信号を発生するセル中に位 置している。
命令およびアドレスバスは、好ましくは、セルの境界を横切って、オーブン信号 あるいは確認信号がそのように結合されるときはいつでも、隣接するセルに結合 される。
セル間結合を実行するに際して、コントローラは、好ましくは、第1の試験方向 を選択し、その方向においてポートに隣接するセルを試験する。もしセルが試験 に合格すれば、セルは組込まれかつ試験方向は第1の方向において90度だけ回 される。第1の方向は、好ましくは、時計方向である。新しく組込まれたセルは 、好ましくは、その後新しい試験方向において隣接するセルを試験する。もしセ ルが機能的試験に失格すれば、試験方向は、前記第1の方向において90度回さ れる代わりに、好ましくは、第2の方向において90度回さむる。第2の方向は 、好ましくは、反時計方向である。もしどんな隣接するセルも試験に合格できる 最後に組込まれたセルに対して見出されることができなければ、既に組込まれか つ抵抗している結合の結果としであるいはその動作のある部分の物理的失格の結 果として、コントローラは、好ましくは、それらの組込みの反対順序において、 組込まれたセルの本体に沿って、試験に合格できるまだ試験されていない隣接す るものとしてセルが見出されるまで調べる。新たに試験された隣接するものはそ の後組込まれ、試験されたセルの本体の成長はそこから続けられ、セルの本体の 分岐が形成される。
コントローラは、好ましくは、スタックレジスタを備え、それの最後のエントリ はそれに対してすぐに使える。試験に合格した新しいセルが組込まれる度に、セ ル名称は、好ましくは、最新のエントリとしてスタック中に入れられる。
接続が確立される方向は、好ましくは、セル名称とともぐスタック中に記録され る。もし試験に合格できる隣接するものが全く見出されなければ、スタックにお ける最新のエントリは、好ましくは、すぐに利用可能なスタック中に初めのエン トリを作るために処分される。コントローラは、好ましくは、機能的試験に合格 できる隣接するものをめる調査を始めるために前記初めのエントリを新しいデー タとして使用する。
コントローラは、好ましくは、セル名称カウンタを備える。セル名称カウンタは 、好ましくは、零で開始し各々の新しく組込まれたセルに対して1だけインクリ メントされる。
コントローラは、好ましくは、方向カウンタを備える。
方向カウンタは、好ましくは、出力が試験方向を示している2ビツトカウンタで ある。方向カウンタは、好ましくは、00から11へ転がり、逆もまた然りであ る。試験方向の時計方向の回転が要求される場合、方向カウンタは、好ましくは 、1だけデクリメントされ、試験方向の反時計方向の回転が要求されるとき、方 向カウンタは、好ましくは、1だけインクリメントされる。
コントローラは、好ましくは、リストを備える。リストは、好ましくは、それが 組込まれるに従って各セルのセル名称を含む。各セル名称とともに、リストは、 好ましくは、各組込まれたセルに対して結合が確立される方向を記録する。リス トは、好ましくは、結合され前記試験に合格することができるいかなる隣接する ものをも有していないことかわかる任意のセルのセル名称とともに、指示を含む 。
コントローラは、好ましくは、リストを非揮発性のメモリ中に記憶させるための 手段を備える。コントローラは、好ましくは、試験および接続過程の繰返しに頼 ることなしに、記憶されたリストを始めに組込まれたセルのパターンを再確立す るために採用することができる。
コントローラは、好ましくは、前記リストを取外し可能なROMあるいはPRO M中にコピーするための手段を備える。ROMあるいはPROMは、好ましくば 、試験および結合動作に頼ることなしに、相互結合されたセルの先に発見された パターンを再確立するために、より単純なコントローラによって使用可能である 。
この発明は、−例として、添付図面とともにする以下の記載によってさらに進ん で記載されている。
第1図は、この発明によるウェーハ規模の集積回路を示す。
第2図は、集積回路、関連のコントローラおよびそれらが従うホストシステム間 の相対的な相互接続を示す。
第3図は、ウェーハの典型的な部分上のセルおよびポート間の相互接続を図式的 な形で示す。
第4図は、セルを構成する様々な要素を図式的な形で示す。
第5A図は、各セル内でデータを操作する方法を示す。
第5B図は、各セルの境界を横切ってデータを操作する方法を示す。
第6図は、各セル間境界を横切る擾々な信号を図式的に詳細に示す。
第7図は、第4図のモニタを構成する要素を図式的な形で示す。
第8図は、第7図の命令インタプリタを構成する要素の詳細を図式的な形で示す 。
第9図は、第7図の命令クロック発生器の図式的な詳細を示す。
第10図は、コントローラの活動のフロー図を示す。
第11図は、第10因の活動によって確立された相互接続さ礼たセルの分岐され たらせん形の典型的な部分を示す。
第1図:コ0、この発明に適当なタイプのウェーハ規模の集積回路を示す。
ウェーハ規模の実積回路8は、複数の集積回路セル12がその上に構成されてい る丸い一半導体ウエーハ10に存する。セル12は、正方形であり、ウェーハ1 0′f)表面を積切って規則正しいモザイク組工を形成している。セル12のう ちの1つはモザイク縄工つ\ら省略されポー:〜14を形成している。ポート1 4は、実積回路8と外部との間の接続を許容する。接続はポーi−14にfIi 接するセル12のうちの1つあるいは丁べてでなされる。この例におけるポート 14は、ウェーハ]0の鏑に位置しているのがわかる。
一般的(、ポー!〜14もまに中火にあることがでさるということが認2ざ1t ろべきである。、1ニス上のポー1−があってろよい1.ヤΔ合は、モザイク列 工からセル12を省略すること;こよって形成さ札でポートを通る以外で外部に 対しτ連成され得る。特に、ウェーハ上のセル12の本体の端への接続の提供は 受入れ可能である。ウェーハ10は、その上に後で述べるタイプのセル12の本 体を与えることを許容する任意の形状の任意の基板であってもよいこともまた認 識されるべきである。
第2図は、集積回路8と外部との間の相互関係を示す。
集積回路8は、ポート14を経由して回路8と連絡するコントローラバス18に よっでコンミ−ローラ16に双方向に接続されている。コントローラ16は、最 初t=、ポート14で開始するデータ処即要素の分岐されたらせんにおけるセル 12の試験および相互接続を監視i)制御する責任がある。コントローラ16は 、その後、ボストンステム20と集積回路との間の監視媒介物として働く責任が ある。この例にあI’)で、セル12はデータ記憶せJしであり、それによって コントローラ16はメモリインターフェイスこして狗・(。
成長段階の間、コントローラ16は、ホス5の仕楳書に従って回路を組立てる。
ホストば、ホスj〜ベス22を介してコントローラ16に対して命令することが できる。ホス1−20は、データ記憶セルのアレイを選択可能な容量まで成長さ せるようコントローラ16に告げることができ、あるいは、アレイをすべてのア クレス可能な勅、乍するセルがアレイ中に組込まれるまで成長させるようコシ1 0−ラに告げることかでざる。コントローラ16は、それが3!2艮を完了した ときホスト20に合図をし、そしてその後、ホストバス22は、ホスト20から のデータが回路8中に記憶され、かつ回路8から引出されたデータがホスト20 に戻されるための双方向データバスになる。
第3図は、回路8の典型的な部分における、ポート14およびセル12間の相互 接続およびセルからセル12への相互接続を示す。
コントローラバス18は、セル12のすべてに同時に様々の信号を与える第1の グローバル接続24を提供する。
コントローラバス18はまた、ポート14に隣接するセル12のうちの1つに対 する双方向のデータおよび制御結合26を提供する。
セルの各々は、4つの隣接するものを有する。双方向のデータおよび命令結合2 6は、セル12とそれが共通境界を共有する4つの隣接するbのの各々との間に 与えられている。このように、各セル12は、その4つの境界を横切って連絡し ている4つの双方向のデータおよび命2令結合26を有する。データおよび命令 結合26は、第1に、データの処理のためにセル12:う\らセル1?ヘデータ を転送するのに使用され、第2に、セル12間結合の制御のために重金信号をで ル12からセル12へ垢送するのtこ使用され伝 グローバル接続24は、ウェーハ10ヒに横たわる金属化のパターンによってす べてのセル12に分配される3説明のために選ばれた特定の例においては、グロ ーバル接続24は、各セル12に電力およびクロック信号を運ぶ。セルからセル 12へ非グローバルな方法でクロック信号を分配するために庫々の設計が存在す るということ、および、グローバルクロック線の喪失にすぎないことによってさ もな、fれば非機能的にされたであろうセル12の璧続する機能をそれらが許容 する点においてそれらが好ましいということが:A識されるべきであり、そして それについては、一般的に、受入れできないほどに高い危険がある。りがしなが ら、クロック信号配分の正確な方法はこの発明の説明に重要ではない。
第3図において、コントローラバス18ば、ポート14に隣接するたった1つの セル12への接続として示されているということもまたd滅されるべきであり、 コントローラ16と集積回路8との間の接続がボー1へ14へのすべての隣接す るセル12に対して作ら社るべきではないという理由はなく、かつ、セル12の いくつかあるい−ますべてがそこに隣接する1以上のポート1,4があるところ に、コントローラ16がそれらと連絡するときに1つのごル]2と他のセルとの 間を識別するためにコニ/トローラ16に対して用意された手段が提供されてい る。
集積回路8の端にある、あるいはポート14に隣接しているがいかなる直接的な 方法によってもコントローラ16に接続されていないそれらのセル12は、それ とそれらが共通境界を共有つ−る4つより少ない隣接するものを有しており、か つ、これらのセル12に対するデータおよび命令結合26の数が同株に減じられ るという口とが認識されるべきである。
第4図Iよ、各セル]2の中身およびそこI゛\の接続の図式的な詳細を示す。
グローバル接続24は、エネルギをセル12に供給Vる電力線、第1のPj!: l−パル信号を与える第2のグローバル線30.第2のグローバル(ム号を与え る第2のグ巳−バル線32およびデータ処理動作に用いる繰返しクロック信号を 与えるクロック線34を提供する。
セル12は、それぞれ北r1.雨S、東Eおよび西Wと名はけられた4つの境界 を有する。境界N、S、E、Wの各々ニハ、ケl 30 r41−3’1) I s) + 36 F+ 36 ’(”V j3それぞHz弓えらQ 7おつ、こ こでサフィックスはゲート36が組合わされている境界を示す。各ゲーF−j1 6jN + 368 + 313E、36W;ま、そ几のそれぞれのデータ6よ び命令結合25 >f 、 26 S 、 28 E 、 26 ”vVと連絡 するっゲーl−367N + 365 、S Cに+ 31〕’vVは、処理δ イ′しるべきデータを境界N、S、 E、Vl/をそれぞ(を横切って受取り、 かつ処理されたデータを8.境界に組合わさ′i″した隣接するセルに転換する のが選択的に可能である。
セル12は、ゲート36Wと36N、36Nと36E。
36Eと36S、363と36Wとの対の間に結合された4つのデータ処理要素 38WN、38NE、38ESおよび38SWを有する。データ処J!l!要素 38は、単一方向性であり、入力に処理されるべきデータを受取り、出力に処理 されたデータを与える。データ処理要素38の指定にあける2つの文字サフィッ クスの第1の文字は、どの境界N 。
S、b(ろろ・;・−は1−l上に処理されるべぎデータ入力を提供するゲート 36.があるかを示す、、2文字サフィックスの第2の文字は、どの境界N、S 、Eあるいは一、V上にュータ処理要素38がその処理されたT−夕を伝えるゲ ート36があるかを示すっ ゲートへ36 N 、 36 S 、 36 F 、 36 WL、i: 、そ れぞれ処理されたデータを選択的に狭立に托供可能であり、各々は出力がそこに 結合されているデータ処理要素からデータ処理要素38NF、38SW、38E Sおよび38WNへのそれぞ4の入力としてそれぞね38\〜さ1.38ES、 38tN E 、 38 SWを受取り、それに各ゲート36N、36S。
36E、36Wは入力データを供給する。
データおよび命令結合26N、263.26E、26〜Vは、処理されるべどデ ータを与えかつ受取るた【ブでなく、セル12によって守られるべき命令をも与 える。セル]2によって守られるべき命令は、各ゲート36N、363゜36E 、36Wをそれぞれ通過して、命令入力142N。
42S、42E、42Wをそれぞれ介し7、て、各ゲート36N、365.36 E、36Wがらモニター○へ進む。
モニタ40は、第1および第2のグローバル線30,32およびクロック34を 受取る。モニタ40は、どの命令がセルによって守られるべきかを決定し、いつ 命令がセル12によって守られるべきかを決足し、かつコントローラ16から先 に与えられ7ヒ命令に従って命令を他のセルコ2に通過3せる。モニタは、これ らのゲート36N、36S。
36E、36Wを通して通過した命令をぞれぞ1し命令出力線44N、44S、 44E、44Wを介して各ゲーiに与え、それが進むケート36h、36S、  36E、36Wは。
データがデータ処理要素38からセル゛j2内のデータ処理要紫l\通過ざぜら れるよりはむしろデータがそれぞれの境界N、S、ビ、Wを横切って前後に通過 )−るところのデータ操作のモードを選択することにより前記通過に応答する。
この発明の好ましい実施例の特定の例にd5い−C1データ処理要県38NE、 38ES、38S\N、38WNは、メモリモジュールとして記載されているっ この記載に分いて、すべての4つの要素38 W N 、 38 N E 、  38 E 3 、38SWは互いに同一のうのと仮定さγしているっこのごとは この発明の動作に必ずしも必要ではなく、また、データ処理要素がメモリモジュ ールである必製もないっ要838上に置かれる唯一の要求は、ぞれらがぞれぞれ 入力ガよび出力を有するごとである。
メモリモジュールが使用されるとき、これは多くの形状のうちの任意のものをと ることができる。最も単純な形状において、モジュール38は直列データ記憶シ フト・レジスタに他ならない。より筈巧な装置がデータを選択可能な位置に記憶 するのに採用可能であり、そしてそれはメモリを再循環するシフトレジスタであ ってもよく、あるいはより一般的なS2安定フリツプフ「コンブ半芯体℃ルであ ってもよい。構成は1以上のシフトしlジスタの連鎖を月いて可能であり、たと えば、制御1線における文字にr:S答して高速およびデータ記憶線の出力ある いは入力を切換えることが可能な切物スインヂとともに、低迷データ記憶連鎖が 並列[高速コアクセス線および並列「1制御」線によって守られている。モニタ 回路は、制御文字と記憶されたデータとの間で一致が生じるときを決定でるため に化モジュール38内に受入れ可能であり、そ才とにJっ−7:連合的アドレス が缶じ得る。−各モジュールは、回路8のまわりのモジュールから通過してきた 命令をデコードしかつそれに応答することができるJ、うなされ得る。モジコー ルS8は、これまでは、かつ後で説園てるように、その中の信号の流れは単一方 向であるかのよう丁あるが、多くのタイプのモジュールが存在1)、そこにおい ていくつかの信号は前方向に進17゛、いくつかの@号は後方向に進むというこ とij認08れるべきである。このことは後で明確シニなるであろうこの発明の 情況内で完全に受入れ可能である。ざらに、モジュール38はここより前でおよ びここより後で、そこに入ってくる歪−の線およびそこから出てくる単一の線の みを有しているかのように記載されているけれども、記載されている単一の線は 各モジュール38の動作を与えるのに必要な任意のタイプの多くの線の代表であ ることが認識されるべきである。
第5A図は、モジュール38間のゲート36によるデータ操作の第1の方法を示 す。この特定の形状は、事実上、動作可能であるがセル12のアレイへの可能な 組込みに対していかなる隣接するセルによってもまだアクセスされていないセル 12の場合を除いて、この発明の動作において決して出会わない。その例は、ゲ ート36の動作の方法を最もよく図解しているものとして選ばれた。
セル12が特定の方向からアクセスされていないときはいつでも、あるいは、セ ル12中のモニタ40がその命令を他のセル12に通過させないときはいつでも 、ゲート36はセルの内側のまわりにデータを通過させることに逆戻りする。第 5A図において、モニタ40がセルから連絡しないしまた任意の他の隣接するも のがセルと連絡することを欲しないところの状況が示されている。
第5B図は、第5A図のものとの反対の状況を示す。第5B図において、セル1 2は、第1の方向からアクセスされ、そして順次セル12中のモニタ40は残り の3つの隣接するセル12からアクセスされる。この状況は、後で述べるらせん の2つの分岐からの脱退動作中に起こり得る。
この状況は、ゲート36の動作の第2の方法の図解として選ばれた。
セル12が隣接するものからアクセスされるときはいつでも、あるいは、セル1 2が隣接するものにアクセスしようとするときはいつでも、適当な方向にあるゲ ート36はその隣接するものに対するデータ結合を許容するために開く。隣接す るものからアクセスされたとき、ゲート36は、セル12が既に他の方向からア クセスされている場合、開かないであろう。同様に、セル12が隣接するものに アクセスしようとするとき、もしその隣接するものが既に他の方向からアクセス されているとき、結合は隣接するものによって抵抗される。図示した例において 、そのような制限は存在しない。データは、1つのメモリモジュール38から他 のものへとセル12の内側で回って結合される代わりに、ゲート36によってセ ル12の境界N、S、E、Wを横切って通過させられ、ゲート36は順次光に述 べたようにその出ていくメモリモジュール中に結合されるべきデータを受取る。
第6図は、ゲート間のセルの境界を横切る結合の図式的な詳細を示す。
2つのセル12が示されてあり、第1のセル12は、その南の境界Sを横切って 連絡し、第2のセル12′は、その北の境界N′を横切って連絡している。以下 の説明における、部分の指定におけるアポストロフィは、第2のセル12′に属 するその部分を示している。第1のセル12の南の境界は、もちろん、第2のセ ル12′の北の境界と同−である。第1のセル12の南のデータt3j:び館令 結合26Sは、第2のセル12″の北のデータおよび命令結合26N’ と同一 である。第1のゲート36は、その供給モジュール3BES (図示せ・ずンが らデータ入力堰46に沿ってデータを受取り、かつデータ・出力線48上にでル 12における隅のモジユール38 S W C’A示せすン1こ対してデータを 供!tsする。第2のセル12″の第2のグー!”36N’は、その供給モジュ ール38 W N ’ (G示せずンから第2のデータ入力線46′に沿ってデ ータを受取り、かつ第2のデータ出力線48゛を介して第2のセル゛12′甲の 隣のモジュール36NE“ (図示せず]に対してデータ・と供給する。
第1のセル1260命令出力橡−445は、ゲート36S。
36N′を通って第2のセル12′の命曾人り線42N゛どなる。第2のセル1 2′の命令出力線44 )j ’ は、ケート36Jl’ 、363を通って第 1のセル12の命令入力擦423となる。
命令出力線44s、a4へ′は、それぞれ、8ヒソ(−急の命令バス5 G S + 50 N ’ r隣接セルに出ていきそのセルにアクセスプるのが望ましい ことを示しているオーブンfi525.52N’ aよび隣接Tるセルに出てい ってあり結合がそこに統合されるべきことを示している確品緻54S、54N’  I僅太る。
命令人力a 42 S + 42X ’は、それぞれ、8ピント幅の命令入力バ ス563.56N’ 、隣接するセルがアクセスを確立したいときを示すための オーブン入力線58S。
58N°および隣接するセルが結合を統合することを欲することを示すための確 認入力線608.6ON’を備える。
境界S、N’を横切った第2のセル12′の命令出力バス5ON′は、第1のセ ル12の命令入力バス568になる。境界S、N’を横切った第1のセル12の 命令出力バス508は、第2のセル12゛の命令入力バス56N′になる。第2 のセル12°のオーブン出力線52N′は、境界を横切ることによって第1のセ ル12のオーブン入力線58Sとなる。第1のセル12のオーブン出力線52S は、境界S、N’を横切ることによって第2のセル12′のオーブン入力158 N’となる。第2のセル12′の確認出力線54N′は、第1の一セル12の確 認入力線608となる。第1のセル12の確認出力線54Sは、第2のセル12 ′の確認入力線6ON′となる。第1のデータ転送線62NSは、データを第1 のゲート36Sと第2のゲート36N“どの間を転送し、第2のデータ転送線6 28Nはデータを第2のゲート36N′と第1のゲート36Sとの間を転送する 。これらの結合によって、第1のセル12および第2のセル12′は、この発明 のセルの分岐されたらせんの一部分を形成するために接続されることが可能であ る。
各セル12の4つ全部の境界N、S、E、Wは同一であり、様々な要素を指定し ているサフィックスのみがそれらの説明のために変更されることが必要である。
第1のセルのオーブン出力線528が論理的に真になるときはいつでも(これは 第1のセル12が第2のセル12′をアクセスすることを欲することを示してい る)、第1のゲート363は、データ入力線463からの信号を第1のデータ転 送線62NSに接続することにより、かつ第2のデータ転送線628N上の信号 をデータ出力線48S上の信号として接続することにより応答する。第1のゲー ト36Sは、全く同様の方法で、第1のセル12が第2のセル12゛へのその結 合を統合することを要求していることを表示する論理的に真になっている確認出 力線543上の信号に応答する。オーブン出力線528上の信号が論理的に偽で あり、確認出力線54S上の信号が論理的に偽のとき、第1のゲート36Sは、 データ入力線463上の信号をデータ出力線488に接続することによって応答 する。
第2のセル12′のオーブン出力線52N′上の信号が論理的に真の場合はいつ でも(これは第2のセル12′が第1のセル12をアクセスすることを欲してい ることを示している)、第2のゲート36N′は、第2のデータ入力線46N′ からの信号を第2のデータ転送線628Nに接続することにより、かつ第1のデ ータ転送線62NS上の信号を第2のデータ出力線48N′に接続することによ り応答する。第2のゲート36N’は、第1のセル12へのそれの結合を統合す ることを欲している第2のセル12゛を表示する論理的に真になっている第2の 確認出力線54N′上の信号に全く同一の方法で応答する。第2のオーブン出力 線52N′上のおよび第2の確認出力線54N′上の信号が同時に論理的に偽の とき、第2のゲート36N′は、第2のデータ入力線46N′上の信号を第2の データ出力線48N′に結合することによって応答する。
このように、2つのセル間の結合を確立するためには、両方のセルが互いに応答 することが必要である。
好ましい実施例の特定の例においては、結合は以下のように達成される。第1に 、開始セルすなわら第1のセル12は、そのオーモレ出カニ1ji52上の信号 を立ち上げ論理的真にする。第1のゲート363は、上に述べに結合を採用する 二とによって応答する。こ;tはもちろん、第1のゲート363および第2のゲ ート36N゛の両方が所望の結果を与えるために協力することが必要なので、第 2のセル12′に対する結合を確立するのには上方ではない。第2のセル12゛ は、そのオーブン入力!58N’上の信号に応答4′る。もし第2のセル12′ が他の方向から既にアクセスされていなければ、それは、第2のゲート36N′ に対して既に記載された形状を採用させかつ所望の結合を達成するために第1の グーh 36 Sど協力しC1そのオーブン出力m O2N ’上の信号を立ち 上げることにより応答する。
もし第2のセル12°が既に他の方向からアクセスされUいる場合、それは、そ のオーブン出力線52N′上の信号を立ち上げないことにより第1のセル12に よって企てられる結合に抵抗する。
適当なオーブン出力線523.52N’上の信号の相互立ち上げによって達成さ れた2つのゲート36S、36N’間の結合は、単に一時的なもので、ある。こ れは、後で説明するけれども、オープン出力線528.52N’上の信号を論理 的真状態に維持することは、セル12.12’に対する後の命令によってコント ローラ16により撤回され得る一時的な処置だからである。他のセルへの結合は 、確認出力線543.54N’の使用により永久的なものとされる。再び、後で 説明するけれども、線543.54N′上の確認出力信号は、ラッチされた信号 であり、コンミルローラ16からのさらに他α命令に応答して各セル12.12 ’によって発生させられる。オーモレ出力a5出力、52N’上の信号の立ち上 げからの一時的な結合の間に、コントローラ16は、この場合第2のセル12° である新しいセルを機能的試験にさらす。もし第2のセル12′が試験に合格す れば、コントローラ16は第1のセル128よび第2のセル12′に対して確認 出力信号を確認出力線54S。
54N°上に立ち上げかつラッチするよう命令する。第1および第2のゲート3 63.36さj′は、オーブン出力線528.52N’上の信号に応答したのと 全く同様の方法で応答し、2つのでル12.12’間の結合は確認されかつ統合 される。もし第2のセル12′が試験に合格しなけ特衣昭”J 8−5 U 2  U 77 (1Q)れば、コントローラ16は、第1および第2のセル12゜ 12′に対してそれらのそれぞれのオーブン出力線52S。
52N′上に論理的真の信号を与えるのをやめるよう命令する。第1および第2 のゲート36S、36N’は先に説明したように応答し、機能的試験のため1. :確立された一時的な結合は放棄される。
第7図は、図式的なアウトラインで第4図のモニタ40の様々の構成部分を示す 。
バス入力ロジック64は、対応する境界N、’c、S、Wからの命令入力バス5 6 N 、 56 E 、 56 S 、 ’06 ’v’Jを受取り、かつ、 それらのうちの1つをモニタ40の内部のアドレス、および命令バス66への入 力としで与えるために選択する。アドレスおよび命令バス66は、第1に命令イ ンタプリタ68’\の入力として、第2にアドレスおよび命令バス66上の1言 号せそれぞ4の境界N、)=、S、’yVへ後戻りしている任意の1以上の命令 出力バス50r”、+、5’OE。
505.50Wに結合可能であるバス吊りロジック70への入力としで与えられ Cいる。バス出力ロジック70は、アドレスおよび命令バス66上の信号が受取 られる境界を裏切って後戻りし−C結合するのが禁じられている。
オーブン入力ロジック72は、それぞれの境界N、E。
S、Wから生ずるオーブン人力線5 o N 、b 8 c + 583 +5 8 ”Nからの信号を受取り、かつ、4−/ン入力信号が受取られる方向の工− ブン入力方向線74上に第1の指示を提供し、かつオーブン入力信号がセル12 によって受取られたことを示すオープン入力受取り線76上に第2の指示を提供 する。
確認入力ロジック78は、それぞれの境界N、E、S。
Wからの確認入力線6ON、60E、605,60.W上の信号を受取り、かつ 、確認入力信号が受取られる方向の確認方向線80上に第1の指示を提供し、か つ確認信号が受取られる確認入力受取り線82上に第2の指示を提供する。
命令クロック発生器84は、第1のグローバル線30゜第2のグローバル線32 およびクロンク像34上の信号を解釈し、命令クロック′a86を介して、命令 インタプリタ68にアドレスおよび命令バス66上の並列8ビツトの2道ワード が侵の使用のために書留められるべきセル名称か、命令のためのアドレスかある いは守られるべき命令であるか否かの指示を提供する。
確認入力ロジック78は、その方向から確認入力信号が最初に受取られたことを 表示している第3のラッチされた出力88を提供し、それによってセル12I\ の入口方間を表示している。この信号は、他の方向からのセルの後のアクセスを 制御するのニ菫要である。その出力は、セルが他の隣接するものからの接近を受 入れるのを禁止するために使用される。それはまた、セル12が最初にアプロー チされた隣接するものからアクセスしようとするのを妨げるのに使用される。確 認入力ロジック78のラッチされた出力88は、第1に、それがアドレスおよび 命令バス66上にセル12がそれらを受取る方向に戻って信号を提供するのを妨 げるためにバス出力ロジック70に接続されている。
確認入力ロジック78のラッチされた出力88はまた、命令W!?釈ロジック6 8へ゛の結合禁止入力とし・て提供されている。I8?i今インクプリタロBは 、命令クロlり発生器811がそこのフードがセル名称ひあるこb二を表示する とき2かつセル12が以前に任意の方回り\らアクセスされていないとき、アド レスおよび命令バス66カ)らセル名称を受取り、命令クロック発生器乏34が バス66上のq−1:がセルアドレスであることを表示するとき、バス!36か らセルアドレスワ・−ドを受取り、セルアドレスワードを先に記憶していたセル 名称と比咬し、かつもし−aがうれ1、fバス66から続いて与えられ7′:命 令フードをデコーぐするーインタプリタ:う8は、オーブン出力信号?オーブン 出力凍52N、523.52E、52゛ψl上に提供し、かつその・信号を確認 出力線5’4N、54’S、54E、)4・、しトに提供することが可能である 5確a入勺qシック78のラッチされた出力8Bの受取り1こ応答して、インタ プリタ68がオーブン信号を第1の椿近の方向に戻って与えるよう命令されたと しても それはその上うにぜず かつさらl〔その方向における結合をちょうど 破るその方向に@死出力信号を一時的に落と1)かつエラーを強制するであろう 。
バス入力ロジッ/764はまた、確立入力ロジック78のラッチされた出力88 に応答し、かつ、確認入力信号が最初に受取られた方向からのそれより他のもの をアドレスおよび命令バス66上へ切換えるための信号として任意の他の命令入 力バス56N、56”8.56E 56Wが選択されるのを許容しないことによ ってそれに応答する。
命令インタプリタ68は、コントローラ16からの命令に応答しで、信号をリセ ットwA90上に提供することが可能であり、そのリセット線90に対して確認 入力ロジック78はそのラッチされた出力上の指示を捨てることによって応答す る。
インタプリタ68が第1の確認入力が受取られた方向にオープン出力信号を戻っ て提供することを拒否し、かつその方向に確認出力信号を一時的に落とす任意の 期間中に、バス入力ロジック64は第1の確認の方向からの入力バス56をアド レスおよび命令バス66に結合するのを続けるということが注意されるべきであ る。このことはセル12が続く命令を受取りそして集積回路8の残りのものと不 和にならないのを許容する。
インタプリタ68を参照して説明した予防処置とて、バス入力ロジック64およ びバス出力ロジック70が省略され、かつコントローラ16の活動中に組込まれ ることが可能でめるということが当業者によって認識されるでおろう。
その処置は、第1にいかにしてそれらが実施さj1得るかを図解的に示すために 、第2にそれらのセル中への組込みがコントローラ16におけるそれらの上の不 適当な動作に対する防御のさらに池の線を提供するので、ここに含まれている。
第8図は、第7図のインタプリタ68の詳細な図解図である。。
アドレスおよび命令バス66は8ビツト幅である。8ピツ1〜のセル名称レジス タ92は、命令およびアドレスバス66からの8本の線をすべて受取り、第1の 命令クロック線94(これは第7図のクロック線86の一部分である)を介して ストローブされたとき、アト1ノスおよび命令バス66上のワードをセル名称と して受取る。
8ピツiのアドレスレジスタ96はまた、アドレスおよび命令バス66′n\ら のすべての8ビツトを受取る。第2の命令クロック線98(これもま1.、第7 図のクロック線86の一部分である)を(’、−L・てスミ−ローブされたとき 、アドレスレジスタ96は、命令およびアドレスバス66上のワードを続く命令 に従うように要求されて(ハろセルのアドレスとして受取る。
セ11.名称iノジスタ92の8ヒツトの並列出力り減、第1の入力としτ数字 のコンパレ−タ100に対し−C提供されている。アドレスレジスタ96の8ビ ツトの並ダ]?進数字吊力は、第2の入力としてコンパレータ100に与身られ ている。コンパレータ100は、その2つの入力数字を比較し、2つの人力数字 が等しいと8コンパレータ出力練102上に指示を与える。等しい2つの数字は 、一致が見出されたところのセル12が、それに対して続(命令が予定されるセ ルであることを示す。
!11ビツトの命令レジスタ104は、アドレスおよび命令バス66のちょうど A六の線の信号を受取り、かつ第3の命令クロック線106にれもまた第7図の クロック線86の一部分である)を介してスト・ローブさrたどき ぞr(がバ ′)L、 66から受取る4つの簿]の命令ワードを夛取りかつ記憶する。
命令レジスタ1Q4i\らの1つのランチされたビットは命令デコーダi 08 への入力として提供さ4′I、ろ。命令デコーダi08も茎左、コンパレータ出 力線102からイネ−に記憶された数字が命令がそのセjttに対して予定され 丁いること七表示しているセル名称し・シフタ92白に記憶された数Tと等しい 場合、意味のある出力を提供するの戸である。
表1は、命令の命−5ニーFコーダリステイングを示す。
1°口6−ローブ Oのh 入力ワード 出力応答 0000 何もしない 1000 ス1〜ローブリセット線90i 001 北l\の確認出力 1010 束Δ、の確々出力 1011 南・°\の確認出力 1100 西ノ\・′7)確認出力 1101 北t\のオープン出力 i’i”tO東l\のオーブン出力 1111 南へのオーブン出力 0001 西へのオープン出力 上(5示・−た表は いかに(、てデコーディングが実施さ1するかを単′2二 図式的に示すものひある。、4ビツトあるいはそ礼1ス上QちDを交円−する汗 愈の命令フス腔もまプ:同(蓑に芸能することが明らかであろう。
デコーダ108は、4つのオーモ出力力礫52N 523 + 52 E 、  5 ;) −、■上゛二4つのオーブン出力信号を与える。
オーブン出力信号が与えられるべきであることを示している命令が受取ら札たと きはいつでも、デコーダ108は徨52N、523.52E、52Wのうちのミ 音当なもののFに信号を立ち上げる8 デコーダは 北、南、東6よび西への確認出力信号を第1.第2.第3および第 4の確認出力ラッチ110,112,114.116にそれぞれ与える。ラッチ 110゜112.114.116は、デコーダ108が確認出力線が立ち上げら れるべきであることを示す命令を受取るとき、それらの値をリセットされるまで 維持しながら、個々にストローブされる。
デコーダ108は、それがリセット命令を受取るときはいつでも、リセット線9 0上に出力を与える。リセット線は、最初に、セル名称レジスタ92を零内容に クリアし、確認出力ラッチ110,112,114,116をリセットし、かつ 、確認入力信号が受取られた第1の方向の確認入力ロジック78からの維持され ていた指示をクリアする。
リセット線90は、このように、集積回路8に電力が供給された後に用いる初期 化線として使用可能である。リセット可能なレジスタ110,112,114, 116.92および78もまた、電力が集積回路8に与えられたとき零状態に常 になる手段を備えることができるということがもちろん認識されるべきであり、 この場合リセット線はセルを初期化する補助手段となる。セル名称レジスタ92 がクリアされるとすぐに、セル12は、セルの本体から脱落し隣接す゛るものか ら再び接近されるまでアドレスされることができないということが興味深い。コ ントローラ16は、このように、単に脱落するように告げることで、セルをセル の本体から除去することができる。この活動は、この発明の分岐されたらせん形 の成長ルーチンおよびパターンの必ずしも必要な部分でばない。
確認出力ラッチ110,112,114.116の出力は、反後退結合ゲート1 18への入力として与えられる。
確認入力ロジック78のラッチされた出力88は、デコーダ108への入力およ び反後退結合ゲート118への入力として与えられる。デコーダ108は、その 方向にお、プ。
る任意の「オーモノ出力j昭令に応答することを拒否しながら、かつ一致線12 0を介しτ反後遜結合ゲート118に一致指示を与えることにより、確認入力信 号が@期に受取られた方向を示している確認入力ロジック78のラッチされた出 力8日の指示された方向に応答する。反後退結合ゲート118は、そのラッチさ れた出力88を介して確認入力ロジック78によってそれに指示されにのと同一 の方向にある適当な確認出力線54N、543.54匠、541N上の確認出力 信号をしゃ断するのせイネーブルされることにより、デコーダ108からの一改 偕示に応答する。第1の結合の方向への確認出力信号の一時停止は1.コントロ ーラ16がセル12に対して任意の池の種類のさらに弛り命令を発行するまで維 持される。
第9図は、第7図の命令クロック発生器8A’l)@成の図式的な詳細を示す。
第1の命令クロック線94上の第1のクロック信号は(これはセル名称レジスタ 92をス]・ローブするのに防用される)、第1の0ジニ「クイ)′バーク12 2.第1のアンドゲート124および第2のアンドゲート126によって発生さ せられ、それによって、クロックl1134上の操退Iツクロック信号は、第1 8j:び第2のグローl(ル櫓30,32上の第113よび第2のグローバル君 号がそれぞれ同* ;:真のk1合に、第1の命令・)「コ=!り腺94J:に 進むのが許容され、WL認大入力受取線82上の信号は、セル12がまだ任;l の方向から確認入力信号を受取っていないことを表わす輪理的偽であり、かつ、 オーブン入力受取り綴76上の信号は、オープン入力信号が成る方向か′ろ受取 られたことを表わす倫理的真である。この状況は、セル12が最271に接近さ れたとき2ル12の機能的試論の間にかつそれに続いてすぐ後に生ずることがで き−るのみであり、そ礼によって セル名称ノジスタ92は、セIし1?への最 初の接近の間に、か゛つセル12が再1の隣接するものから結合の確認を受取っ た後にストローブざ4憚るのみである。
宿2の命令クロック線9B上の第2の分合クコツク信号(これはセルアドレスレ ジスタ96をス1−ローブするのに使用され、データおよびアドレスバス66上 のワードが次りこ続く命令に従うよう要求されているセルのアドレスであること を示している)は、第2の論理的インバータ128および第3のアンドゲート1 30によって発生させられ、それによって、クロック線34上の綴返しクロック 信号は、的真であり第2のグローバル線32上の第2のグローバル信号が論理的 偽の揚台に第2の命令クロック線上に進むのが許容される。
第3の命令クロック線106上の第3の命令クロック信号(これは命令レジスタ 104をス1〜ローブするのに使用され、アドレスおよび命令バス66の線の成 る1つの上の4ビツトワードがアドレス整合でセルによって守られるへき命令ワ ードであることを示す);よ、第3の倫理インバータ1326よび第4のアンド ブート134によって発生させられ、それによって、クロック線34上の繰返し クロック信号は、第1のグローバル線30上の第1のクローバル信号が論理的偽 であり第2のグローバル線32上の第20〕グローバル信号が論理的真である場 合にのみ第3の命令クロック線106上に進むのが許容される。
第1のグローバル線30上の信@LX論理的偽であり第2のグローバル線32上 の信号もまた偽のとき、クロック線34上の繰返しクロック信号は命令クロック 要素92,96.104のいずれにも与えられフ、そflにJ:つて、それらの 状態ば不変のままである。り巳ツク枳34土の繰返(2クロック信号はまた、第 4図のメモリ5ジコール38に弓λられ、それらのデータ処理妨■を監督する。
この説明において示されている命令インタプリタ68の特定の構p・1は、その 実施の一方法の単なる典型的なものである。当業者は上記説明に基づいてその実 施に屋する旭の方法を作ることが可能であろう。同様に、クロック発生器84の 構成の正確な方法もまた典型的なものである。他のコード化技術は、それらの実 施の方法と同様に、上記説明に基づいて明らかであろう。
第1および第2のグローバル線30.32は、この実施例において、すべてのセ ル12に同時に与えられろものとして示されている。グローバフ1ノ130.3 2は、命令およびアトしIスバス66との信号とほとんど同様の方法で実積回路 8中のセノリ12からセル1?へ導かれ、かつそのバス66の一部分と1、ノて 扱われ得るということが認識されるべきである。同様の取扱いがりrll−// 7線3線上4上ロ・ツク信号に対して与えられろことができ、それをバス66で ぐるりと動かす。
第10図は、この発明の特徴である相互結合された試験されたギータ処理セルの 分岐されたらせんのFii、長におけろコントローラ1らのfi他のフローチャ ーKを示す。
成長段階の員初において、コントローラ16は、27J期化プロセス134を実 行する。先に説明1ノだように、コントローラ16はセル名称カウンタを備えろ 。2T+門化にお(I)T、それはセル名称カウンタの内容を零にセ+y/卜す る。同種トニ、カウンタ16(ま、2ビツト長で、次のリスティングに従って動 作する、双方向に動作可能な試験方向カウンタを備える。
00=北、01−東、10=南、11−画伯のカウント構成が同様に適当である ということが認識されるであろう。初期化段階134の間、試験方向カウンタの 内容は零にセットされる。コントローラ16は、エントリ方向の記録、すなわち 、そこを横切ってセル12が隣接するものによって最初に結合される境界N、S 、EあるいはWを維持する。初期化段階134の間、エントリ方向記録は、試験 方向、すなわち、そこを横切ってセルが隣接するものに達する境界と同一に人為 的にセットされ、それによって、その後のぐるりと回るプロセス(これは以下に 述 ′べる)において、試験セルに対するすべての隣接するものは結合するもの をめてアクセスされる。この特定の例において、試験およびエントリの両方の方 向は北にセットされているけれども、任意の他の方向も十分であることが理解さ れる。
初期化の間、スタック(これはコントローラ16の構成部分として先に説明した )は、セル名称(零)がロードされ、かつエントリ方向がスタック中に入れられ る。
その後、コントローラ16はセル12を試験する。試験段階136の正確な方法 は、この発明にとって大して重要ではない。コントローラ16は、最後に組込ま れたセル12に対して、現在の試験方向において隣接するものをアクセスするよ う命令する。試験の真に開始の場合には、真に最初のセルは実際上ボート14で あり、それはオープン線をそれに立ち上げることにより第1のセル12を北にア クセスする。=1じt\の第1のセル12;ま、互いに結合するためにゲート3 6に対してそのオーブン線を立ち上げるよう要求される。しかしながら、オーブ ン入力信号を受取るに際して、隣接するセルは自動的に命令およびアドレスバス 66上l\の信号を受取、仝0試験されるべきセルは、まだG゛かなる確認人カ イ2号”をも受取っていない、第1の命令クロック線94上の第1の命令ノロツ ク信号(、!、それゆえ、活動1ヒさへる位胃にある。コンj−1]−ラは、第 1ご3よびユ■2のグローバル線30.3’)上の:言号を共に真に−1Zル名 称をバス66上に置き、ノ)゛・つ繰返Qり71yり鴇31上の信号がぜル名称 ″EI?ル名称しジスタ′:i2巾にロードするのを待つ、二のよ5にしてその 名$ /メツ−5゛されtセ1し12・ま苺定の命令を受収ること−4ができる 。コンミルローラ16:ま、次に、ビルアドレスレジスタ96に、第1および第 2のグローバル線30.32上の言号および先に説呪したようなバス66上の信 号の操作に、上に、セル名称レジスタ92中にロードされたばかりのセル名称を ロードし、それによって、ロードされたアドレスに統く命令は試験されるべきセ ル−12によって守られる。コンr・ローラは、その侵、第16よび第2のグロ ーバル帖30.32およびバス66の4つの命名ピッ:〜ヱの13号を@作し、 命令を1勺イ?−プルされた錯令デコーy108によってデ2−1:されるべき 命令レジスタ104甲にC−ドすご。コントローラ16が試験されるべきセル1 2にロードする正確な命令りよ、セル12に対して、そのオープン出力信号をそ の接近の方向に戻って立ち上げるようにさせる。これはそのケート36を接近が なされる隣接するセル12に対して開く。
任意の新しく結合されたVル12において、ゲート36のうちの1つのみが隣接 するものに対して開かれる。このように、処理されるべきデータは、隣接するも の力旭ら入り、モジュール3Bのすべてを通してループに結合され、h\“つ隣 接するものに戻る。結合が出会う任意の他の方法の可能性はない、これは、結合 の任意の他の方法は、セルが既に他の方向から接近されていることを意味するか らであり、かつ先に述べたように、1つの方向から結合され7: j’ )レレ ま、他の方向からのざらに他の接近に抵抗するからである。
セル12の芸能的試険慣よ、任意の過当な方法で達成され得る。たとえば、コン トローラ16は、試験されるべきセル12のまわりに循環させれるべき試験デー タを供給することができる。コントローラ16は、その後、それが出力するデー タをそれが受取るデータと比較し、もし戻ってきたデータがコントローラ16が 予期していにようなものである場合、セル12は試験に合格したものと児なされ るつ代わりに、セル12は、予め定められた関係がモジュール3Bへの入力文字 と出力文字との間に存在するか否かを決定するための要素を含んでいてもよい。
そのような関係はパリティであるかもしれないし、この場合コントローラ16は 、試験されるべきセル12中にあるモジュールのルーブに適当な実(テ長操選し データを与え、それによって、モジュールから出ていくデータは、パリティ要求 をそのモジュールへの入力あるいは他のモジュール38の出力で満足させる。各 セル12中のテ゛−タチェック要素は、エラーを検出したときコントローラ16 1こ@号を送る手段を備えていてもよく、その信号ばお−そらくグr:J−7< 、ル線を経由して、さらに好ましくはある種類・乃戻り線あるいは集積回路8の マワりにバス66上の信号で繋がれかつコントローラ16に連室してl、%る線 を経由する。試験の特性お上Cf少雑化は、モジュール38の1質によって完全 に決定され、モジュール38はメモリ別路あるいは他のデータ@理装置であって もよい。先に述べたけれども、モジュール、およびそれらの試験の正確な性質は 、セル12中のモジュール38がセル12がそれに接近した隣接する毛のDIら 確認された詰合を有することができる匍に機能的試験に合格することが要求され ていることを除いては、この発明の一部分で15ない。
綴能的試裟の終わりに、コントローラ16;泳、n1シク接近されたセル12が 試験に合格したD\否かに関する決定138を行なう。モジュールこSの性質に 依存して、その訣定は、100%S蜆灼から一部分が機能的エゴないが集積回路 Sの活動へのモγしらの組込みを正当化するのに充分な残りの機能を有し、てい るかのどこかにあるモジュールに基づくことができる。
試験に失格するセル12ば、リセントーされることにより停止させられるべきで ある。コントローラ16は、最初に、それに何もするなという命令を発行するこ とにより、失格したセルがそれが接近された方向にオープン出力信号を提供する のを停止さゼる。その後、セル名称は、コントローラ16によってセル名称レジ スタ92中のワードを零にする効果を有するリセット命令を発行することにより 、セル名称レジスタ92から呼戻される。最後に、失格したセル12に接近した セル12は、失格したセルにオープン出力信号を提供することをやめさせられる 。このことは、コントローラ16によって、接近をしたセル12を任意の他の命 令に従わせること“により達成され得る。新しい試験方向が試みられるべきとき 、接近をしたセルは、そのオープン出力信号を他の方向に立ち上げるよう命令さ れることにより、そのオープン出力信号を失格したセルに落とす。すべての試験 方向が使い尽くされたとき、接近をしたセルには何もするなという命令が配給さ れるっ そのオープン出力信号を失格したセルに委ねながら接近をしたセルの効果は、失 格したセルのアドレスおよびデータバス66がいかなる入力をも受取るのをやめ る去めのものであるっ失格したセル12は、その後、もし他の方向から続いてア クセスされなければ、いかなる命令ででもアドレスされることはない。失格した セル12のセル名称レジスタ中に先にむなしく入れられたセル名称は、他のセル を試験するのに再使用するために自由になる。
試験されているセルがもし試験に合格すれば、それへの結合のために確認される ことが必要である。この目的のために、コントローラ16は、試験されているセ ル12に、試験されたセルが接近された方向にその確認出力線54上の信号を立 ち上げるようそれにさせている命令を与える。
確認出力信号がラッチされると、確認出力線54上の信号の立ち上げは、アプロ ーチをしたセル12との境界上のゲート36がアプローチの方向において(もし 確認出力信号が続いてリセットされなければ)永久的に開いているようにならせ る効果を有する。コントローラ16は、その後、試験されたセル12に接近をし たセル12に対して、その確認出力線54上の信号を試験されたセル12の方向 に立ち上げるよう命令し、それによって、試験されたセル12の境界上のゲート 36は永久的に開かれたものとなる。試験されたセル12と接近をしているセル 12との間の結合は、それによって、しつかりした足場に置かれる。2つのセル 12からの一時的なオープン出力信号は、もらろん、確認出力信号の立ち上げの 間に失われるが、このことは全く取るに足りない。
セル12が試験に合格し、集積回路8の活動中へのその結合が確認されると、コ ントローラ16は管理段階140に進む。コントローラ16は、最初に、先に説 明したようにセル名称カウンタをインクリメントすることにより1をセル名称に 加える。新しいセル名称は、その後、試験されるべき新しいセル12のセル名称 レジスタ92中に入れられる準備ができる。コントローラ16は、最近に組込ま れたセル12のエントリの方向、すなわち、組込みのためにそれが接近された方 向を確立するため、2ビツト試験方向カウンタの内容に2を加える。コントロー ラ16は、その後、セル名称に対するスタックにエントリ方向を加える。
コントローラ16はまた、セル名称およびそのエントリの方向を決して下ろさな いリスト中にエントリをする。その後、コントローラ16は、セル名称カウンタ 中の新たにインクリメントされたセルとホスト20によってコントローラに与え られた上部数との比較をする。もし新しいセル名称が上限に等しければ、そこに はホスト20を満足させるために集積回路8の動作中に組込まれた充分なセルが あり、そして、コントローラは出口ルーチン142を経由して他のことに進む。
もし新しいセル名称が未だ上限に等しいがあるいはそれよりも大きいということ がなければ、コントローラ16は、試験方向回転動作144に進む。
コントローラ16がすべてのアクセス可能な動作中のセル12をウェーハ上に組 込むことが、ホスト20にとって望ましいであろう。この目的を達成するために 、ホスト20は、単に、コントロ〜う16にウェーハ10上のセル12の全数に 等しいかあるいはそれよりも大きい上限を提供しなければならないだけである。
代わりに、ホスト20に対してコントローラ16がセル計数試験を実行するのを 禁止する手段が提供され得る。
より多くのセル12が組込まれるよう要求されるときに入る試験方向回転動作1 44は、1を試験方向カウンタに単に加えることにあ、る。試験方向カウンタを インクリメントした後、このようにして試験方向を90度時計方向に回転させ、 コントローラは試験段階136に戻る。
試験されたセル12が試験に失格したとき、コントローラ16は、試験に結合す るために、失格したセルに接近をしたセルに対する他のセル12を捜す。コント ローラ16は、試験方向カウンタの内容から1を減算することにより反時計方向 の試験方向回転動作146を実行する。コントローラ16は、その後、試験方向 チェック148を実行し、試験方向がエントリ方向の後ろであるか否かを決定す る。
各隣接するセルが試験に失格したとき、接近しているセル12は互いに順次結合 するようにされ、それによってそれらは試験の下に置かれ、試験に合格するもの が見つけられたとき調査は停止する。初期化動作134の間になぜ試験方向およ びエントリ方向が同一にされるかが今や明らかである。もしそのときそれらが等 しくされれば、3つの隣接するものすべてのまわりの調査が可能である。もし試 論方向がエントリの方向に向うためにまだ回っていないとき、コントローラ16 は、セル試験動作136に戻る。
もし試験方向がエントリ方向に回ったとき、接近をしているセル12のすべての 隣接するものが幾分不満足であることを意味する。それらは他の方向からの接近 の結果として既に組込まれてもよい。代わりに、それらは非機能的であってもよ い。ウェーハ10の端にあるセル12の場合、それらは接近するための隣接する ものではないであろう。
これらの場合のいずれにおいても、接近をしているセル、すなわち、最後に組込 まれたセル12は、セル12の袋小路あるいは行き止まりのアレイの先端にある 。コントローラ16は、それゆえ、袋小路内で発見された動作中のセルの結合を 保持すると同時に袋小路から抜は出すよう設計された処置をとる。
コントローラ16は脱退動作150に進む。コントローラ16は、スタック中の 最後のエントリを処分する。これは先のエントリをスタックにさらす。先に組込 まれたセルへのエントリ方向および〜その名称は、コントローラ16にとって明 らかになり、そしてコントローラ16は今や、試験方向がエントリ方向に戻るか 、あるいは動作中の隣接するものが見出さ、れるかするまで、それらを先に組込 まれたセル12のすべての隣接するものを試験するために使用する。コントロー ラ16は、試験方向およびエントリ方向をもはや等しくないようにするため、試 験方向の時計方向の回転を行なうことにより、かつ随意に方向試験148を経由 して試験動作136に戻ることにより、この目的を達成する。
もし、1つの脱退動作150を実行して、名称がスタックの頂部にあるセルの隣 接するもののすべてがアクセス不可能とわかったとき、ポート14での真に最初 のセルでさえもが達成されたことが発見されるまで、脱退150は繰返され、こ の状態はエントリセル試験152によって検出され、スタックの頂部のセル名称 は零に対して比較される。
零番目のセルのすべての繰返し試験が、出口ルーチン142へ動く前に、fl接 する後まで待つことが重要である。この目的のために、エントリセル試験154 を、試験されている零番目のセルの条件とすることが可能である2代わりに、成 る手段を組込んでもよく、それによってちょうどボート14kl:あるセルは0 000000C1)代ワリI; 000oOOO1と名付ケラレ、かつ’lミー 00000000エントリはスタックにおいて純粋に検出の目的のために00o ooooiエントリのちょうど前にされる。
脱退150が実行されるきはいつでも、コントローラ16は、そこから脱退が実 行されるセル12のセル名称を与えるリスト中のエン1〜りに対して注目し、戻 ってきたセル12はアクセス可能な隣接するものを有しておらずかつそれゆえ袋 小路中にある。リストは、アドレス人力として使用されるセル名称およびそのよ うにアクセスされた位置に記憶された様々のエントリを有する単純なRA M中 に存在することができる。代わりに、リストは、コントローラ1Gから取外すこ とが可能でありウェーハ1oとともに愉送され得るP ROM中に存在すること ができるっそのようなFROMの内容がいかにして、第10図の試験および接続 ルーチンによって発見された接続パターンを再び作るために任意の補助コントロ ーラによって使用され得るかということが明らかであろう。他の変形として、コ ントローラ16は、当業者にとって明らかである技術を用いることにより、リス トを電気的に維持された揮発性のRAMあるいは非揮発性のRAM中に記憶する ことにより、上に説明した補助コントローラと同一の目的を達成することができ る。
コントローラ16は、そのRAM中に記憶されたリストの輸送可能な永久的なコ ピーを作るために、特別なPROMバーナを収容することができる。
コントローラ16はハードワイヤのステートマシンであることができ、あるいは その動作はデータ処理装置の動作内に収容され得る。特に、コントローラ″16 の動作は、ホストシステム20の動作中に吸収され得る。
セル12をウェーハ10上に形成すると、ホスト20へのインターフェイスとし て続いて働いているときのコントローラ16の動作の正確な方法は、モジュール 38の性質に依存しており、かつこの発明の部分を形成しない。
第11図は、第10図のルーチンが・ウェーハ10上に成長することができるセ ル12の典型的な配テJを示す。
セル12の典型的なブロック156が示されている。機能的試験に合格すること ができないセル12は、十文字で?−りされかつさらに付加的な名称′158に よって示されている。機能的試験に合格することができるセル12は、それらが 隣接するものからアクセスされないときデータがその中を循環する方法を示して いる、循環する内部の重要でないデータバス160で示されている。それらはさ らに名称162によって示されている。隣接するものによってアクセスされかつ 集積回路8の動作中に組込まれるために機能的試験に合格したセル12は、16 4によって示されている。組込まれたセル64の各々内のデータバス166が、 データおよびアドレスバスの第1の分岐66A、データおよびアドレスバスの第 2の分岐66Bおよびデータおよびアドレスバスの第3の分岐66Gによってと られるコースとともに示されている。
第1のセル164Aは、南から入られ、試験され、動作するのが見つけられかつ その結合が確認される。データバス166は、その後、第1のセル164A内に ループを形/成する。例のために、第1のセル164Aにセル名称21が与えら れており、それは集積回路8の動作中に組込まれるべき21番目のセルであり、 その名称が内申に含まれているということがとられている。
コントローラ16は、その後、第1のセル164Aに対して、そこからそれが試 験された時計方向に回転された方向において試験するよう命令する。第1のセル 164Aは、したがって、第1の非機能的セル158Aに接近する。第1の非機 能的セル158は機能的試験に合格せず、第1のセル164Aからのそれへの結 合はそれゆえ中止される。
コントローラ16は、第1の非機能的セル158Aの失格に応答して、試験方向 を90度反時計方向に回しかつ第1のセル164Aに対して、機能的試験に合格 しかつそれゆえそこに確認された結合を有する第2のセル164Bにアクセスす るよう命令する。データバス166は、その後、第1および第2のセル164△ 、1648間を回って通っている閉ループを形成する。
命令およびアドレスバス66Aは、それが組込まれたとき第1のセル164Aに 通過しているので、それもまた組込まれるように第2のセル164Bへ第2の分 岐668として進む。
第2のセル164Bが試験に合格することの成功に応答して、コントローラ16 は試験方向を90度時計方向に回転させ、かつ第2のセル164Bに対して、試 験に合格しかつ第2のセル164Bへの結合において確認されている第3のセル 164Cにアクセスするよう命令する。命令およびアドレスバス66Bの第2の 分岐は、それが組込まれるにつれて第3のセル164Cへと進む。この段階で、 データバス166は、右の方に回って進みかつ第1、第2おヨヒ第3(7)セ/ L、164A、164BJ5よび164C間ノループを形成する。
第3のセル164Cが試験に合格することの成功に応答して、コントローラ16 は、試験方向を90度だけ時計方向に回転させ0のを続け、かつ第3のセル16 4cに対して第1の非機能的セル158Aにもう一度接近するよう命令する。こ のことが起こるべきではないとする理由はない。
なぜなら、セル12の失格は、ある方向におけるのみの結合における弱さによる ものであり、がっ1つの接近に失格しているセル12は地−の方向からの接近に 成功するかもしれないからである。しかしながら、この例においては、第1の非 機能的ピル158Aは、第3のセル164cがら接近されたとき試験に失格する ようにされている。コントローラは、第1の非機能的セル158Aにいまだに応 答して、試験方向を反時h1方向に回転3せ、かつ第3のセル164Cに対して 、試験に失格する第2の非機能的セル158Bにアクセスするよう命令する。他 の失格にいまだに応答して、コントローラ16は、試験方向を90度だけ反時計 方向にもう一度回転させ、かつ第3のセル164Cに対して、試験に合格しそこ への確認された結合を有する第4のセル164Dにアクセスするよう命令し、そ れとともにそれに与えられている命令およびアドレスバスの第2の分岐66Bは 組込まれ、かつデータバス166は第1、第2、第3および第4のセル164A 、164B、 164Gおよび1640間を回っているループを形成するっコン トローラは、試験に合格するのにおける第4のセル164Dの成功に応答して、 試験方向を90度時計方向に回転させ、かつ第4のセル164Dに対して、試験 に失格する第3の非機能的セル158Cにアクセスするよう命令づる。第3の非 機能的セル158Cの失格に応答して、コントローラ16は、試験方向を90度 反時計方向に回し、かつ第4のセル164Dに対して、試験に失格する第4の非 機能的セル158Dにアクセスするよう命令でる。コントローラは、再び、第4 の非機能的セル158Cの失格に応答して、試験方向を90度たけ反時計方向に 回し、かつ第4のセル164Dに対して、試験に失格する第5の非機能的セル1 58Eにアクセスするよう命令する。第5の非機能的セル158Fの失格に応答 して、コン1〜ローラは試験方向をさらに90度反時計方向に回し、これが第4 のセル]64Dの試験方向が第3のセルからのそれの入口方向と等しくなるよう にさせることを発見する。
コントローラ16は、それゆえ、第4のセル164Dが袋小路の先端であると結 論を下す。コントローラは、最後のエントリをそれを第3のセル164Cに向け るスタックに落とす。同時に、コントローラは、第4のセル′i 64 Dに対 するリストエントリに対して、脱退動作がそこから実行されたということを注意 −クーる。
脱退するのにあたり、コントローラ16は試験方向を時計方向に回転させ、かつ 第3のセル164Cに対して、試験のために第4のセル164Dにアクセスする よう命令する。第3 a3よび第4のセル164G、164Dは、既に互いに結 合されている。第4のセル164Dは、ぞれΦえ、一時的にそのゲート36をデ ィスエーブルすることにより先に述べたような方法で第3のセル164Cの接近 に抵抗し、それによって第4のセル164Dは試験に失格することがわかる。
第4のセル164Dの明らかな失格に応答して、コントローラ16は、試験方向 を90度原野計方向に回転させ、かつ第3のセル164Cに対し−C1試験のた めに第2のセル164已にアクセスづるよう命令する。第2のセル164巳は、 第4のセル164Dが第3のセル164Cの接近に抵抗し・だのと同じ方法で、 第3のセル164C(これには既に結合している)の接近に抵抗する。第2のセ ル164Bは、それゆえ試験に失格することがわかる。
第2のセルの明らかな失格に応答して、コントローラ16は、試験方向を反時計 方向にさらに90度だけ回転させ、かつ第3のセル164Cに対して、先のよう に試論に失格する第1の非纒能的セル158Aに接近するよう命令する。
コントローラ16は、第1の非機能的セル158Aによるさらに他の失格に応答 し−C1試験方向を反時計方向に回転させ、かつ第3のセル164 Cに対して 、第2の非潰能的セルをもう一度試談するよう命令し、そしてそれは再び試験に 失格する。」ンl−C−ラ16は、それゆえ、第3のセル164Cの隣接するも ののfべてがアクセス不可能であると結論を下し、かつそれゆえ、スタックの頂 部から第2のセル164Bにおいで−それ自身をそのように向けながらそのエン トリを除去し、かつリスト中の第3のセル164Cのためのエントリに対して、 そこからの脱退が実行されかつそれゆえそれが袋小路中にあるということを注意 する。
コントローラ16は、第2のセル164Bに対してそれが第3のセル164Cに 対して実行したのど周一の動作を実行し、そしてそれもまた袋小路の一部分であ るという結論を下す。
コントローラ16は、それゆえ、第1のセル164Aにもう一度戻り、かつすべ てのぐるりと回る調査を実行するのにあたり試験されていないけれども動作可能 な第5のセル164Eに出会い、そしてそれに対してそれは機能的試験の完成に おいて結合される。命令およびアドレスバス66Cは、第3の分岐において第1 のセル164Aから第5のセル164Eへと結合される。データバス166は今 や、右回りに進んでおりかつ第1、第2、第3、第4および第5のセル164A 、164B、164C,164D、164巳間のループを形成する。
結合の各確認において、コントローラ]6は1がインクリメントされたセル名称 を各セル12の各セル名称レジスタ92中に書込む。このようにして、第1のセ ル164Aは名称21を受取り、第2のセル164Bは名称22を受取り、第3 のセル164Cは名称23を受取り、第4のセル164Dは名称24を受取りか つ第5のセルは名称25を受取る。各セル名称は、第11図においてそれの適当 なセル中の丸い囲みの中に示されている。
コントローラ16におけるさらに他のリステ。・〕ツク設備が、試、験方向の見 地から法能的ヱ験に失格するセルに注目するために採用されることなでき、それ によって脱退において既に試験されかつ失格したセルの繰返し・の試験が起こる ことはなIゝ・ということが認識されるべきである。
コントローラが第11図について行なうでめ;う)次の動作は、第5Cセル16 4Eに対:2て、試験のために第6の非機能的セル’!58Fにアクセスづるよ う命令することであろう。
この発明の好ましい実施例が4つのデータ処理要素の採用を参照り、て説明され たけれどう、4つよりも少ないデータ処理要素を採用するセルがこの発明の条件 内で動作可能にさせられ得るということが認識されるべきである、データバスは 、これより前に説明した実aXの循環するループに対立するものとして、単純な 分岐された連鎖であり得る。
好ましい実施例の前述の説明においては、データ処理要素38は、メモ1ノモジ ユールとして説明され、かつ前述した限定内の任意の杯類のデータ処理要素であ ることが一役的に許容されているけれども、いくつかのあるいはすべてのデータ 処理要素3Bは、この発明の実施別をS1能にすることなしに通過データを運ス 以外に何もしない受動パスのような他のタイプのデータバスに上って置換えられ 存るということが認識されるべきである。前述したデータ処理要素38あるいは データバスは、ウェーハを横切るセルから異なっていてもよいということうさら に認証されるべきである。
445 42S 42N/ 44N/ 集6国 胛−664 国際調査報告

Claims (1)

    【特許請求の範囲】
  1. 1. データ処理シスムであって、 複数のデータ処理セルt3十び1つのボートを備え、前記複数のセルのうちの少 なくとも1つが前記ボートに隣接している集積回路と、 データ、命令および関連の命令アドレスを前記回路に通過させるために前記ボー トを経由して前記セルの前記少なくとも1つに結合されているコントローラとを 備え、前記複数のセルの各々は、もし既に接続を受けていなければ前記コントロ ーラから第1の隣接するセルを経由して接続を受けることができ、前記コントロ ーラから唯一のセル名称を受けることができ、がっもし命令アドレスが前記唯一 のセル名称に一致す−れば関連の命令に従うことができ、前記複数のセルの各々 は“、前記命令に選択的に応答して、前記接続を任意の選択可能な1以上の他の 隣接するセルに提供するあるいは提供をやめることが可能であり、前記コントロ ーラは、そこへの試験データの準備およびそこからの戻りデータの試験により、 新たに前記接続を受取る各セルを試験することが可能であり、がっ、前記コント ローラは、前記セルに対して、前記セルの前記少なくとも1つで開始する前記試 験に合格した相互結合されたセルの分岐さ札たらせんを成長させるような命・令 を発行することができる。 2、 請求の範囲第゛1項記載のシステムであって、前記コントローラは、前記 接続を受取りかつ前記試験に合格した最後のセルに対して前記接続をその隣接す るものの各々に順次提供させる命令を発[jし、かつ王の帽6るもののいずれも が前記接続を受入れていなかつ1こりあ・g7いは前記試験に合格しなかった場 合、前記接続を受取りかつ前記試験に合格したのと逆の順序で前記接tモを受取 り、かつ前記試験に合格したセルの各々に順次蹟令を発行で−ることができ、前 記接続を受入れかつ前記試験に合格する隣接するセルが見−されるまて前記接続 をそれらの隣接するセルの各々に順次与えることができる。 3、 請求の範囲第1項または第2項に記載のシステムであつ−C1前記コント ローラは、特定のセルが前記試験に合格し1合、前記1を定のセルに対し−C, 前記特定のでルが前記接続を受取った方向から前記接続を回転の所定の意味で次 の隣接するヒルに与えるよ゛うネ令することがて・♂、かつ、前記特定のビルが 前記接羞の受取りに続く前記試験に失洛した揚&、前記第1の論接するセルに対 して、前記特定のセルへの接続を放棄し力1つ前記特定のセルから#XX接接9 t前2回転の所定の意味とは反対の意味−3次の池の&接゛9−るセルに与える よう2令することがrきる。 4、 請求の範囲第1項、第2項または第3項記載のシステムであって、前記複 数のセルの各々は正方形であり、かつ前記複数のセルは、各セルが最大で・1つ の隣接するセルと境界を共有リーるために共通の半導体基板上に規則正しいモザ ゛イク細工状に配置されてあり、各でルは、1つが各境界と組合ねされている4 つのゲート回路と、第コのグー1〜回路からデータを受取るンこめの受取り要素 として働き、かつ第2のゲート回路:こチー9営存えるための供給要素として動 くために結合8れに4つの単一方向データ処理要素とを喝え、訪記第2の・7一 ト回路は、肩記第1のゲートl!!]路がデータ回転の所定の、は味(・組むゎ ざ1している境界からMj記セルのまわりの次の境界に組合ねされていて、 前記プート回路の各々は、選択的に、第1の方法で、境界共有隣接セルi、:  j5ける対応するゲート回路)′\のあるいはかうの前記接続を提供するあるい は受取るここがで8、がっ、第2の方法ひ、その組合ね’c5れノこ洪名要素か うOf−タ′2fの組合わされた受収っd索ノ\結合づ−るここがで♂る。 5、 請求の範囲第1項、第2項、第、3項または第4項2滅のシステムであっ −C,前記実積回路は前記復改のセルのすべてに共通に与えられたグローバルコ ネクタを通尤、前記セル名称、前記da令および前記#竹アドノスは共通命令結 合によって前記ピルの対の間に結合されでJうり、前記グローバル」ネクヅは前 記共通命令結合上の文字が命令、命令アドレスあるいはセル名称かどうかについ てf)指示を与えることが−〔゛き、か)6a記レルの各々は@記文デの性質を iif認するため前記グローバル」ネクタ上のl1IJ記指示に応答することが できる。 6 請求の範囲第5項記載のシステムであって、前記複数のセルの各々は、前記 共通命令結合上の文字を受取るように結合されていて、セルが最初に前記接続を 受取、し状態にある場合にのみ前記文字を記憶することが可能なセル名称レジス タを備え、かつ前記グローバルコネクタは前記文字がセル名称であるという指示 を与える。 7、 請求の範囲第6項記載のシステムで面って、611記複数のセルの各・マ ば次のものを備える。 前記グローバルコネクタが命令が与えられたという指示を与える揚台に、′Ig i記共辿命令結合上にらえられた文字の少なくどう一部分を記・敢フること力i できる命令レジスタ、前記2ル名称し′ジスタ中に第1の比較出力として記憶ご れた前記文字の前記少なくとも一部分を受取るよう結合されていて、前記共通命 令結合上に第2の止較入力として目下与えら薯61:文字を受取るよう結合Sれ でぃて、かつ前記2゛ローバルコネクタが目下与えられた文字が命令アドレスで あるという指示を与える場合にのみその間の等しいことの出力指示を与えること ができる数子のコシパレータ、および 附記命令レジスタ中に第1の入力として記憶された前記文字の少なくとも一部分 を受取るよう結合されていて、前記コノパレータの前記出力を第2の入力どして 9F!j、ろよう結合さ社でいて、かつ前記グローバルコネクタがji団通命令 結合上の#lJ記目下与えられた文字が予弔アドレスであるという指示を与える 場合にのみ命令を解水するために前記命令レジスタの内容をブロードすることが できる命令デコーダ。 8、 請求の範囲第7項記載のシステムであって、前記コントローラはセル名8  、ijウンタな備え、前記コン1〜ローラは、セルが新たに前記接続を受取る ときはいつでも前記セル名称刀ワシタのカランI−を前記共通命令結合に袖合し 、かつ新たに前記接続?受取るセルか前記試験に合格プるどきはいつでも前記セ ル名称力ワンタのカワントをインクリメ〉′卜する。 9、 請求の範囲第8項記載のシステムであって、前記コンミ−ローラは、それ らが前記試験に合格した順序で・前記試験に合格する各セルに対する各実ル名称 を受取り、が−〕それらの受取りの逆の順序で前−2受取ったセ゛ル名称の回復 を与えるス5Zツクメモリを備え、前記コン1〜0=、5よ、セルが前記接続を 受入れかつ前記式はに合格するであろうどんな隣接するセルをも涌°していない 場合に、前記スタ・ンクメモリ中の最後のエントリを処分し、がつ先に配積Eれ たエントリを新しい命令アドレスとしてその中に与える。 ’l(’j、請求の範囲第9項記載のシステムであって、前記コン1−ローラば 、前記接続を新たに受取り前記試験に合格し良セルが前記接続をさらに他の隣接 するセル′rZ与えるよう企図する方向と、前記接続を新たに受取り前記式nに 合格した前記セルが前記接続を前記第1の隣接するセルから受取った方向とを比 較し、かつ、前記接続を新たに受取り前記試験に合格した前記セルが前記接続を 前記第1の隣接するセルに与えることを企図する場合はいっでも、前記接続を新 たに受取り前記試験に合格した前記セルか前記接続を受入れかつ前記試験に合格 できるいがなる他の隣接するセルをも有していないと見なす。 11、 請求の範囲第10項記載のシステムであって、前記コントローラはリス トを維持するためのメモリを備え、前記リストの内容は、前記試験に合格した各 セルのためのセル名称、前記試験に合格した各セルが前記接続を受取る方向の関 連の指示、および前記試験に合格した、前記接続を受入れかつ前記試験に合格す るであろうどんなさらに他の隣接するセルをも有していないということが発見さ れた任意のセルの関連の指示を含む。 12、 請求の範囲第11項記載のシステムであって、前記コントローラは、繰 返しの接続パターン確立ルーチンに頼ることなしに、前記リストの内容に応答し て、接続パターンを前記集積回路中に再確立することができるつ13、 請求の 範囲第12項記載のシステムであって、前記メモリは、その内容を前記接続パタ ーンを舶記集積回路中に再確立するさらに他の制御装置に使用するため前記コン トローラから取外し可能である。
JP82503451A 1981-12-02 1982-11-18 分岐されたらせん形のウェ−ハ規模の集績回路 Pending JPS58502077A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
GB8136339 1981-12-02
GB08136339A GB2114782B (en) 1981-12-02 1981-12-02 Branched-spiral wafer-scale integrated circuit
PCT/GB1982/000328 WO1983002019A1 (en) 1981-12-02 1982-11-18 Branched-spiral wafer-scale integrated circuit

Publications (1)

Publication Number Publication Date
JPS58502077A true JPS58502077A (ja) 1983-12-01

Family

ID=10526329

Family Applications (1)

Application Number Title Priority Date Filing Date
JP82503451A Pending JPS58502077A (ja) 1981-12-02 1982-11-18 分岐されたらせん形のウェ−ハ規模の集績回路

Country Status (7)

Country Link
US (1) US4519035A (ja)
EP (1) EP0080834B1 (ja)
JP (1) JPS58502077A (ja)
BR (1) BR8207967A (ja)
DE (1) DE3269020D1 (ja)
GB (1) GB2114782B (ja)
WO (1) WO1983002019A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0369138A (ja) * 1989-05-02 1991-03-25 Tandem Comput Inc 線形配列ウェーハ規模集積回路アーキテクチャ

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2111267B (en) * 1981-12-08 1985-10-16 Burroughs Corp Constant-distance structure polycellular very large scale integrated circuit
WO1983002163A1 (en) * 1981-12-18 1983-06-23 Burroughs Corp Branched labyrinth wafer scale integrated circuit
GB8403229D0 (en) * 1984-02-07 1984-03-14 Standard Telephones Cables Ltd Wafer scale integrated circuit
DE3681463D1 (de) * 1985-01-29 1991-10-24 Secr Defence Brit Verarbeitungszelle fuer fehlertolerante matrixanordnungen.
GB2174518B (en) * 1985-04-15 1989-06-21 Sinclair Res Ltd Wafer scale integrated circuit
GB2177825B (en) * 1985-07-12 1989-07-26 Anamartic Ltd Control system for chained circuit modules
GB2181280B (en) * 1985-09-30 1989-09-06 Anamartic Ltd Improvements relating to wafer scale integrated circuits
GB2181870B (en) * 1985-10-14 1988-11-23 Anamartic Ltd Control circuit for chained circuit modules
GB2185836B (en) * 1986-01-28 1988-11-16 Anamartic Ltd Improvements relating to wafer scale integrated circuits
EP0424979A3 (en) 1986-03-18 1991-07-03 Anamartic Limited Random address system for circuit modules
GB8612454D0 (en) * 1986-05-22 1986-07-02 Inmos Ltd Redundancy scheme for multi-stage apparatus
US5287345A (en) * 1988-02-04 1994-02-15 The City University Data handling arrays
GB8825780D0 (en) * 1988-11-03 1988-12-07 Microcomputer Tech Serv Digital computer
US5020059A (en) * 1989-03-31 1991-05-28 At&T Bell Laboratories Reconfigurable signal processor
GB2244826A (en) * 1990-06-08 1991-12-11 Anamartic Ltd Linking circuit modules
US5654588A (en) * 1993-07-23 1997-08-05 Motorola Inc. Apparatus for performing wafer-level testing of integrated circuits where the wafer uses a segmented conductive top-layer bus structure
US5399505A (en) * 1993-07-23 1995-03-21 Motorola, Inc. Method and apparatus for performing wafer level testing of integrated circuit dice
US5594273A (en) * 1993-07-23 1997-01-14 Motorola Inc. Apparatus for performing wafer-level testing of integrated circuits where test pads lie within integrated circuit die but overly no active circuitry for improved yield
US6577148B1 (en) 1994-08-31 2003-06-10 Motorola, Inc. Apparatus, method, and wafer used for testing integrated circuits formed on a product wafer
WO2007099181A1 (es) * 2006-02-28 2007-09-07 Intel Corporation Mejora de la fiabilidad de un procesador de muchos nucleos
US9470760B2 (en) * 2011-04-01 2016-10-18 International Business Machines Corporation Functional ASIC verification using initialization microcode sequence

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3665406A (en) * 1970-04-13 1972-05-23 Bunker Ramo Automatic polling systems
US4060713A (en) * 1971-06-23 1977-11-29 The Perkin-Elmer Corporation Analysis of images
GB1377859A (en) * 1972-08-03 1974-12-18 Catt I Digital integrated circuits
US3794983A (en) * 1973-04-17 1974-02-26 K Sahin Communication method and network system
US4038648A (en) * 1974-06-03 1977-07-26 Chesley Gilman D Self-configurable circuit structure for achieving wafer scale integration
US3961251A (en) * 1974-12-20 1976-06-01 International Business Machines Corporation Testing embedded arrays
US4020469A (en) * 1975-04-09 1977-04-26 Frank Manning Programmable arrays
US4037205A (en) * 1975-05-19 1977-07-19 Sperry Rand Corporation Digital memory with data manipulation capabilities
US4191996A (en) * 1977-07-22 1980-03-04 Chesley Gilman D Self-configurable computer and memory system
US4215401A (en) * 1978-09-28 1980-07-29 Environmental Research Institute Of Michigan Cellular digital array processor

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0369138A (ja) * 1989-05-02 1991-03-25 Tandem Comput Inc 線形配列ウェーハ規模集積回路アーキテクチャ

Also Published As

Publication number Publication date
WO1983002019A1 (en) 1983-06-09
GB2114782B (en) 1985-06-05
US4519035A (en) 1985-05-21
DE3269020D1 (en) 1986-03-20
EP0080834B1 (en) 1986-02-05
EP0080834A2 (en) 1983-06-08
EP0080834A3 (en) 1983-07-13
BR8207967A (pt) 1983-10-04
GB2114782A (en) 1983-08-24

Similar Documents

Publication Publication Date Title
JPS58502077A (ja) 分岐されたらせん形のウェ−ハ規模の集績回路
JP2575764B2 (ja) 複数の制御/観察ノードを有するテスト可能な論理装置
JPS63233459A (ja) 大容量並行配列処理システム
US4128883A (en) Shared busy means in a common bus environment
JPS61199166A (ja) 配線経路探索装置
JPS5957359A (ja) サブシステム・アクセス・ユニツト
JPS5818778B2 (ja) デイジタル集積回路
JPS58137057A (ja) コンピユ−タ周辺制御装置
EP0789878A4 (en) HIERARCHICAL CROSSBAR SWITCH
SE437431B (sv) Apparat for provning av en elektrisk krets
JPS58501294A (ja) 記憶装置直接アクセス装置のための拡張アドレシング装置及び方法
US6574761B1 (en) On-line testing of the programmable interconnect network in field programmable gate arrays
JP2000111618A (ja) Bist回路および半導体集積回路
JPH03219349A (ja) 多ポートメモリ回路のテスト装置
US5055774A (en) Integrated circuit integrity testing apparatus
EP4231152A1 (en) Built-in testing in modular system-on-chip device
JPS58502124A (ja) ウエハ大集積回路における、または関する改良
JPH0619728B2 (ja) 自己テスト型デ−タ処理システム
EP0096027B1 (en) Branched labyrinth wafer scale integrated circuit
COLLINS Engineering and Europe: Insight for young women. The SEFI Insight'89 Event Staged at Humberside College, UK
Bishop et al. Channel selection in Highgate Wood electronic telephone exchange
Alhalabi et al. A slice of a brain: A hybrid neural chip set
DE2738594A1 (de) Rechnersystem
JP2003216509A (ja) 半導体メモリカード検査システム
BE1000103A7 (fr) Dispositif pour mise en reseau d'ordinateurs.