JPH0619728B2 - 自己テスト型デ−タ処理システム - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はマルチプロセッサコンピュータシステム等の複
合データ処理システムにおける自己テスト機能に関する
ものである． ［従来の技術］ この種の複合データ処理システムに自己テスト手段を設
けて，該データ処理システムに発生した欠陥等を速やか
に検出し，かつその発生個所を判定することは，広く行
なわれているところである．このような自己テスト機能
をもったシステムに自己テストプログラムを用いて，こ
のプログラムを当該コンピュータの中央演算装置のネイ
ティブ語で書き込むこともまた，広く行なわれていると
ころである．しかしてこの中央演算装置は，上記自己テ
ストプログラムをリコールしてこれを実行することによ
り，そのテスト機能を発揮するようになっている． ところでこうした複合データ処理システムにはいろいろ
な設計上の傾向があり，このために単一の処置装置のネ
イティブコード（ネイティブ語）で書かれた単一のテス
トプログラムにいつまでも依存することは不利である．
そのような設計上の傾向としては，まず第一に上記のよ
うなコンピュータシステムの構成がますますモジュール
構造となってきていることである．すなわち，多数のス
ロットをもったベースシステムを設けてこれらスロット
にプラグイン型の回路ボードを介挿し，さまざまの異な
るタイプの回路ボードの中から，ユーザーの希望するプ
ラグイン型の回路ボードを選んでユーザー自身がシステ
ムの組立てを行なうようにするのである．この種の構成
は様々のシステム構成において様々の付加的な回路ボー
ドを用いて使用される可能性があるため，個々の回路ボ
ードに設計上の制約を課することとなる． さらに，ユーザーにとってはどの回路ボードをどのスロ
ットに挿入してもよいようにするのが便利であると考え
られる．第二の傾向は２個以上のプロセッサユニットを
使用しようとする設計上の傾向にあることである．かく
てマルチプロセッサシステムを用いて同時処理を行なう
ことにより，あるいは特殊目的の処理を行なうことによ
り，演算能力を高めることが可能となる．このようなマ
ルチプロセッサは同一のネイティブ語を共有するいわゆ
る「ファミリー」形式とされているが，複数のマイクロ
プロセッサユニットを相異なる「ファミリー」からなる
単一のシステム内に含めるのが望ましいことが往々にし
てある．このような場合には，従来のシステムにおいて
は単一のマイクロプロセッサ用ネイティブ語を選んで，
この言語でデータ処理テストプログラムを書き込むこと
が必要であった。このような情況は，メインのマイクロ
プロセッサが故障した場合にもサブのマイクロプロセッ
サが使える可能性があるにも拘らず，このサブのマイク
ロプロセッサがテストの書かれたネイティブコードを実
行しえないために，該サブのマイクロプロセッサにより
システムテストを行なうことが不可能であった．このよ
うに，システムテストを行なうかたわら何らかの通常の
機能を実行する処理能力がありながら，個々のマイクロ
プロセッサのネイティブ語の不一致のために当該システ
ムをそのように使用することが不可能であった． 上述のような複合型データ処理システムにおいては，そ
れ自体の自己テストを行なう能力のない回路ボードが少
なくとも何個かは含まれているであろう．たとえばラン
ダムアクセスメモリなどは，自己テストを行なう能力を
もたないのが通常である．このような非インテリジェン
ト型データ処理回路には，システム内の適宜のインテリ
ジェント型データ処理回路により実行しうるプログラム
をこの非インテリジェント型処理回路ボードのテスト用
に用意しておくのが有利であろう． モジュール構造をもち，かつ個々のマイクロプロセッサ
が相異なるネイティブ語を使用しうるコンピュータシス
テムでは，従来はこの非インテリジェント型データ処理
回路用のテストプログラムを書き込むのにどのネイティ
ブ語を使用するか，あるいはテストプログラムをシステ
ム内の不都合のないマイクロプロセッサのネイティブ語
の各々で書き込む方式とするかについて，設計上の選択
が必要であった．これら方式のいずれを選ぶにせよ，そ
の結果は従来の非インテリジェンス型回路のテストを行
なうために異なるネイティブ語を用いたマイクロプロセ
ッサを実現する可能性を排除するものであった． ［問題点を解決しようとするための手段］ かくて本発明は，少なくとも１個の非インテリジェント
型データ処理回路と，複数個のインテリジェント型デー
タ処理回路を挿入する複数のスロットをそなえた通信バ
スを有する自己テスト型データ処理システムを提供する
ものである．通信バスのスロットの各々には，電気的に
読取り可能のスロットナンバーが付され，このスロット
ナンバーが各回路ボードに対して当該回路ボードの挿入
されたスロットに依存する固有の識別手段としての役割
を果たす．上記非インテリジェント型データ処理回路お
よびインテリジェント型データ処理回路両者を含む各デ
ータ処理回路ボードは，前記通信バスから読取り可能の
アイデンティティメモリを有し，このアイデンティティ
メモリにより特定の回路ボードがシステムテストマスタ
ーとなることが可能であるか否かを表示する．インテリ
ジェント型データ処理回路ボードはさらに，このアイデ
ンティティメモリ内に当該インテリジェント型データ処
理回路ボードが回路自己テストに合格したか否かを示す
データを有する． 本発明によるデータ処理システムの自己テストは，下記
の３つのステップにより行なわれる． すなわち，まず初期の電源投入により，あるいはシステ
ムリッセトコマンドに基づいて，すべてのインテリジェ
ント型データ処理回路の回路自己テストが行なわれる．
この回路自己テストの完了後，各インテリジェント型デ
ータ処理回路からアイデンティティメモリ内に，当該回
路がそれ自体の回路自己テストに合格したか否かを示す
データがセットされる．ついで調整（アービトレーショ
ン）方式により，システムテストマスターが選択され
る．この時点でそれ自体の回路自己テストに合格した各
インテリジェント型データ処理回路が，当該回路よりも
低位のスロットナンバーをもつ他のインテリジェント型
データ処理回路が，それ自体の回路自己テストに合格し
たかどうかをチェックする．かくてそれ自体の回路自己
テストに合格し，かつ最低位のスロットナンバーをもっ
たインテリジェント型データ処理回路がシステムテスト
マスターとなる．ついでこのシステムテストマスターが
システムテストを行なう． このシステムテストはタイプの異なるいろいろな回路ボ
ード間の通信についてのテストはもとより，非インテリ
ジェント型データ処理回路のテストをも含むものであ
る． システム内の非インテリジェント型データ処理回路はそ
れぞれテストメモリを有する．このテストメモリは診断
プログラムを含んでおり，この診断プログラムによって
特定の非インテリジェント型データ処理回路が中間レベ
ルの翻訳可能なテスト用言語で書き込まれていることを
テストする．このテスト用言語はいずれの処理回路のネ
イティブ語とも結合されるものでなく，かえってこれら
処理回路のネイティブ語とは独立した言語である． このシステム内の各インテリジェント型データ処理回路
はインタープリタ回路を有し，このインタープリタ回路
により，システムテストマスターに指定されたインテリ
ジェント型データ処理回路が前記中間レベルの翻訳可能
なテスト用言語で書き込まれたいずれかのテストプログ
ラムを翻訳しかつ実行する．他方，各非インテリジェン
ト型データ処理回路は，相異なるネイティブ言語をもっ
た相異なるプロセッサを有するインテリジェント型デー
タ処理回路を含むインテリジェント型データ処理回路の
いずれかにより翻訳，実行され得る単一のテストプログ
ラムを内蔵している． テスト用言語で書かれた適切なテストプログラムを用意
しておくことにより，どのような将来の非インテリジェ
ント型データ処理回路のテストも実行することが可能と
なる．さらにまた，前記中間レベルの翻訳可能なテスト
用言語用のインタープリタを設けておくことにより，ど
のような将来のインテリジェント型データ処理回路で
も，どのような非インテリジェント型データ処理回路の
ためのテストプログラムを翻訳し実行することが可能と
なる． ［実施例］ 次に第１図ないし第5A,5B図を参照して本発明をさらに
詳細に説明する．なお、以下に例示・記載の構成は単に
本発明の一実施態様を示すものにすぎず，これにより発
明内容が限定されるものでないことは言うまでもない． 第１図は，本発明を適用可能のデータ処理システム100
を示す．このデータ処理システム100は，通信バス110
と，この通信バス110の各種スロットに挿入しうるプラ
グイン型データ処理回路ボードを含む．データ処理シス
テム100はほかにランダムアクセスメモリ回路120(RA
M)，プロセッサ回路130，ローカルエリアネットワーク
制御回路145(LAN)，グラフィックスメモリ150，ランダ
ムアクセスメモリ125，ディスクコンローラ160，および
プロセッサ135を有する． 通信バス110の各スロットはバスコネクタ111とスロット
ナンバー113を有する．バスコネクタ111はデータ処理回
路ボードの各々における同様のコネクタ112と対合す
る．このような接続関係とすることにより，通信バス11
0上の信号が，そのスロットに挿入された特定の回路に
出入りすることが可能となる．通信バス110はさらにス
ロットナンバーコネクタ113を有し，このコネクタ113は
当該スロットに接続された回路ボード上のスロットナン
バーコネクタ114と対合している．各スロットナンバー
コネクタ113は特定のスロットナンバーを有し，第１図
の例の場合には，０から８までのスロットナンバーがそ
れぞれ割り当ててあり，これにより特定のスロットが当
該スロットに挿入された回路ボードと対応することを識
別することが可能となる．従ってたとえば上記ランダム
アクセスメモリ回路120が図示の９個のスロットの何れ
かに挿入された場合には，当該スロットのスロットナン
バーコネクタ111によって，該回路120に対して全スロッ
ト中の当該スロットの位置が対応することとなったこと
が確認される．このようなスロットナンバーは，スロッ
トコネクタ113からスロットナンバーコネクタ114を介し
て当該回路にマルチピンコネクタを接続させることによ
り，実現することができる． このマルチピンコネクタ（マルチビットコネクタ）はス
ロットナンバーコネクタ113において，これら２本のラ
イン上でディジタル数を形成する２つの論理レベルのう
ちの何れかに結合するようにすることができ，この場
合，各スロットには異るディジタル数を与えることが可
能となり，かくて特定のスロットが一義的に特定される
こととなる．なお，本例においては計４本のラインを用
いることにより，計16種の相異なるスロットナンバーを
得るものとする． 上記データ処理システム100は，通信バス110に設けたス
ロットに，適切な回路ボードを挿入することにより，そ
の構成を所望のものとする． 第１図に示すデータ処理システム100の場合は，ランダ
ムアクセスメモリ回路ボード120をスロット０に挿入
し，プロセッサ回路ボード130をスロット２に挿入し，
ローカルエリアネットワーク制御回路140をスロット３
に挿入し，グラフィックスメモリ150をスロット５に挿
入し，ランダムアクセスメモリ125をスロット６に挿入
し，ディスクコントローラ160をスロット７に挿入し，
プロセッサ135をスロット８に挿入してある．なお，ロ
ーカルエリアネットワーク制御回路140は結合部145を介
してローカルエリアネットワーク（図示せず）に接続さ
れており，グラフィックスメモリ150は制御対象として
のモニタ155に接続されており，さらにディスクコント
ローラ160は同じく制御対象としてのディスクドライブ1
65に接続されている． 自己テスト型の構成としたデータ処理システム100にお
いては，回路ボードを２つのカテゴリーに分けてインテ
リジェント型回路ボードと非インテリジェント型回路ボ
ードとする．インテリジェント型回路ボードはそれぞれ
がシステムテストマスターとなり得るものであることが
必要で，これがシステムテストマスターたりうるために
は，通信バス110を介して送られてくプログラムを実行
する能力をそなえた汎用のデータプロセッサを含むもの
でなければならない．また非インテリジェント型回路ボ
ードはいずれも，このような能力以下のものである．上
記プロセッサ130,135はそれぞれがそれ自体の自己テス
トを行ない，かつシステムテストマスターたりうる能力
をもったつインテリジェント型回路ボードである． データ処理システム100のその他の回路ボードはすべて
非インテリジェント型回路ボードである．非インテリジ
ェント型回路ボードはインテリジェント型回路ボードの
動作特性の一部をもつものとすることができるが全部を
持つことはできない．またランダムアクセスメモリ回路
ボード120,125は敢えて自己テスト能力もしくはデータ
処理能力をもつものとはしない．他方，ローカルエリア
ネットワーク制御回路140やディスクコントローラ160等
の回路はそれぞれプロセッサを内蔵することができ，自
己テスト能力その他それ相当のデータ処理能力をもつも
のではあるが，それでも尚，非インテリジェント型回路
ボードである．けだし、これら回路ボードはいずれも，
通信バス110を介して送られてくるプログラムに基いて
汎用データ処理を行なうべくイネーブルされることは通
常はないものとしてよく，従ってシステムテストマスタ
とはなりえないからである． 第２図は第１図に示したデータ処理システム100に用い
るインテリジェント型回路ボードの典型例としてのプロ
セッサ回路200を示す．上述のプロセッサ130,135はいず
れも，この第２図に示すような概略構造をもつものであ
る．このプロセッサ回路200はバス210，アドレスレジス
タ225を有するデータ処理ユニット220，バスインターフ
ェースコントローラ230，アイデンティティ（識別）メ
モリ240，読出し専用メモリ250，およびランダムアクセ
スメモリ260を有する．これらのうち，プロセッサ回路2
20の心臓部となるのはデータ処理ユニット220で，この
データ処理ユニット220はワンチップマイクロプロセッ
サとすることができる．このデータ処理ユニット220は
アドレスレジスタ225と結合し，バスインターフェース
コントローラ230を介して通信バス110からデータおよび
プログラムを受け取って，アイデンティティメモリ24
0，読出し専用メモリ250およびランダムアクセスメモリ
260との関連動作で受け取ったデータの処理を行なう．
この場合，データプロセッサ200内の主なる通信動作は
バス210を介して行なわれる．バス210はアドレスレジス
タ225に接続されるとともに，データ処理ユニット220の
入出力部に接続されている．またデータ処理ユニット20
0内の各回路間におけるデータの交換は，そのほとのど
がこのバス210を介して行なわれる．一般にプログラム
ステップは，アドレスレジスタ225により指定されたア
ドレスから，通常は読出し専用メモリの動作と関連して
データ処理ユニット220に入れられる．この命令によっ
てデータ処理ユニット220内でデータ処理動作が行なわ
れ，その結果が該ユニットからバス210上にも生成され
て，ランダムアクセスメモリ260なりアイデンティティ
メモリ240なりに記憶されるか，あるいはバスインター
フェースコントローラ230を介して通信バス110に転送さ
れる． データ処理ユニット220は，前記バスコネクタ112および
スロットナンバーコネクタ114を介して，通信バス110に
連結されている．またバスインタフェースコントローラ
230は，制御ライン231を介してデータ処理ユニット220
による制御のもとに動作する．このバスインターフェー
スコントローラ230はさらに，通信バス110とプロセッサ
200内の内部バス210間におけるデータの交換を制御す
る．また場合によっては，バスインターフェースコント
ローラ230はデータ処理ユニット220を介して制御されて
通信バス110からデータを受け取り，また別の場合に
は，データ処理ユニット220によりバスインターフェー
スコントローラ230を制御して，プロセッサ回路200内で
生成されたデータが通信バス110に転送可能となること
もある．あるいはまた，バスインターフェースコントロ
ーラ230により通信バス110がバス210から遮断されて，
プロセッサ回路200が専ら内部動作を行なうのみとなる
場合もある． プロセッサ回路200の重要な構成要素はアイデンティテ
ィメモリ240で，このアイデンティティメモリ240は前記
スロットコネクタ113に接続されている．本実施例にお
いては，スロットコネクタ113はこのアイデンティティ
メモリ240のアドレスのうち最上位ビットを指定する．
また第２図に示すようなインテリジェント型回路ボード
であれ，あるいは第３図に示すような非インテリジェン
ト型回路ボードであれ，両者ともあらゆる回路ボードの
各アイデンティティメモリ240は，そのアドレスの最下
位ビットがすべて同一である．従って何れか特定の回路
ボードのスロットナンバーを知ることにより，そのアイ
デンティティメモリ240の開始アドレスを演算すること
が可能となる．このアイデンティティメモリ240はさら
にバス210にも接続されており，これによりバスインタ
ーフェースコントローラ230と，ひいては通信バス110と
接続される．従ってアイデンティティメモリ240は通信
バス110を介して読出し可能であることが必要であり，
通信バス110からバスインターフェースコントローラ230
およびバス210を経由する伝送路によってそのためのリ
ンクが形成される．かくて他のスロットのうちどのスロ
ットにおける他のどの回路ボードも，該スロットに対応
する最上位ビットと，各アイデンティティメモリ240の
ための同一の開始アドレスに対応する最下位ビットをも
ったアドレスを指定する読出し信号を送ることにより，
該アイデンティティメモリ240からの読出しを行うこと
が可能となる．このアイデンティティメモリ240の記憶
内容は，通信バス110を介して特定の回路ボードをその
他の回路ボードから識別する際に使用される．このアイ
デンティティメモリ240の記憶内容については，第４図
を参照して後に説明する． 読出し専用メモリ250は本発明による自己テスト型デー
タ処理システム100に使用されるメモリ部を数個含むも
ので，該読出し専用メモリ250は，オペレーティングシ
ステム251と，自己テストプログラム252と，システムテ
ストプログラム253と，インタープリタプログラム254を
有する．オペレーティングシステム251は，システムの
パワーアップ時やリセット時にデータ処理ユニット220
が動作を開始すべくイネーブルするための基本的な命令
を少なくとも数種類内蔵している．これらの命令として
はバスインターフェースコントローラ230を制御するた
めの命令や，アイデンティティメモリ240およびランダ
ムアクセスメモリ260に対するメモリ位置その他の基本
事項を含むものである．それに加えて，上記オペレーテ
ィングシステム251には，さらにデータ処理ユニット220
の基本動作のための命令を複数組内蔵させることとして
もよい．あるいはまた，これらの命令は通信バス110，
バスインターフェースコントローラ230およびバス210を
介して他の回路ボードからランダムアクセスメモリ260
に入力させるようにしてもよい． 上記読出し専用メモリ250にはさらに自己テストプログ
ラム252が格納されており，この自己テストプログラム2
52はデータ処理ユニット220に書き込まれて，該ユニッ
トに対してプロセッサ回路200のすべての主要な機能を
実行させる．これらの機能としては，読出し専用メモリ
250の一部または全体に対して周期的に冗長度チェック
を行なって，前もって計算され製造時に読出し専用メモ
リ250に記憶させておいた結果と比較したり，ランダム
アクセスメモリ260内の個々の記憶位置に対する読出し
や書込み，その他プロセッサ回路200のデータ処理機能
を実行する種々のタスク等がある．自己テストプログラ
ム252の書込みは，プロセッサ回路200の機能を実行する
に当って，バスインターフェースコントローラ230を介
して通信バス110と通信を行なうことなく，該機能を実
行すべく行なうのが好ましい．すなわち，これらテスト
はその性質を厳密にローカルなものとしてプロセッサ回
路200内に発生した欠陥を遮断するようにするのが好ま
しい．自己テストプログラム252はデータ処理ユニット2
20のネイティブ語で書込みを行なって直接実行するよう
にしてもよく，あるいはデータ処理ユニット220とは独
立したテスト言語で書込みを行なって，次に述べるよう
な方法でインタープリタプログラム254との関連で実行
するようにしてもよい． 上記読出し専用メモリ250はさらにシステムテストプロ
グラム253を含んでおり，このシステムテストプログラ
ム253は，使用しうるプロセッサ回路ボードのうちどの
回路ボードをシステムテストマスタとするかを決定し，
ついで当面の対象となっている回路ボードがシステムテ
ストマスタであると決定された場合にシステムテストを
実行すべく，データ処理ユニット220により実行される
プログラムを内蔵している．このシステムテストプログ
ラム253の動作については，第5A図および第5B図に示す
プログラム500と関連させて後に説明するが，概して言
えば，このシステムテストプログラム253はデータ処理
システム100全体の主要な機能を実行して，データ処理
システム100の主要部における欠陥を分離識別するべく
計画されたプログラムである． 前記読出し専用メモリ250はさらにインタープリタプロ
グラム254を内蔵しており，このインタープリタプログ
ラム254は中間レベルの翻訳可能のテスト言語のための
インタープリタである． 該インタープリタプログラム254は，非自己テスト型す
なわち非インテリジェント型の回路ボードに格納された
診断プログラムとの関連で用いられるもので，データ処
理ユニット220をイネーブルさせることにより，テスト
用言語で書込まれ適宜の非インテリジェント型回路ボー
ドに記憶された診断プログラムを実行させる．このテス
ト用言語はプロセッサとは独立のものとして選定された
言語であり，診断プログラムを実行する特定の形式のデ
ータ処理ユニット220に対しては何ら依存性をもたな
い．本発明による自己テスト型データ処理システムの重
要な特徴は，まさにこのようなインタープリタ254を設
けたことにある．このインタープリタプログラム254自
体は，周知の書込み原理によりデータ処理ユニット220
のネイティブ語で書き込まれて，非インテリジェント型
回路ボードの診断プログラム用に選択されたテスト用言
語の翻訳および実行を可能とする． 前記プロセッサ回路200はランダムアクセスメモリ260を
含んでおり，このランダムアクセスメモリ260はデータ
処理ユニット220がそのデータ処理機能を実行中に使用
しうる読出し書込みメモリの一部を形成するものであ
る．プロセッサ回路200自体は通信バス110を介してデー
タ処理システム100内のどのランダムアクセスメモリと
も通信を行なうことができるが，少なくとも各プロセッ
サ回路に１個ずつ小容量のランダムアクセスメモリを設
けておくのが望ましいと考えられ，このようにすること
によって，データ処理ユニット220が数ブロックのプロ
グラムステップやあるいは中間データを記憶して，敢え
て通信バス110にアクセスしたり，このバスの使用につ
いて他の回路と調整を図ったりすることなくこれらプロ
グラムステップや中間データの処理を行なうことが可能
となる．このようにプロセッサ回路200に少なくともラ
ンダムアクセスメモリ260のような小容量の読出し書込
みメモリを１個設けることにより，該回路200の動作速
度をいちじるしく高めることが可能となる． 第３図は非インテリジェント型回路300の典型的な構成
例を示す．この非インテリジェント型回路300は，バス3
10と，バスインターフェースコントローラ320と，アイ
デンティティメモリ330と，自己テストメモリ340と，ア
プリケーションコンポーネント350とからなる． バスインターフェースコントローラ320はコネクタ112を
介して通信バス110と接続され，該通信バス110と回路30
0の内部バス310との間の通信を制御するものである． アイデンティティメモリ330はバス310およびスロットナ
ンバーコネクタ114に接続され，前記アイデンティティ
メモリ240と同様，該メモリ330が接続されているスロッ
トナンバーコネクタ113と対応する最上位ビットと各ア
イデンティティと対応する同一の最下位ビットをもった
アドレスを指定する通信バス110上の読出しコマンドに
応答する．このアイデンティティメモリ330は特定の回
路ボードとその機構の多くを識別するデータを内蔵す
る．このようなアイデンティティメモリ330の記憶内容
として好ましい例を第４図に示す． 第３図の非インテリジェント型回路はさらに自己テスト
メモリ340を含んでおり，この自己テストメモリ340は，
上記アプリケーションコンポーネント350の機能を含む
回路300の主要な諸機能を実行すべく書き込まれた診断
プログラムを内蔵している．本発明による自己テスト型
データ処理システムにおいては，自己テストメモリ340
に記憶される診断プログラムは，プロセッサとは独立の
テスト言語で書き込まれており，このテスト言語は好ま
しくはFORTH等の中間レベルの翻訳可能な言語とする．
第２図を参照してさきに説明したように，各インテリジ
ェント型データ処理回路200はこのテスト用言語の翻訳
を行なうインタープリタプログラムを内蔵している．本
実施例においては，このインタープリタプログラム254
の基本的機能の真髄はまさにこの翻訳可能のテスト用言
語にあり，自己テストメモリ340に記憶された診断プロ
グラムはこのような基本機能の真髄を利用することによ
り，究極的には回路の主要な機能のテストを行なうのに
用いる付加的な動作の態様を決定するのである． 前記アプリケーションコンポーネント350は，非インテ
リジェント型回路ボード300の主要有用部をなすもの
で，データ処理システム100に対する有用性をもつもの
ならばどのような構成の回路であってもよい．前記ラン
ダムアクセスメモリ回路ボード120,125はそのアプリケ
ーションコンポーネントとしてそれぞれランダムアクセ
スメモリを有し，また前記ローカルエリアネットワーク
制御回路140やディスクコントローラ160も，データ処理
システム100に対して有用性をもつ他の回路と接続さ
れ，かつこれを制御するアプリケーションコンポーネン
トをそれぞれ有する．同様に，グラフィックスメモリ15
0もそのアプリケーションコンポーネントとしてグラフ
ィックスディスプレイの内容を記憶するメモリと，モニ
タ155に表示画像を生成せしめる制御回路をもってい
る． 第４図にデータ処理システム100内の各回路に含まれる
ような典型的なアイデンティティメモリの内容を示す．
この各アイデンティティメモリは図のように構成されて
いるものではあるが，必ずしも第４図に示す内容のすべ
てを含むものでなくとも差支えない． 上記アイデンティティメモリはまず，該アイデンティテ
ィメモリのベースアドレスに位置する第１のメモリ部41
0を有する．このベースアドレスは，各アイデンティテ
ィメモリに共通の所定の組の最下位ビットと前記スロッ
トナンバーに依存する１組の最上位ビットとから計算さ
れるもので，従って第１のアイデンティティメモリ部41
0内のデータの開始点は通信バス110における各スロット
の容易に計算可能なアドレスに位置している．この第１
のアイデンティティメモリ部410には，識別データ411，
構成レジスタオフセット412，フラッグレジスタオフセ
ット413，システムマスターイネーブルフラッグ414，バ
ステストパーティシパントフラッグ415，オウンセルフ
（自己自身）テストフラッグ416，テストタイムデータ4
17，診断オフセット418等が含まれる． 各アイデンティティメモリの識別データ411は，特定の
回路ボードを特定して識別する情報を含むもので，この
情報としてはたとえば当該回路ボードの部品番号や連続
番号，更新レベル，回路の形式，回路の販売会社その他
の識別データ等がある．このようなデータにより，パワ
ーアップに伴うシステムの構成をダイナミックに行なう
ことができ，これにより任意の回路ボードを任意のスロ
ットに挿入しうるようにすることが可能となる．識別デ
ータ411にはさらに適宜のエラーチェックコードを含め
て，読み出しデバイスがこのエラーチェックコードを用
いて周期的な冗長度チェックを行なうことにより，読み
出し結果が妥当なものであるかどうかを判定しうるよう
にしてもよい．また回路ボードごとにアイデンティティ
メモリの長さが異なることもありうるため，このアイデ
ンティティメモリ長さも識別データ411に含めることと
してもよい． 他方，前記構成レジスタオフセット412は構成レジスタ
と称する識別メモリ内における他の記憶場所へのポイン
タである．この構成レジスタオフセット412は，好まし
くはアイデンティティメモリのベースアドレスから構成
レジスタ420の出発アドレスまでの距離とする．該構成
レジスタ420は，バステストフラッグ421，バスマスター
イネーブルフラッグ422，回路リセットフラッグ423，お
よびその他のデータ424からなるもので，バステストフ
ラッグ421は当該回路ボードが通信バス110でバステスト
を実行中であるか否かを表示する．このフラッグ421は
好ましくはシステムテストマスターによりセットとな
り，バステスト終了時に回路ボードによりリセットとな
る１ビットからなるものである．他方，バスマスターイ
ネーブルフラッグ422は当該回路ボードがバスマスター
ステータスを要求しうる状態にあるか否かを示すフラッ
グで，この要求は通信バス110の支配権を得るための調
整（アービトレーション）に参加するのに必要なもので
ある．このフラッグ422は好ましくは回路ボードがシス
テムによってイネーブルされてバスマスターとなったと
きにセットとなり，該回路ボードがバスマスターとして
ディスエーブルされたときにリセットとなる１ビットか
らなるものである．回路リセットフラッグ423は好まし
くは通信バス110により制御されることにより，回路ボ
ードがリセット機能を行なうか否かを制御するもので，
このフラッグ423は好ましくは，セットとした場合には
回路ボードが動作を再開し，その他の場合には該回路ボ
ードに通常の動作を行なわせるようにした１ビットから
なるものである．なお上記構成レジスタ420にはさらに
その他のデータ424が含まれており，この，その他のデ
ータ424には当該回路ボードに関する付加的なデータ，
たとえば特定の機能のための開始アドレスやこれに準ず
るデータが含まれる． フラッグレジスタオフセット413は上記構成レジスタオ
フセット412と同様の構成であるが，ただしこのフラッ
グレジスタオフセット413の場合は，フラッグレジスタ4
30の開始アドレスを計算するデータを含むものである．
この計算はアイデンティティメモリ410の開始アドレス
およびフラッグレジスタオフセット413内のデータに基
いて行なわれる． 上記フラッグレジスタ430は，自己テスト合不合格表示
フラッグ431，自己テスト進行中表示フラッグ432，サブ
システム合不合格表示フラッグ433，およびその他のデ
ータ434からなる．自己テスト合不合格表示フラッグ431
は好ましくは，システムがそれ自体の回路テストに合格
であったか不合格であったかを表示する１ビットからな
るものである．この１ビットは好ましくは当該回路ボー
ドが自己テストに不合格の場合はセット，合格の場合は
リセットとなるようなものとする．また自己テスト進行
中表示フラッグ432は，好ましくは，回路の自己テスト
が進行中であるか否かを表示する１ビットである．この
１ビットは好ましくは，自己テストが進行中はセット，
自己テストが完了したときにはリセットとなるようなも
のとする．他方，サブシステム合不合格表示フラッグ43
3は，好ましくは，当該回路ボードにより制御されるサ
ブシステムが，サブシステムテストに合格であったか不
合格であったかを表示する１ビットからなるものであ
り，このデータは例えばディスクコントローラ160やデ
ィスクドライブ165等の場合に有用なデータである．こ
のディスクコントローラ160は通信バス110に直接接続さ
れており，従ってディスクコントローラ160により制御
されるディスクドライブ165がサブシステムテストに合
格したかどうかを通信バス110に知らせることができ
る．このフラッグ433のビットは好ましくはサブシステ
ムが不合格の場合はセット，合格の場合はリセットとな
るようなビットとする．なお，前記その他のデータ434
は回路ボードのその他の状態を知らせるのに用いる等と
する． システムマスターイネーブルフラッグ414は，好ましく
は当該回路ボードがシステムテストマスターとなりうる
か否かを表示する１ビットからなるものである．このフ
ラッグ414は好ましくは該回路ボードがシステムテスト
マスターとなることが可能のときはセット，システムテ
ストマスターとなることが不可能のときはリセットとな
るビットとする． さらにオウンセルフテストフラッグ416は当該特定回路
ボードが，それ自体の回路テストを行なうことが可能で
あるか否かを表示するもので，このフラッグは好ましく
は該回路ボードがそれ自体の回路テストを行なうことが
可能の場合にはセット，不可能の場合にはリセットとな
る１ビットとする． つぎにテストタイムデータ417は，当該回路ボードがそ
れ自体の回路テストを行なうのに要する時間長さを示す
ものであり，該回路ボードがそれ自体の自己テストを行
なうことが可能の場合には，当該回路ボードがそれ自体
の自己テストを行なうのに要する時間長さがこのテスト
タイムデータ417により表示される．このデータは他の
インテリジェント型データ処理回路によって使用され
て，当該回路ボードがその回路自己テストを完成するの
に費した時間が長すぎないかどうかを判断する．このテ
ストタイムデータ417は，好ましくは，秒単位のテスト
期間を２を底とする対数で表わす１バイトのメモリとす
る．この場合，テストタイムデータ417により表示され
るテスト期間は，好ましくは当該回路ボードがそれ自体
の自己テストを行なうのに要するテスト時間の上限値と
する． 前記診断オフセット418は診断プログラム440の開始アド
レスを示すメモリポインタであり，これは好ましくはア
イデンティティメモリ410のベースアドレスから診断プ
ログラム440の開始アドレスまでのアドレス距離を表わ
すデータとする．このアドレス距離は自身による回路自
己テスト能力をもたない非インテリジェント型データ処
理回路の場合にもっとも重要なデータであり，このオフ
セットにより他のデータ処理回路が通信バス110から診
断プログラムの開始アドレスを決定することが可能とな
る．この診断プログラム440の開始アドレスの決定によ
り，インテリジェント型データ処理回路が診断プログラ
ムをリコールし，翻訳しかつ実行することが可能とな
り，かくて問題の回路のテストが行なわれる．この診断
オフセット418は，インテリジェント型回路ボードの場
合には，読出し専用メモリ250内の自己テストプログラ
ム252を指定し，また非インテリジェント型回路ボード
の場合は，診断プログラムの記憶されている自己テスト
メモリ340の開始アドレスを指定する． 次にデータ処理システム100内の各インテリジェント型
データ処理回路により実行されるプログラム500を第5A
図および第5B図に示す．このプログラム500は第２図の
システムテストプログラム253に含まれるもので，回路
の自己テスト，システムテストマスター調整およびシス
テムテスト制御等の機能をもつものである． 図示のように，プログラム500はまず501でスタートして
最初にインテリジェント型データ処理回路内で回路の自
己テストを行なう（ステップ502）．これは第２図に示
す自己テストメモリ252に記憶されたプログラムを実行
することにより行なわれる．この回路の自己テストプロ
グラムは，当該インテリジェントデータ処理回路ボード
のデータ処理ユニット220のネイティブ語で書き込む
か，あるいは中間レベルの翻訳可能のテスト用言語で書
き込んで，インタープリタプログラム254を介して翻訳
するようにしてもよい．いずれの場合もインテリジェン
ト型データ処理回路ボードの主要な機能のテストは，デ
ータ処理ユニット220によるプログラム制御のもとに行
なわれる．図示のステップ502では，自己テスト進行中
表示フラッグ432をセットとして回路自己テストが進行
中であることを表示し，自己テストプログラム252を実
行し，しかる後自己テスト進行中表示フラッグ432をリ
セットとして自己テストが完了したことを表示し，さら
に自己テスト合不合格表示フラッグ431をテストの結果
に応じてセットないしはリセットする． ついでプログラム500は当該インテリジェントデータ処
理回路ボードがそれ自体の回路自己テストに合格したか
否かを判断する（デシジョンステップ503）．インテリ
ジェント型データ処理回路ボードがそれ自体の自己テス
トに合格しなかった場合は，その回路ボードはシステム
テストマスターとはなりえないものとする．この場合は
プログラム500はテスト制御を延期して（プロセスステ
ップ504），プログラム500はいったん終結する（エンド
ステップ505）． 回路ボードがそれ自体の回路自己テストに合格すると，
その回路ボードはテストマスターの候補となる．この場
合はループ変数Ｎが０に設定され（プロセスステップ50
6），プログラム500はスロットＮの回路ボードに対して
テストを行なって該回路ボードがシステムテストマスタ
ーとなることが可能かどうかを判断する（デシジョンス
テップ507）．このテストは当該回路ボードにアイデン
ティティメモリ410のシステムテストマスタイネーブル
フラッグ414のアドレスを指定する読出し信号を発生さ
せることにより行なわれる．前述のようにアイデンティ
ティメモリ410の開始アドレスは，上記スロットにより
決定中の最上位ビット以外は各回路ボードにつき同一で
ある．かくてアクセスされるスロットが判明するため，
インテリジェント型データ処理回路ボードがシステムテ
ストマスターイネーブルフラッグ414のアドレスを決定
して，メモリ414からの読出しを行なうことが可能とな
る． スロットＮがシステムテストマスターとしてイネーブル
されない場合は，ループ変数がインクリメントされる
（プロセスステップ508）．プログラム500は歩進後のル
ープ変数が当該回路ボードのスロットナンバーより大ま
たはこれと等しいか否かを判断するテストを行なう（デ
シジョンステップ509）．この場合，もしループ変数Ｎ
が当該回路ボードよい大きいかまたは等しいときは，デ
シジョンステップ507の戻り，次のスロットがマスター
にイネーブルされるか否かを判定する． ある特定のスロットがシステムテストマスターとなるこ
とが可能であることが判明した場合には，プログラム50
0は当該スロットのテストプログラムが進行中であるか
否かを判定するテストを行なう（デシジョンステップ51
0）．このテストは自己テスト進行中フラッグ432をフラ
ッグレジスタ430から読出して行なう．スロットナンバ
ーおよびアドレスの対応最上位ビットの選択が行なわれ
次第，フラッグレジスタオフセット413の位置が固定さ
れる．このフラッグレジスタオフセット413内の情報を
用いることにより，自己テスト進行中表示フラッグ432
のアドレスを計算することができ，かくしてインテリジ
ェント型データ処理回路から該フラッグ432のデータを
読出す読出しメモリ信号を生成させることが可能とな
る．自己テストが進行中の場合は，プログラム500は該
プログラム500の開始後の全経過時間がテストタイムデ
ータ417により表示されているテスト期間を越えている
かどうかを判断する（デシジョンステップ511）．この
場合，テスト期間データはアイデンティティメモリ417
のテストタイムメモリ417からリコールすることもでき
る．テストタイムを超過していない場合は，プログラム
500はデシジョンステップ510に戻って，再度当該スロッ
トについて自己テストが進行中であるかどうかをテスト
する．かくてプログラム500はテストが完了するか，あ
るいはプログラム500の開始後の経過時間がテスト期間
を超過するまで，この閉ループにとどまることになる．
経過時間がテスト期間を越えた場合は，プログラム500
はプロセスステップ508に移行してループ変数をインク
リメントさせるが，このことはすなわち当該スロットが
その回路テストに不合格であったと見なしたことにほか
ならない．このようなタイムアウト規定により，インテ
リジェント型データ処理回路ボードがいつまでも回路自
己テストが進行中であることを表示しつづけるような誤
動作を行なった場合に，システムがロックアップされる
のを防止することができるのである。当該スロット内の
回路ボードがそのアイデンティティメモリに記憶されて
いる所定のテスト期間よりも長期にわたって回路自己テ
スト進行中となった場合は，他のインテリジェント型デ
ータ処理回路ボードは当該スロットの回路ボードに故障
が発生したものとみなす． 回路の自己テストの完了あるいはタイムアウト前の待機
期間中，プログラム500はデシジョンステップ510,511を
含むループ内にとどまっている必要はない．このような
期間中は，プログラム500は他のスロットナンバーに対
するテストを行ないつつ，定期的に当面の対象となって
いるスロットナンバーのテストに戻るようにすることも
可能である．この場合，当面の対象たるスロットのテス
トは，その回路自己テストが依然進行中であるかどう
か，またその回路自己テストの進行期間が当該回路ボー
ドのためのテスト期間を越えているかどうかを判断すべ
く行なわれる．このようなシステム構成とした場合は，
当該インテリジェントデータ処理回路ボードが回路自己
テストの完了またはタイムアウトのいずれかの待機中
に，該回路ボードが比較的有用度の低いループ内に停滞
することがないという利点がある． システムテストマスターとしてイネーブルされた回路ボ
ードの回路自己テストが完了した場合には，プログラム
500は当該スロット内の回路ボードがその自己テストに
合格したかどうかを判断する（デシジョンステップ51
2）．これは自己テスト合不合格表示フラッグ431をフラ
ッグレジスタ430から読み出すことにより行なわれる．
当該スロットの回路ボードがそれ自体の回路自己テスト
に合格した場合は，その回路ボードはシステムテスト制
御を延期して（プロセスステップ504），プログラム500
は終結する（エンドステップ505）．これはシステムテ
ストマスターを決定する調整手順に合致するものであ
る．かくてそれ自体の回路自己テストに合格し，かつ最
下位のスロットナンバーを占めるインテリジェントデー
タ処理回路ボードがシステムテストマスターとなる．こ
のように，より低位のスロットナンバーのインテリジェ
ント型データ処理回路ボードが，これらの条件を満たし
たと判断したインテリジェント型データ処理回路ボード
については，システムテスト制御を受けるのを延期する
ことが必要である．なお，当該スロットのデータ処理回
路ボードがその回路自己テストに合格しなかった場合
は，プログラム500はそのループ変数をインクリメント
させ（プロセスステップ508），必要ならばそのループ
を繰り返す． プログラム500により変数Ｎが当面の対象たるスロット
ナンバーより大きいかまたはこれと等しい場合は（デシ
ジョンステップ509）．当該回路ボードがシステムテス
トマスターとなる．これは当該インテリジェントデータ
処理回路ボード以外には回路自己テストに合格し，しか
もより低位のスロットナンバーのスロットを占有する回
路ボードがプログラム500により検知されなかったこと
によるものである． このような判断に基いてループ変数Ｎが再度０に設定さ
れ（第5B図プロセスステップ513），次いで，プログラ
ム500はスロットＮがそれ自体の自己テストを行なうか
否かを判断する（デシジョンステップ514）．このスロ
ットナンバーについて自己テストを行なわない場合は，
プログラム500は，このスロットナンバーＮについての
自己テストをロードして実行する（プロセスステップ51
5）．これは診断プログラム400の開始アドレスを診断オ
フセット418から計算することにより行なわれる．診断
プログラム440は前述のようにテスト用言語で書き込ま
れたプログラムであり，このプログラムは非テスト回路
ボードからのリコール，翻訳プログラム254による翻
訳，およびこれらのテストの実行により実行され，この
ためには通信バス110を介して非自己テスト回路とシス
テムテストマスター回路との間で通信を行なう必要があ
る．この診断プログラム440は，非テスト回路の主要な
機能を実行するように書き込まれたものでなければなら
ない．ついでプログラム500はテストを行なって，当該
スロットの回路ボードがその回路自己テストに合格した
か否か（デシジョンステップ516）．これがそれ自体の
回路自己テストであったか，あるいはシステムテストマ
スターにより実行された診断プログラム440であったか
どうかを判断する． スロットＮの回路ボードが回路自己テストに不合格の場
合は，プログラム500は観測されたエラーを記帳し（プ
ロセスステップ517），ついでこれらエラーに対応する
特定のテストプログラムをロードしてこれを実行する
（プロセスステップ518）．このテストプログラムは通
常，標準テストプログラムよりも長大かつ詳細なプログ
ラムで，ディスクドライブ165に記憶され，ディスクコ
ントローラ160との通信によりリコールされる．この特
定のテストプログラムも，好ましくはテスト用言語で書
き込むものとするが，これが好ましい理由は，このよう
にすることにより，データ処理システム内の各プロセッ
サが，それ自体の翻訳プログラム254により，該特定の
テストプログラムを実行しうるからである．この特定の
テストプログラムは，テスト中の回路の諸機能をより十
分に活用し，かつ欠陥の発生しているサブシステムをよ
り画然と分離すべく計画されたプログラムである． あるスロットの回路ボードがその回路自己テストに合格
した場合，あるいは特定のテストプログラムを実行して
観測されたエラーを記帳した場合は，プログラム500は
ループ変数Ｎをインクリメントさせる（プロセスステッ
プ520）．ついでプログラム500は最後のスロットがチェ
ック済みかどうかを判断する（ディシジョンステップ52
1）．この最後のスロットがチェック済みでない場合に
は，デシジョンステップ514に戻り，かくして個々のス
ロットがすべてチェック済みとなるまで，プログラム50
0はこのループを続行する． ただしこの場合，システムテストマスターのスロットに
ついては何ら特別のケースを想定する必要はない．これ
はインテリジェント型データ処理回路実行プログラム50
0はそれ自体の回路自己テストに合格したものと既に判
断されていた筈で，従ってデシジョンステップ516がル
ープを実行することになっているためである． 最後のスロット内の回路ボードのテストが終り次第，プ
ログラム500はシステムのクイックテストプログラムを
ロードしてこれを実行する（プロセスステップ522）．
このクイックテストを行なうためには，各スロット内の
回路ボードは順次に適当なデータを既知の妥当なメモリ
位置に書き込んで，これをリコールして比較対照するこ
とを通常要求される．このようなクイックテストによ
り，システムテストマスターは通信バス110がすべての
スロットに対して適切にはたらいているか否かを判断す
べくイネーブルされる．ついでプログラム500はこのク
イックテストで発見されたエラーを記帳し（プロセスス
テップ523），エラーログ（登録簿）に現われたエラー
を出力する（プロセスステップ524），これらのエラー
はすでにプロセスステップ517または519で記帳済みのも
のでも，あるいは上記クイックテスト時に発見されてプ
ロセスステップ523で記帳されたものでもありうる．以
上のようにして，プログラム500はエンドステップ525を
もって完了する．

【図面の簡単な説明】

第１図は本発明を適用可能のコンピュータシステムを示
すブロック図，第２図は第１図に示すコンピュータシス
テムに含まれるインテリジェント型データ処理回路の典
型例の構成を示すブロック図，第３図第１図に示すコン
ピュータシステムに含まれる非インテリジェント型デー
タ処理回路の典型例の構成を示すブロック図，第４図は
第１図に示すコンピュータシステムに含まれるアイデン
ティティメモリの内容を示すブロック図，第5A図および
第5B図は本発明によるシステムにおける各インテリジェ
ント型データ処理回路のプログラムを示すフローチャー
ト図を示す図である． 110……通信バス， 111,112,113,114……コネクタ， 120,125……ランダムアクセスメモリ回路ボード， 130,135……プロセッサ回路ボード， 140……ローカルエリアネットワーク制御回路ボード， 150……グラフィックメモリ回路ボード 160……ディスクコントローラ， 220……データ処理ユニット， 240,330……アイデンティティメモリ， 250……読出し専用メモリ， 260……ランダムアクセスメモリ， 340……自己テストメモリ， 410……アイデンティティメモリ， 420……構成レジスタ， 430……フラッグレジスタ， 440……診断プログラム．

Claims (11)

【特許請求の範囲】
1. 【請求項１】それぞれが電気的に読取り可能の固有のス
   ロットナンバーをもつ複数の接続用スロットを有し、こ
   れらスロット間の双方向通信を司る通信バスと， それぞれが前記スロットのひとつと接続され，アイデン
   ティティメモリ手段とテスト手段とを有する複数のイン
   テリジェント型データ処理回路とからなり，該アイデン
   ティティメモリ手段は前記インテリジェント型データ処
   理回路がシステムテストマスターとなることが可能であ
   ることを示すアイデンティティデータと，該インテリジ
   ェント型データ処理回路が回路自己テストに合格したか
   否かを示す自己テストデータとを内蔵し，前記テスト手
   段は前記インテリジェント型データ処理回路の自己テス
   トを行なうとともに，前記データ処理回路が前記回路自
   己テストに合格したか否かを示すデータを前記アイデン
   ティティメモリ手段に入力するための回路テスト手段
   と，他のスロットの前記アイデンティティメモリ手段を
   読み出して，前記データ処理回路がその回路自己テスト
   に不合格であった場合，あるいは他のより低位のスロッ
   トナンバーの前記アイデンティティメモリ手段が該スロ
   ットがシステムテストマスターとなることが可能である
   ことを示すアイデンティティデータと前記データ処理回
   路がその回路自己テストに合格したことを示す自己テス
   トデータとを出力している場合には，システムテスト制
   御を延期するようにしたバス調整手段と，システムテス
   ト制御が延期されないときにシステムテストを制御する
   ためのシステムテスト手段とからなることを特徴とする
   自己テスト型データ処理システム．
2. 【請求項２】前記インテリジェント型データ処理回路の
   各々の前記システムテスト手段は前記固有のスロットナ
   ンバーを電気的に読み出す手段と，前記スロットナンバ
   ーに対する所定の関係を表すアドレスを指定する読出し
   メモリ信号が前記通信バスに現れるのに応答して，前記
   アイデンティティメモリ手段から前記通信バスにデータ
   を出力するための手段を有し，さらに前記マスター調整
   手段は前記スロットナンバーに対する前記所定の関係を
   表すアドレスを指定する読出しメモリ信号を前記通信バ
   スに出力することにより他のスロットの前記アイデンテ
   ィティメモリ手段の読出しを行なう手段を有してなる特
   許請求の範囲第１項に記載の自己テスト型データ処理シ
   ステム．
3. 【請求項３】前記インテリジェント型データ処理回路の
   各々の前記アイデンティティメモリ手段はさらに回路自
   己テストが進行中であるか否かを示す自己テストデータ
   を有し， 当該スロットについてのこの自己テストデータが回路自
   己テストが所定の時間長さ以上の期間にわたって進行中
   であることを示している場合には，前記インテリジェン
   ト型データ処理回路の各々の前記マスター調整手段は他
   のスロットにおけるインテリジェント型データ処理回路
   がその回路自己テストに不合格であったと判断するよう
   にしてなる特許請求の範囲第１項に記載の自己テスト型
   データ処理システム．
4. 【請求項４】前記インテリジェント型データ処理回路の
   各々の前記テスト手段は初期の電源投入により動作を開
   始するようにしてなる特許請求の範囲第１項に記載の自
   己テスト型データ処理システム．
5. 【請求項５】前記インテリジェント型データ処理回路の
   各々の前記テスト手段は前記通信バスにおけるシステム
   リセットコマンドを介して動作を開始するようにしてな
   る特許請求の範囲第１項に記載の自己テスト型データ処
   理システム．
6. 【請求項６】それぞれが前記スロットのひとつと接続さ
   れ，前記通信バスから電気的に読取り可能のアイデンテ
   ィティメモリ手段を有する非インテリジェント型データ
   処理回路のアイデンティティメモリ手段に該非インテリ
   ジェント型データ処理回路がシステムテストマスターと
   なることが不可能であることを示すアイデンティティデ
   ータを内蔵させてなる少なくとも１個の非インテリジェ
   ント型データ処理回路と， 前記インテリジェント型データ処理回路の各々の前記シ
   ステムテスト手段はさらにシステムテスト制御が延期さ
   れない場合は前記非インテリジェント型データ処理回路
   のテストを行なう手段をさらに有してなる特許請求の範
   囲第１項に記載の自己テスト型データ処理システム．
7. 【請求項７】前記非インテリジェント型データ処理回路
   の各々の前記システムテスト手段は前記固有のスロット
   ナンバーを電気的に読み出す手段と，前記スロットナン
   バーに対する所定の関係を表すアドレスを指定する読出
   しメモリ信号が前記通信バスに現れるのに応答して，前
   記アイデンティティメモリ手段から前記通信バスにデー
   タを出力するための手段を有ししてなる特許請求の範囲
   第６項に記載の自己テスト型データ処理システム．
8. 【請求項８】通信バスに接続されて双方向通信を行な
   い，前記通信バスから電気的に読取り可能の固有のスロ
   ットナンバーを読み取るスロットナンバー読取り手段バ
   スを有するコネクタ手段と， 前記バスコネクタに接続され，前記スロットナンバーに
   対する所定の関係を表すアドレスを指定する読出しメモ
   リ信号に応答して前記通信バスにデータを出力し，この
   データは前記インテリジェント型データ処理回路がシス
   テムテストマスターとなることが可能であることを示す
   アイデンティティデータと，該インテリジェント型デー
   タ処理回路が回路自己テストに合格したか否かを示す自
   己テストデータとを含むようにしたアイデンティティメ
   モリ手段と， 前記バスコネクタに接続されて双方向通信を行ない，前
   記インテリジェント型データ処理回路の自己テストを行
   なうとともに前記インテリジェント型データ処理回路が
   前記回路自己テストに合格したか否かを示すデータを前
   記アイデンティティメモリ手段に入力するための回路テ
   スト手段と，前記通信バスからの応答をアイデンティテ
   ィデータおよび自己テストデータとして処理することに
   より他のスロットナンバーに対する前記所定の関係を表
   すアドレスを指定する読出し信号を前記通信バスに出力
   し，前記インテリジェント型データ処理回路がその回路
   自己テストに不合格であった場合，あるいは他のより低
   位のスロットナンバーの前記アイデンティティメモリ手
   段が該スロットがシステムテストマスターとなることが
   可能であることを示すアイデンティティデータと前記デ
   ータ処理回路がその回路自己テストに合格したことを示
   す自己テストデータとを出力している場合には，システ
   ムテスト制御を延期するようにしたバス調整手段と，シ
   ステムテスト制御が延期されないときにシステムテスト
   を制御するためのシステムテスト手段とからなることを
   特徴とする自己テスト型データ処理システム．
9. 【請求項９】前記アイデンティティメモリ手段はさらに
   回路自己テストが進行中であるか否かを示す自己テスト
   データを有し， 当該スロットについてのこの自己テストデータが回路自
   己テストが所定の時間長さ以上の期間にわたって進行中
   であることを示している場合には，前記マスター調整手
   段は他のスロットにおけるインテリジェント型データ処
   理回路がその回路自己テストに不合格であったと判断す
   るようにしてなる特許請求の範囲第８項に記載のインテ
   リジェント型データ処理回路．
10. 【請求項１０】前記テスト手段は初期の電源投入により
    動作を開始するようにしてなる特許請求の範囲第８項に
    記載の自己テスト型データ処理システム．
11. 【請求項１１】前記テスト手段は前記通信バスにおける
    システムリセットコマンドを介して動作を開始するよう
    にしてなる特許請求の範囲第８項に記載の自己テスト型
    データ処理システム．