JP2002533834A - データ記憶システム - Google Patents
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
- G06F11/2053—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where persistent mass storage functionality or persistent mass storage control functionality is redundant
- G06F11/2056—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where persistent mass storage functionality or persistent mass storage control functionality is redundant by mirroring
- G06F11/2087—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where persistent mass storage functionality or persistent mass storage control functionality is redundant by mirroring with a common controller
Abstract
(57)【要約】
【課題】 部品の故障時に全体システムの故障を防ぐための冗長性構成を有するデータ記憶システムを提供すること。
【解決手段】 ホストコンピュータがシステムインターフエイスを介してデイスクドライブの列に接続されている。インターフエイスは一対のシステムメモリ部分を持ったシステムメモリを有する。システムメモリ部分のそれぞれは複数のアドレス可能な位置を有しこのメモリ部分の内の１つに書込まれるデータをアドレス可能な位置に記憶する。一対のシステムバスが設けられていて、システムバス対のそれぞれはシステムメモリ部分の対応する１つに接続されている。複数のデイレクタガシステムバスを介してシステムメモリに接続されている。デイレクタは、ホストコンピュータとデイスクドライブ列の間のデータ転送をこのデータがシステムメモリを通過する時に制御するように構成されている。デイレクタは、システムを二重書込みモードに置くように構成されていて、このモードにおいて、ホストコンピュータとデイスクドライブの列と間に転送されるべきデータのバーストをその中に記憶し、この記憶されたデータのバーストを順次に一対のバスに転送し、そして一対のシステムバスに接続されているシステムメモリの両部分を使用可能にして順次一対のシステムバスに転送される同じデータのバーストを同じアドレス可能な位置に書込ませる。
Description
【０００１】
本発明は、一般にデータ記憶装置に関し、そしてより詳細には記憶システムの
サブアセンブリまたは部品の故障時に全体システムの故障を防ぐための冗長性構
成を有するデータ記憶システムに関する。
サブアセンブリまたは部品の故障時に全体システムの故障を防ぐための冗長性構
成を有するデータ記憶システムに関する。
【０００２】
当該技術において知られているように、大型のメインフレーム計算機システム
は大容量データ記憶システムを必要とする。これらの大型メインフレーム計算機
システムは一般にデータプロセッサを含み、データ記憶システムを含む周辺装置
を通じて計算機システムに導入されるデータに関して多くの操作を実行する。こ
れらの操作の結果は記憶システムを含む周辺装置に出力される。 データ記憶システムの１タイプは磁気デイスク記憶システムである。デイスク
ドライブの列とメインフレーム計算機システムはインターフエイスを介して一緒
に結合される。インターフエイスはＣＰＵ又は「フロントエンド」コントローラ
（又はデイレクタ）及び「バックエンド」デイスクコントローラ（又はデイレク
タ）を含む。インターフエイスはコントローラ（又はデイレクタ）を計算機に透
明なように制御する。すなわち、メインフレーム計算機システムが一つのメイン
メモリと共に動作していると思うように、データがデイスクドライブの列から取
り出され又は記憶される。このようなシステムが本発明と同じ譲受人に譲渡され
た１９９３年４月２７日付与の米国特許５，２０６，９３９号「デイスクマッピ
ング及びデータ検索のためのシステム及び方法」、発明者モシュ・ヤナイ、ナタ
ン・ビシュルツキイ、ブルーノ・アルタレスキュ、及びダニエル・キャスルに記
載されている。 このような米国特許に記載されているように、インターフエイスはＣＰＵコン
トローラ（又はテイレクタ）及びデイスクコントローラ（又はデイレクタ）に加
えてさらに、アドレス可能キャシユメモリを有する。キャシユメモリは半導体メ
モリであり、デイスクドライブへ記憶する前にメインフレーム計算機システムか
ら高速にデータを記憶するため、及び反対にデイスクドライブからのデータをメ
インフレーム計算機へ送る前に記憶するために設けられる。半導体メモリである
キヤシュメモリは、デイスクドライブのような磁気メモリとは異なり、データの
書込み及び読出しをデイスクドライブよりもずっと高速に行なう。
は大容量データ記憶システムを必要とする。これらの大型メインフレーム計算機
システムは一般にデータプロセッサを含み、データ記憶システムを含む周辺装置
を通じて計算機システムに導入されるデータに関して多くの操作を実行する。こ
れらの操作の結果は記憶システムを含む周辺装置に出力される。 データ記憶システムの１タイプは磁気デイスク記憶システムである。デイスク
ドライブの列とメインフレーム計算機システムはインターフエイスを介して一緒
に結合される。インターフエイスはＣＰＵ又は「フロントエンド」コントローラ
（又はデイレクタ）及び「バックエンド」デイスクコントローラ（又はデイレク
タ）を含む。インターフエイスはコントローラ（又はデイレクタ）を計算機に透
明なように制御する。すなわち、メインフレーム計算機システムが一つのメイン
メモリと共に動作していると思うように、データがデイスクドライブの列から取
り出され又は記憶される。このようなシステムが本発明と同じ譲受人に譲渡され
た１９９３年４月２７日付与の米国特許５，２０６，９３９号「デイスクマッピ
ング及びデータ検索のためのシステム及び方法」、発明者モシュ・ヤナイ、ナタ
ン・ビシュルツキイ、ブルーノ・アルタレスキュ、及びダニエル・キャスルに記
載されている。 このような米国特許に記載されているように、インターフエイスはＣＰＵコン
トローラ（又はテイレクタ）及びデイスクコントローラ（又はデイレクタ）に加
えてさらに、アドレス可能キャシユメモリを有する。キャシユメモリは半導体メ
モリであり、デイスクドライブへ記憶する前にメインフレーム計算機システムか
ら高速にデータを記憶するため、及び反対にデイスクドライブからのデータをメ
インフレーム計算機へ送る前に記憶するために設けられる。半導体メモリである
キヤシュメモリは、デイスクドライブのような磁気メモリとは異なり、データの
書込み及び読出しをデイスクドライブよりもずっと高速に行なう。
【０００３】 ＣＰＵコントローラ、デイスクコントローラ、及びキヤシュメモリはバックプ
レーン印刷回路基板を介して相互接続されている。より詳細には、デイスクコン
トローラはデイスクコントローラ印刷回路基板上に搭載されている。ＣＰＵコン
トローラはＣＰＵコントローラ印刷回路基板上に搭載されている。そしてキヤシ
ュメモリはキヤシュメモリ印刷回路基板上に搭載されている。テイスクコントロ
ーラ、ＣＰＵコントローラ、及びキヤシュメモリ印刷回路基板はバックプレーン
印刷回路基板に挿入される。コントローラ内の故障の場合のデータ整合性を提供
するために、バックプレーン印刷回路基板は一対のバスから構成されたシステム
バスを有する。１組のデイスクコントローラが１つのバスに接続され、他の組の
デイスクコントローラが他のバスに接続される。同様に、１組のＣＰＵコントロ
ーラが１つのバスに接続され、他の組のＣＰＵコントローラが他のバスに接続さ
れている。キヤシュメモリは両方のバスに接続されている。各々のバスはデータ
、アドレス、制御情報を供給する。 従って、２つのバスの使用はある程度の冗長性を与えて、１つのバスに接続さ
れたコントローラ又はデイスクドライブが故障した場合に全体システムが故障す
ることを防ぐ。さらに、２つのバスの使用は１つのバスを有するシステムに較べ
てシステムのデータ転送帯域幅を増加する。
レーン印刷回路基板を介して相互接続されている。より詳細には、デイスクコン
トローラはデイスクコントローラ印刷回路基板上に搭載されている。ＣＰＵコン
トローラはＣＰＵコントローラ印刷回路基板上に搭載されている。そしてキヤシ
ュメモリはキヤシュメモリ印刷回路基板上に搭載されている。テイスクコントロ
ーラ、ＣＰＵコントローラ、及びキヤシュメモリ印刷回路基板はバックプレーン
印刷回路基板に挿入される。コントローラ内の故障の場合のデータ整合性を提供
するために、バックプレーン印刷回路基板は一対のバスから構成されたシステム
バスを有する。１組のデイスクコントローラが１つのバスに接続され、他の組の
デイスクコントローラが他のバスに接続される。同様に、１組のＣＰＵコントロ
ーラが１つのバスに接続され、他の組のＣＰＵコントローラが他のバスに接続さ
れている。キヤシュメモリは両方のバスに接続されている。各々のバスはデータ
、アドレス、制御情報を供給する。 従って、２つのバスの使用はある程度の冗長性を与えて、１つのバスに接続さ
れたコントローラ又はデイスクドライブが故障した場合に全体システムが故障す
ることを防ぐ。さらに、２つのバスの使用は１つのバスを有するシステムに較べ
てシステムのデータ転送帯域幅を増加する。
【０００４】
本発明によれば、ホストコンピュータがインターフエイスを介してデイスクド
ライブの一列に結合されたデータ記憶システムが提供される。インターフエイス
は一対のシステムメモリ部分を有するシステムメモリを有する。メモリ部分のそ
れぞれは複数のアドレス可能な位置を有し、データがメモリ部分の一つのアドレ
ス可能な位置に書き込まれて記憶される。システムバスが一対のシステムメモリ
部分に接続される。複数のデイレクタがシステムバスを経てシステムメモリに接
続される。このデイレクタはデータがシステムメモリを通過する時、ホストコン
ピュータとデイスクドライブの一列の間のデータ転送を制御するように構成され
る。デイレクタはシステムを二重書込みモードに置くように構成される。そして
このモードにおいては、ホストコンピュータとデイスクドライブの一列との間に
転送されるべきデータのバーストを記憶し、このように記憶されたデータのバー
ストをシステムバスに順次に転送し、そしてこのシステムバスに接続されたメモ
リ部分の両方に、そのアドレス可能な同じ位置に、システムバスに順次に転送さ
れる同じデータのバーストが書込まれることを可能にする。
ライブの一列に結合されたデータ記憶システムが提供される。インターフエイス
は一対のシステムメモリ部分を有するシステムメモリを有する。メモリ部分のそ
れぞれは複数のアドレス可能な位置を有し、データがメモリ部分の一つのアドレ
ス可能な位置に書き込まれて記憶される。システムバスが一対のシステムメモリ
部分に接続される。複数のデイレクタがシステムバスを経てシステムメモリに接
続される。このデイレクタはデータがシステムメモリを通過する時、ホストコン
ピュータとデイスクドライブの一列の間のデータ転送を制御するように構成され
る。デイレクタはシステムを二重書込みモードに置くように構成される。そして
このモードにおいては、ホストコンピュータとデイスクドライブの一列との間に
転送されるべきデータのバーストを記憶し、このように記憶されたデータのバー
ストをシステムバスに順次に転送し、そしてこのシステムバスに接続されたメモ
リ部分の両方に、そのアドレス可能な同じ位置に、システムバスに順次に転送さ
れる同じデータのバーストが書込まれることを可能にする。
【０００５】 本発明の別の特徴によれば、インターフエイスが一対のシステムメモリ部分を
持ったシステムメモリを含む。システムメモリ部分のそれぞれは複数のアドレス
可能な位置を有し、メモリ部分の１つのアドレス可能な位置にデータを書込んで
記憶する。一対のシステムバスを含むシステムバスか提供される。一対のシステ
ムバスのそれぞれは一対のシステム部分の対応する一つに接続される。複数のデ
イレクタがシステムバスを経由してシステムメモリに接続される。デイレクタは
データがシステムメモリを通過する時、ホストコンピュータとデイスクドライブ
の一列の間のデータ転送を制御するように構成されている。デイレクタはシステ
ムを二重書込みモードに置くように構成されている。そして、このモードにおい
ては、ホストコンピュータとデイスクドライブの列の間に転送されるべきデータ
のバーストを記憶し、このように記憶されたデータのバーストを一対のシステム
バスに順次に転送する。そして、システムバスのこのような１対に接続されたシ
ステムメモリ部分の両方に、アドレス可能な位置の同じ場所に、一対のシステム
バスに順次に転送される同じデータのバーストが書込まれることを可能にする。
持ったシステムメモリを含む。システムメモリ部分のそれぞれは複数のアドレス
可能な位置を有し、メモリ部分の１つのアドレス可能な位置にデータを書込んで
記憶する。一対のシステムバスを含むシステムバスか提供される。一対のシステ
ムバスのそれぞれは一対のシステム部分の対応する一つに接続される。複数のデ
イレクタがシステムバスを経由してシステムメモリに接続される。デイレクタは
データがシステムメモリを通過する時、ホストコンピュータとデイスクドライブ
の一列の間のデータ転送を制御するように構成されている。デイレクタはシステ
ムを二重書込みモードに置くように構成されている。そして、このモードにおい
ては、ホストコンピュータとデイスクドライブの列の間に転送されるべきデータ
のバーストを記憶し、このように記憶されたデータのバーストを一対のシステム
バスに順次に転送する。そして、システムバスのこのような１対に接続されたシ
ステムメモリ部分の両方に、アドレス可能な位置の同じ場所に、一対のシステム
バスに順次に転送される同じデータのバーストが書込まれることを可能にする。
【０００６】 本発明の別の特徴によると、二重書込みモード中、デイレクタはその中にホス
トコンピュータとデイスクドライブの一列との間に転送されるべきデータのバー
ストを記憶する。デイレクタ中に記憶されたデータの各バーストはそして１メモ
リサイクル中にそのデイレクタに接続された一対のシステムバスの一つへ転送さ
れる。そして、次のサイクル中に、データの同じバーストが再度転送される。し
かし、今度はそのデイレクタに接続されたシステムバス対の他方へ転送される。
従って、同じ記憶されたデータのバーストがそのデイレクタに接続された一対の
システムバスの対の両方に順次に転送される。デイレクタは順次にこの一対のシ
ステムバスの両方に接続されているメモリ部分の両方を使用可能にして、同じア
ドレス可能な位置にそのデイレクタに接続されたシステムバス対の各々に順次に
転送された同じデータバーストを書き込ませる。従って、一対のシステムメモリ
サイクル後、データのバースト及びこのデータのバーストのコピーが両方のメモ
リ部分の同じアドレス可能な位置に記憶される。この結果、システムメモリ内に
冗長なデータバーストが記憶される。
トコンピュータとデイスクドライブの一列との間に転送されるべきデータのバー
ストを記憶する。デイレクタ中に記憶されたデータの各バーストはそして１メモ
リサイクル中にそのデイレクタに接続された一対のシステムバスの一つへ転送さ
れる。そして、次のサイクル中に、データの同じバーストが再度転送される。し
かし、今度はそのデイレクタに接続されたシステムバス対の他方へ転送される。
従って、同じ記憶されたデータのバーストがそのデイレクタに接続された一対の
システムバスの対の両方に順次に転送される。デイレクタは順次にこの一対のシ
ステムバスの両方に接続されているメモリ部分の両方を使用可能にして、同じア
ドレス可能な位置にそのデイレクタに接続されたシステムバス対の各々に順次に
転送された同じデータバーストを書き込ませる。従って、一対のシステムメモリ
サイクル後、データのバースト及びこのデータのバーストのコピーが両方のメモ
リ部分の同じアドレス可能な位置に記憶される。この結果、システムメモリ内に
冗長なデータバーストが記憶される。
【０００７】 本発明の別の特徴によれば、二重書込みバスが複数のデイレクタに接続されて
いる。デイレクタのそれぞれは、（ａ）ホストコンピュータ又はデイスクドライ
ブの一列のいずれからデータのバーストが供給されるデイレクタメモリと、（ｂ
）二重書込みコントローラとを有する。二重書込みコントローラは、（ｉ）シス
テムに供給された二重書込みモード命令に応答して二重書込みバス上に二重書き
込み割込みを提供し、（ｉｉ）二重書込みバス上に生成された二重書込み割込み
を受取り、そして（ｉｉｉ）二重書込みバス上に受け取られた二重書込み割込み
に応答して、デイレクタメモリ内に記憶されたデータのバーストを順次に一対の
システムバスに置いて、システムメモリ部分の両方の同じアドレス可能位置に順
次に記憶する、ように構成されている。
いる。デイレクタのそれぞれは、（ａ）ホストコンピュータ又はデイスクドライ
ブの一列のいずれからデータのバーストが供給されるデイレクタメモリと、（ｂ
）二重書込みコントローラとを有する。二重書込みコントローラは、（ｉ）シス
テムに供給された二重書込みモード命令に応答して二重書込みバス上に二重書き
込み割込みを提供し、（ｉｉ）二重書込みバス上に生成された二重書込み割込み
を受取り、そして（ｉｉｉ）二重書込みバス上に受け取られた二重書込み割込み
に応答して、デイレクタメモリ内に記憶されたデータのバーストを順次に一対の
システムバスに置いて、システムメモリ部分の両方の同じアドレス可能位置に順
次に記憶する、ように構成されている。
【０００８】 本発明のさらに別の特徴によれば、システムはシステムに提供されるリセット
条件に応答して複数のデイレクタのそれぞれが非二重書込みモードへリセットさ
れる時に、非二重書込みモードへ復帰するように構成されている。非二重書込み
モードに復帰した時、デイレクタのそれぞれはデイレクタメモリ内に記憶されて
いるデータのバーストを一対のシステムバスの選択された一つに置いて、この選
択されたシステムバス対の一つに接続されているシステムメモリ部分の一つにこ
の記憶されたデータを記憶する。
条件に応答して複数のデイレクタのそれぞれが非二重書込みモードへリセットさ
れる時に、非二重書込みモードへ復帰するように構成されている。非二重書込み
モードに復帰した時、デイレクタのそれぞれはデイレクタメモリ内に記憶されて
いるデータのバーストを一対のシステムバスの選択された一つに置いて、この選
択されたシステムバス対の一つに接続されているシステムメモリ部分の一つにこ
の記憶されたデータを記憶する。
【０００９】 本発明のさらに別の特徴によれば、デイレクタのそれぞれはデイレクタと一対
のシステムメモリ部分の一つとの間のデータ転送の故障を検出するように構成さ
れている。デイレクタと一対のシステムメモリ部分との間に検出された故障に応
答して、デイレクタのそれぞれはデイレクタと一対のシステムメモリ部分の他方
との間にその後のデータ転送を発生せしめるように構成されている。 本発明のこれらの特徴及び他の特徴は、添付図面を参照して以下に詳細に説明
されるところから容易に明らかになるであろう。
のシステムメモリ部分の一つとの間のデータ転送の故障を検出するように構成さ
れている。デイレクタと一対のシステムメモリ部分との間に検出された故障に応
答して、デイレクタのそれぞれはデイレクタと一対のシステムメモリ部分の他方
との間にその後のデータ転送を発生せしめるように構成されている。 本発明のこれらの特徴及び他の特徴は、添付図面を参照して以下に詳細に説明
されるところから容易に明らかになるであろう。
【００１０】
図１を参照すると、データ記憶システム１０が示されている。システム１０内
では、ホストコンピュータ１２がシステムインターフエイス１６を介してデイス
クドライブの列１４が接続されている。システムインターフエイス１６はシステ
ム１６は高アドレス部分１８Ｈ及び低アドレス部分１８Ｌを有するシステム、又
はキヤシュ、メモリ１８を有する。複数のデイレクタ２０0−２０15が設けられ
ていて、ホストコンピュータ１２とデイスクドライブ列１４間のデータ転送をこ
のデータがシステムメモリ１８を通過する時に制御する。システム１０は、上高
アドレスメモリバスＴＨ、上低アドレスメモリバスＴＬ、底上アドレスメモリバ
スＢＨ、底下アドレスメモリバスＢＬの４つのシステムバスを含むシステムバス
１７を含む。このバスは本出願と同日に出願され共に継続している本出願人に同
じく譲渡された発明者、ダニエル・キャスル等の特許出願「データ記憶装置」に
詳細に説明されている。より詳細には、高アドレスシステムバスＴＨ、ＢＨは高
アドレスメモリ部分１８Ｈに電気的に接続されている。低アドレスシステムバス
ＴＬ、ＢＬは低アドレスメモリ部分１８Ｌに電気的に接続されている。デイレク
タ２０0−２０15のそれぞれは一対のシステムバスに接続されている。一つは高
アドレスバス、他は低アドレスバスである。従って、デイレクタ２０0−２０15
のそれぞれは一対のシステムメモリ部分１８Ｈ及び１８Ｌに接続している。
では、ホストコンピュータ１２がシステムインターフエイス１６を介してデイス
クドライブの列１４が接続されている。システムインターフエイス１６はシステ
ム１６は高アドレス部分１８Ｈ及び低アドレス部分１８Ｌを有するシステム、又
はキヤシュ、メモリ１８を有する。複数のデイレクタ２０0−２０15が設けられ
ていて、ホストコンピュータ１２とデイスクドライブ列１４間のデータ転送をこ
のデータがシステムメモリ１８を通過する時に制御する。システム１０は、上高
アドレスメモリバスＴＨ、上低アドレスメモリバスＴＬ、底上アドレスメモリバ
スＢＨ、底下アドレスメモリバスＢＬの４つのシステムバスを含むシステムバス
１７を含む。このバスは本出願と同日に出願され共に継続している本出願人に同
じく譲渡された発明者、ダニエル・キャスル等の特許出願「データ記憶装置」に
詳細に説明されている。より詳細には、高アドレスシステムバスＴＨ、ＢＨは高
アドレスメモリ部分１８Ｈに電気的に接続されている。低アドレスシステムバス
ＴＬ、ＢＬは低アドレスメモリ部分１８Ｌに電気的に接続されている。デイレク
タ２０0−２０15のそれぞれは一対のシステムバスに接続されている。一つは高
アドレスバス、他は低アドレスバスである。従って、デイレクタ２０0−２０15
のそれぞれは一対のシステムメモリ部分１８Ｈ及び１８Ｌに接続している。
【００１１】 ここで、非二重書込みモード中、より高い位置を持ったシステムメモリ１８の
記憶位置は高アドレスメモリ部分１８Ｈ内にあり、より低いアドレス部分を持っ
た記憶位置は低アドレスメモリ部分１８Ｌ内にある。デイレクタ２０0−２０15
のそれぞれは高アドレスシステムバスＴＨ、ＢＨ対の一つ、及び低アドレスシス
テムバスＴＬ、ＢＬ対の一つに電気的に接続されていることに注意すべきである
。従って、デイレクタのそれぞれは全システムメモリ１８内の全ての位置にアド
レス可能であり（すなわち、高アドレスメモリ部分１８Ｈ及び低アドレスメモリ
部分１８Ｌ）、このため全システムメモリ１８内のどんな記憶位置からデータを
読出し及書込みすることができる。システムバスＢＨ、ＢＬ、ＴＨ、ＴＬはメモ
リ１８へデータ、アドレス、及びメモリ制御（すなわち、書込み可能、読出し可
能）を供給する。システム１０はまた図示するように全てのデイレクタに接続さ
れた二重書込み制御信号バスＤＷを含む。
記憶位置は高アドレスメモリ部分１８Ｈ内にあり、より低いアドレス部分を持っ
た記憶位置は低アドレスメモリ部分１８Ｌ内にある。デイレクタ２０0−２０15
のそれぞれは高アドレスシステムバスＴＨ、ＢＨ対の一つ、及び低アドレスシス
テムバスＴＬ、ＢＬ対の一つに電気的に接続されていることに注意すべきである
。従って、デイレクタのそれぞれは全システムメモリ１８内の全ての位置にアド
レス可能であり（すなわち、高アドレスメモリ部分１８Ｈ及び低アドレスメモリ
部分１８Ｌ）、このため全システムメモリ１８内のどんな記憶位置からデータを
読出し及書込みすることができる。システムバスＢＨ、ＢＬ、ＴＨ、ＴＬはメモ
リ１８へデータ、アドレス、及びメモリ制御（すなわち、書込み可能、読出し可
能）を供給する。システム１０はまた図示するように全てのデイレクタに接続さ
れた二重書込み制御信号バスＤＷを含む。
【００１２】 より詳細には、デイレクタのバックエンド部分、ここでデイレクタ２０0−２
０3及び２０12−２０15、はそれぞれＩ／Ｏアダプターカード２２0−２２3及び
２２12−２２15を介してデイスクドライブの列１４へ電気的に接続している。そ
して、デイレクタのフロントエンド部分、ここでデイレクタ２０4−２０11及び
２０12−２０15、はそれぞれＩ／Ｏアダプターカード２２4−２２11を介してホ
ストコンピュータ１２へ電気的に接続している。バスＴＨ、ＴＬ、ＢＨ、ＢＬの
各端は図示しないが前記の共に継続している特許出願に関して詳細に記載されて
いる一対のマスター及びスレーブアービターに終端している。
０3及び２０12−２０15、はそれぞれＩ／Ｏアダプターカード２２0−２２3及び
２２12−２２15を介してデイスクドライブの列１４へ電気的に接続している。そ
して、デイレクタのフロントエンド部分、ここでデイレクタ２０4−２０11及び
２０12−２０15、はそれぞれＩ／Ｏアダプターカード２２4−２２11を介してホ
ストコンピュータ１２へ電気的に接続している。バスＴＨ、ＴＬ、ＢＨ、ＢＬの
各端は図示しないが前記の共に継続している特許出願に関して詳細に記載されて
いる一対のマスター及びスレーブアービターに終端している。
【００１３】 以下に詳細に説明されるように、システム１０はいくつかのモードで動作する
ように構成されている。１つのモードが非二重書込みモード、別のモードは二重
書込みモード、そしてまた他のモードは強制された高／低モードである。最初に
、ホストコンピュータ１２及びデイスクドライブ１４の列の間に転送されるデー
タは、このようなデータのバーストの一続きとして転送されることに注意すべき
である。さらに、デイレクタ２０0−２０15はホストコンピュータ１２とデイス
クドライブ１４の列の間を転送されるデータのバーストを記憶することに注意す
べきである。非二重書込みモード中、記憶されたデータのバーストはこのデータ
を記憶しているデイレクタによりシステムメモリ１８内に一時的に記憶するため
に接続されている２つのシステムバスの１つに転送される。しかし、二重書込み
モードにおいては、デイレクタ中に記憶されているデータのバーストはこのデイ
レクタに接続されている両方のバスに順次に転送される。デイレクタはこのバス
の両方に接続されているメモリ部分１８Ｈ及び１８Ｌの両方のアドレス可能な位
置の同じ所に、バスへ順次に転送されるデータのバーストを書き込むことを可能
にする。このように、データの同じバーストの２つのコピーが一対のメモリ部分
１８Ｈ、１８Ｌに冗長性のため記憶される。
ように構成されている。１つのモードが非二重書込みモード、別のモードは二重
書込みモード、そしてまた他のモードは強制された高／低モードである。最初に
、ホストコンピュータ１２及びデイスクドライブ１４の列の間に転送されるデー
タは、このようなデータのバーストの一続きとして転送されることに注意すべき
である。さらに、デイレクタ２０0−２０15はホストコンピュータ１２とデイス
クドライブ１４の列の間を転送されるデータのバーストを記憶することに注意す
べきである。非二重書込みモード中、記憶されたデータのバーストはこのデータ
を記憶しているデイレクタによりシステムメモリ１８内に一時的に記憶するため
に接続されている２つのシステムバスの１つに転送される。しかし、二重書込み
モードにおいては、デイレクタ中に記憶されているデータのバーストはこのデイ
レクタに接続されている両方のバスに順次に転送される。デイレクタはこのバス
の両方に接続されているメモリ部分１８Ｈ及び１８Ｌの両方のアドレス可能な位
置の同じ所に、バスへ順次に転送されるデータのバーストを書き込むことを可能
にする。このように、データの同じバーストの２つのコピーが一対のメモリ部分
１８Ｈ、１８Ｌに冗長性のため記憶される。
【００１４】 さらに、デイレクタ２０0−２０15のそれぞれはデイレクタとメモリ部分１８
Ｈ及び１８Ｌの間のデータ転送の故障を検出するように構成されている。デイレ
クタとメモリ部分１８Ｈ、１８Ｌ対の一つの間の故障の検出に応答して、デイレ
クタのそれぞれはデイレクタとメモリ部分対の他の一つとの間にその後のデータ
転送を強制するように構成されている。従って、バスＢＬ及びＴＨに接続されて
いるデイレクタ２０4を考えると、もしこのデイレクタがそこに記憶されている
データのバーストをシステムバスＴＨを経由してメモリ部分１８Ｈへ転送するも
のであり、そしてこの転送の故障がデイレクタ２０4又はメモリ部分１８Ｈ内の
エラー検出及び修正（ＥＤＡＣ）又は「タイムアウト」回路（図示しない）によ
り検出されると、システム１０のデイレクタ２０4はこのデイレクタ２０4により
後に説明される強制高／低モードに置かれる。より詳細には、例えば、デイレク
タ２０4はそれに接続されている他のメモリ、ここではメモリ部分１８Ｌへ故障
が修正されるまでシステムバスＢＬを経由して全てのデータのバーストの転送を
強制する。
Ｈ及び１８Ｌの間のデータ転送の故障を検出するように構成されている。デイレ
クタとメモリ部分１８Ｈ、１８Ｌ対の一つの間の故障の検出に応答して、デイレ
クタのそれぞれはデイレクタとメモリ部分対の他の一つとの間にその後のデータ
転送を強制するように構成されている。従って、バスＢＬ及びＴＨに接続されて
いるデイレクタ２０4を考えると、もしこのデイレクタがそこに記憶されている
データのバーストをシステムバスＴＨを経由してメモリ部分１８Ｈへ転送するも
のであり、そしてこの転送の故障がデイレクタ２０4又はメモリ部分１８Ｈ内の
エラー検出及び修正（ＥＤＡＣ）又は「タイムアウト」回路（図示しない）によ
り検出されると、システム１０のデイレクタ２０4はこのデイレクタ２０4により
後に説明される強制高／低モードに置かれる。より詳細には、例えば、デイレク
タ２０4はそれに接続されている他のメモリ、ここではメモリ部分１８Ｌへ故障
が修正されるまでシステムバスＢＬを経由して全てのデータのバーストの転送を
強制する。
【００１５】 システム１０の一般的な動作を考えると、ホストコンピュータ１２がデータを
記憶しようと欲する時、ホストコンピュータ１２はフロントエンドデイレクタ２
０4−２０11の１つに書込み命令を実行するために書き込み要求を出す。フロン
トエンドデイレクタ２０4−２０11の１つは、要求に応答して、ホストコンピュ
ータ１２にデータを要求する。要求がフロントエンドデイレクタ２０4−２０11
の要求している１つに送られた後、デイレクタはデータの大きさを決定し、要求
を記憶するためにシステムメモリ１８内にスペースを予約する。そしてフロント
エンドデイレクタはデータを記憶するために割当てられているシステムメモリ１
８内の位置に依存してこのフロントエンドデイレクタに接続している高アドレス
メモリシステムバス（ＴＨ又はＢＨ）又は低アドレスメモリシステムバス（ＴＬ
又はＢＬ）のいずれかの上のバスを調停するための制御信号を発生し、そしてシ
ステムメモリ１８への転送を可能にする。ホストコンピュータ１２はその後、フ
ロントエンドデイレクタへデータバーストとしてデータを転送する。そしてフロ
ントエンドデイレクタはホストコンピュータ１２へ転送が完了したことを知らせ
る。フロントエンドデイレクタはシステムメモリ１８内に記憶された図示しない
テーブルを見て、バックエンドデイレクタ２０0−２０3及び２０12−２０15の内
のどの一つがこの要求を処理するかを決定する。テーブルはホストコンピュータ
１２のアドレスをデイスクドライブの列１４内のアドレスにマップする。フロン
トエンドデイレクタはそして要求を処理する予定のバックエンドデイレクタのた
めに「メールボックス」（図示しない、システムメモリ１８内に記憶されている
）中にデータ量とデータのデイスクアドレスの通知を置く。他のバックエンドデ
イレクタはアイドル状態の時にかれらの「メールボックス」を検査するためにシ
ステムメモリ１８をポーリングする。もしポーリングされた「メールボックス」
が転送が行なわれるべきことを示すと、バックエンドデイレクタが要求を処理し
、列内のデイスクドライブにアクセスし、システムメモリ１８からデータを読出
し、そしてそれを列１４内のデイスクドライブのアドレス内に書込む。デイスク
ドライブの列１４からホストコンピュータ１２からデータが読み出される時、シ
ステム１０は逆の態様で動作する。
記憶しようと欲する時、ホストコンピュータ１２はフロントエンドデイレクタ２
０4−２０11の１つに書込み命令を実行するために書き込み要求を出す。フロン
トエンドデイレクタ２０4−２０11の１つは、要求に応答して、ホストコンピュ
ータ１２にデータを要求する。要求がフロントエンドデイレクタ２０4−２０11
の要求している１つに送られた後、デイレクタはデータの大きさを決定し、要求
を記憶するためにシステムメモリ１８内にスペースを予約する。そしてフロント
エンドデイレクタはデータを記憶するために割当てられているシステムメモリ１
８内の位置に依存してこのフロントエンドデイレクタに接続している高アドレス
メモリシステムバス（ＴＨ又はＢＨ）又は低アドレスメモリシステムバス（ＴＬ
又はＢＬ）のいずれかの上のバスを調停するための制御信号を発生し、そしてシ
ステムメモリ１８への転送を可能にする。ホストコンピュータ１２はその後、フ
ロントエンドデイレクタへデータバーストとしてデータを転送する。そしてフロ
ントエンドデイレクタはホストコンピュータ１２へ転送が完了したことを知らせ
る。フロントエンドデイレクタはシステムメモリ１８内に記憶された図示しない
テーブルを見て、バックエンドデイレクタ２０0−２０3及び２０12−２０15の内
のどの一つがこの要求を処理するかを決定する。テーブルはホストコンピュータ
１２のアドレスをデイスクドライブの列１４内のアドレスにマップする。フロン
トエンドデイレクタはそして要求を処理する予定のバックエンドデイレクタのた
めに「メールボックス」（図示しない、システムメモリ１８内に記憶されている
）中にデータ量とデータのデイスクアドレスの通知を置く。他のバックエンドデ
イレクタはアイドル状態の時にかれらの「メールボックス」を検査するためにシ
ステムメモリ１８をポーリングする。もしポーリングされた「メールボックス」
が転送が行なわれるべきことを示すと、バックエンドデイレクタが要求を処理し
、列内のデイスクドライブにアクセスし、システムメモリ１８からデータを読出
し、そしてそれを列１４内のデイスクドライブのアドレス内に書込む。デイスク
ドライブの列１４からホストコンピュータ１２からデータが読み出される時、シ
ステム１０は逆の態様で動作する。
【００１６】 簡単に上記したように、デイレクタ２０0−２０15はシステム１０を二重書込
みモードに置くように構成されている。このような二重書込みモードにおいて、
デイレクタ２０0−２０15はホストコンピュータ１２とデイスクドライブの列１
４の間に転送されるデータのバーストをその中に記憶する。デイレクタの中に記
憶されたデータの各バーストは１メモリサイクル中にこのデイレクタに接続され
た一対のシステムバスの１つに転送され、次のメモリサイクル中に、データの同
じバーストが再び今度はこのデイレクタに接続された一対のシステムバスの内の
他方に送られる。このように同じ記憶されたデータのバーストが、このデイレク
タに接続された一対のシステムバスへ順次に転送される。デイレクタはこの一対
のシステムバスに接続されたメモリ部分１８Ｈ及び１８Ｌの両方を順次に使用可
能にして、このデイレクタに接続された一対のシステムバスのそれぞれに順次に
転送された同じデータバーストを同じアドレス位置に記憶する。例えば、デイレ
クタ２０4を考えると、二重書込みモード中、ホストコンピュータ１２からのデ
ータバーストはこのデイレクタ２０4を通り、このデイレクタ２０4内に記憶され
る。この記憶されたデータバーストはシステムメモリサイクル中、このデータバ
ーストが書込まれる例えばメモリ部分１８Ｌのアドレスと共にシステムバスＢＬ
へ転送される。次のシステムメモリサイクル中に、同じバーストデータがメモリ
部分１８Ｌに記憶するために使用された同じアドレス可能な位置と共にシステム
バスＴＨへ転送される。このようにして、第２メモリサイクル中、同じデータバ
ーストがメモリ部分１８Ｌに記憶されたデータバーストと同じアドレス可能な位
置のメモリ部分１８Ｈ中に記憶される。従って、一対のシステムメモリサイクル
後、データバースト及びこのデータバーストのコピーがメモリ部分１８Ｈ及び１
８Ｌの両方の同じアドレス可能な位置に記憶される。この結果、システムメモリ
１８中に冗長的なデータバーストが記憶される。
みモードに置くように構成されている。このような二重書込みモードにおいて、
デイレクタ２０0−２０15はホストコンピュータ１２とデイスクドライブの列１
４の間に転送されるデータのバーストをその中に記憶する。デイレクタの中に記
憶されたデータの各バーストは１メモリサイクル中にこのデイレクタに接続され
た一対のシステムバスの１つに転送され、次のメモリサイクル中に、データの同
じバーストが再び今度はこのデイレクタに接続された一対のシステムバスの内の
他方に送られる。このように同じ記憶されたデータのバーストが、このデイレク
タに接続された一対のシステムバスへ順次に転送される。デイレクタはこの一対
のシステムバスに接続されたメモリ部分１８Ｈ及び１８Ｌの両方を順次に使用可
能にして、このデイレクタに接続された一対のシステムバスのそれぞれに順次に
転送された同じデータバーストを同じアドレス位置に記憶する。例えば、デイレ
クタ２０4を考えると、二重書込みモード中、ホストコンピュータ１２からのデ
ータバーストはこのデイレクタ２０4を通り、このデイレクタ２０4内に記憶され
る。この記憶されたデータバーストはシステムメモリサイクル中、このデータバ
ーストが書込まれる例えばメモリ部分１８Ｌのアドレスと共にシステムバスＢＬ
へ転送される。次のシステムメモリサイクル中に、同じバーストデータがメモリ
部分１８Ｌに記憶するために使用された同じアドレス可能な位置と共にシステム
バスＴＨへ転送される。このようにして、第２メモリサイクル中、同じデータバ
ーストがメモリ部分１８Ｌに記憶されたデータバーストと同じアドレス可能な位
置のメモリ部分１８Ｈ中に記憶される。従って、一対のシステムメモリサイクル
後、データバースト及びこのデータバーストのコピーがメモリ部分１８Ｈ及び１
８Ｌの両方の同じアドレス可能な位置に記憶される。この結果、システムメモリ
１８中に冗長的なデータバーストが記憶される。
【００１７】 図２にメモリ部分１８Ｈ、１８Ｌの一つ、ここでは部分１８Ｈの一例が示され
ていて、図示するようにバスインターフエイス及びＡＳＩＣ制御ロジックを介し
て上及び底バスに接続した４つのＤＲＡＭ部分の複数を有する。 図３に例として一つの、ここではバックエンドデイレクタ２０0が示されてい
る。それぞれのデイレクタ２０0−２０3及び２０12−２０15のバックエンド部分
は同一の構成を有する。一対の中央処理部分と、ＣＰＵＸ及びＣＰＵＹ、データ
バーストを記憶するための二重ポートランダムアクセスメモリ（ＲＡＭ）部分と
を有し、ＹＣＰＵに接続された二重ポートＲＡＭＹと、ＸＣＰＵに接続された二
重ポートＲＡＭＸと、共有資源（特に図６、７及び８等にフローチャートのいく
つかが示されるプログラムを記憶するためのフラッシュメモリ）と、一対のパッ
クプレーンインターフエイス２２Ｈ、２２Ｌと、一対のデータラッチ２４Ｈ、２
４Ｌと、一対のアドレスラッチ２６Ｈ、２６Ｌと、一対のＩ／Ｏバックプレーン
インターフエイス２８1、２８2と、二重書込み強制高／低制御部分３０（図５と
関連して詳細に説明される）とを図示の構成で有する。Ｘ及びＹＣＰＵ部分はデ
イスクドライブの列１４（図１）に図示のＩ／Ｏバックプレーン部分インターフ
エイス２８1、２８2を経て、Ｉ／Ｏアダプターカード２２0（図１）を介して接
続する。デイレクタは主出力ポートＰ及び２次出力ポートＳを有することに注意
する。上記の共に継続している特許出願に関して詳述されるように、主ポートＰ
はＩ／Ｏバックプレーンインターフエイス２８1とＩ／Ｏバックプレーンインタ
ーフエイス２８2の両方に接続されている。同様に、２次ポートＳはＩ／Ｏバッ
クプレーンインターフエイス２８2と、Ｉ／Ｏバックプレーンインターフエイス
２８1の両方に接続されている。
ていて、図示するようにバスインターフエイス及びＡＳＩＣ制御ロジックを介し
て上及び底バスに接続した４つのＤＲＡＭ部分の複数を有する。 図３に例として一つの、ここではバックエンドデイレクタ２０0が示されてい
る。それぞれのデイレクタ２０0−２０3及び２０12−２０15のバックエンド部分
は同一の構成を有する。一対の中央処理部分と、ＣＰＵＸ及びＣＰＵＹ、データ
バーストを記憶するための二重ポートランダムアクセスメモリ（ＲＡＭ）部分と
を有し、ＹＣＰＵに接続された二重ポートＲＡＭＹと、ＸＣＰＵに接続された二
重ポートＲＡＭＸと、共有資源（特に図６、７及び８等にフローチャートのいく
つかが示されるプログラムを記憶するためのフラッシュメモリ）と、一対のパッ
クプレーンインターフエイス２２Ｈ、２２Ｌと、一対のデータラッチ２４Ｈ、２
４Ｌと、一対のアドレスラッチ２６Ｈ、２６Ｌと、一対のＩ／Ｏバックプレーン
インターフエイス２８1、２８2と、二重書込み強制高／低制御部分３０（図５と
関連して詳細に説明される）とを図示の構成で有する。Ｘ及びＹＣＰＵ部分はデ
イスクドライブの列１４（図１）に図示のＩ／Ｏバックプレーン部分インターフ
エイス２８1、２８2を経て、Ｉ／Ｏアダプターカード２２0（図１）を介して接
続する。デイレクタは主出力ポートＰ及び２次出力ポートＳを有することに注意
する。上記の共に継続している特許出願に関して詳述されるように、主ポートＰ
はＩ／Ｏバックプレーンインターフエイス２８1とＩ／Ｏバックプレーンインタ
ーフエイス２８2の両方に接続されている。同様に、２次ポートＳはＩ／Ｏバッ
クプレーンインターフエイス２８2と、Ｉ／Ｏバックプレーンインターフエイス
２８1の両方に接続されている。
【００１８】 デイレクタ２０0の二重ポートＲＡＭ部分は（１）データラッチ２４Ｈ及びバ
ックプレーン部分インターフエイス２２Ｈを介して高アドレスメモリバス、ここ
ではＢＨに、そして（２）データラッチ２４Ｌ及びバックプレーン部分インター
フエイス２２Ｌを介して低アドレスメモリバス、ここではＴＬに図示の様に接続
している。データ（すなわち、データバースト）は、データラッチ２４Ｈ、２４
Ｌにそれぞれ線３２Ｈ、３２Ｌ上で二重書込み強制高／低制御部分３０からそこ
へ供給されるラッチ信号に応答して記憶される。上記したように、二重書込み／
強制メモリ高／低制御部分３０は、図５と関連して詳細に説明される。ここでは
、この部分３０は、（ｉ）システム１０へ供給される二重書込みモード命令に応
答して二重書込みバスＤＷ上にグローバル二重書込み割込み（ＧＬＢ＿ＤＷ）を
供給し、（ｉｉ）デイレクタの別の１つにより二重書込みバスＤＷ上に発生され
たグローバル二重書込み割込み（ＧＬＢ＿ＤＷ）を受け取り、そして（ｉｉｉ）
二重書込みバスＤＷ上で受信したグローバル二重書込み割込み（ＧＬＢ＿ＤＷ）
に応答して、（それが発生した又は他のデイレクタのいずれか一つが発生したＧ
ＬＢ＿ＤＷのいずれか）、二重ポートＲＡＭに記憶されているデータバーストを
このデイレクタに接続されたシステムバスＢＨ、ＴＬの両方の同じアドレス可能
位置に順次に置く。ここで上記したように、二重ポートＲＡＭ中に記憶されてい
るデータバーストを同じアドレス可能な位置でシステムバスＢＨ及びＴＬの両方
に順次に置く。システム１０が二重書込みモード命令を供給されていない時（す
なわち、システム１０が非二重書込みモードにある）、部分３０は二重ポートＲ
ＡＭのバーストデータを、２つのシステムバスの一つ、ここではＢＨ又はＴＬの
いずれかに異なるアドレス位置で置くように構成されていることに注意する。さ
らに、もしシステム１０が二重書込みモードに置かれると、この部分３０は複数
のデイレクタ２０0−２０15のそれぞれがリセットされる時に、システム１０を
非二重書込みモードにするように供給されるリセット条件に応答して非二重書込
みモードに復帰するように構成されている。上記したように、さらにデイレクタ
２０0−２０15のそれぞれはデイレクタとメモリ部分１８Ｈ及び１８Ｌの間のデ
ータ転送中の故障を検出するように構成されている。デイレクタと１つのメモリ
部分１８Ｈ、１８Ｌの間に検出された故障に応答して、デイレクタのそれぞれは
デイレクタと他のメモリとの間のその後のデータ転送を強制するように構成され
ている。このようにして、バスＴＬ及びＢＨに接続されているデイレクタ２０4
を考えると、もしこのデイレクタがそこに記憶されているデータのバーストをバ
スＢＨを介してメモリ部分１８Ｈに転送すべきもので、そしてもしこの転送に故
障がメモリ部分１８Ｈ又はデイレクタ２０4内のＥＤＡＣ又は「タイムアウト」
回路により検出されると、システム１０はこのデイレクタ２０4により強制高／
低モードに置かれる。より詳細には、この例においては、デイレクタ２０4がバ
ーストデータの全ての転送をそこに接続されている他のメモリへ、ここではメモ
リ部分１８Ｌへ故障が修理されるまでバスＴＬを介して強制する。
ックプレーン部分インターフエイス２２Ｈを介して高アドレスメモリバス、ここ
ではＢＨに、そして（２）データラッチ２４Ｌ及びバックプレーン部分インター
フエイス２２Ｌを介して低アドレスメモリバス、ここではＴＬに図示の様に接続
している。データ（すなわち、データバースト）は、データラッチ２４Ｈ、２４
Ｌにそれぞれ線３２Ｈ、３２Ｌ上で二重書込み強制高／低制御部分３０からそこ
へ供給されるラッチ信号に応答して記憶される。上記したように、二重書込み／
強制メモリ高／低制御部分３０は、図５と関連して詳細に説明される。ここでは
、この部分３０は、（ｉ）システム１０へ供給される二重書込みモード命令に応
答して二重書込みバスＤＷ上にグローバル二重書込み割込み（ＧＬＢ＿ＤＷ）を
供給し、（ｉｉ）デイレクタの別の１つにより二重書込みバスＤＷ上に発生され
たグローバル二重書込み割込み（ＧＬＢ＿ＤＷ）を受け取り、そして（ｉｉｉ）
二重書込みバスＤＷ上で受信したグローバル二重書込み割込み（ＧＬＢ＿ＤＷ）
に応答して、（それが発生した又は他のデイレクタのいずれか一つが発生したＧ
ＬＢ＿ＤＷのいずれか）、二重ポートＲＡＭに記憶されているデータバーストを
このデイレクタに接続されたシステムバスＢＨ、ＴＬの両方の同じアドレス可能
位置に順次に置く。ここで上記したように、二重ポートＲＡＭ中に記憶されてい
るデータバーストを同じアドレス可能な位置でシステムバスＢＨ及びＴＬの両方
に順次に置く。システム１０が二重書込みモード命令を供給されていない時（す
なわち、システム１０が非二重書込みモードにある）、部分３０は二重ポートＲ
ＡＭのバーストデータを、２つのシステムバスの一つ、ここではＢＨ又はＴＬの
いずれかに異なるアドレス位置で置くように構成されていることに注意する。さ
らに、もしシステム１０が二重書込みモードに置かれると、この部分３０は複数
のデイレクタ２０0−２０15のそれぞれがリセットされる時に、システム１０を
非二重書込みモードにするように供給されるリセット条件に応答して非二重書込
みモードに復帰するように構成されている。上記したように、さらにデイレクタ
２０0−２０15のそれぞれはデイレクタとメモリ部分１８Ｈ及び１８Ｌの間のデ
ータ転送中の故障を検出するように構成されている。デイレクタと１つのメモリ
部分１８Ｈ、１８Ｌの間に検出された故障に応答して、デイレクタのそれぞれは
デイレクタと他のメモリとの間のその後のデータ転送を強制するように構成され
ている。このようにして、バスＴＬ及びＢＨに接続されているデイレクタ２０4
を考えると、もしこのデイレクタがそこに記憶されているデータのバーストをバ
スＢＨを介してメモリ部分１８Ｈに転送すべきもので、そしてもしこの転送に故
障がメモリ部分１８Ｈ又はデイレクタ２０4内のＥＤＡＣ又は「タイムアウト」
回路により検出されると、システム１０はこのデイレクタ２０4により強制高／
低モードに置かれる。より詳細には、この例においては、デイレクタ２０4がバ
ーストデータの全ての転送をそこに接続されている他のメモリへ、ここではメモ
リ部分１８Ｌへ故障が修理されるまでバスＴＬを介して強制する。
【００１９】 さらに詳細には、二重書込みモードにおいて、ラッチ可能信号が制御部３０に
より順次に線３２Ｈ及び３２Ｌ上に発生される。すなわち、１メモリサイクル中
にラッチ可能信号が例えば線３２Ｈ上で発生され、そして次のメモリサイクル中
にこの例ではラッチ可能信号が線３２Ｌ上に発生される。このラッチ可能信号に
応答して、二重ポートＲＡＭ内のデータバーストがこの例では順次にデータラッ
チ２４Ｈ及び２４Ｌ内にそれぞれ記憶される。さらに、二重書込みモードにおい
て、線３２Ｈ、３２Ｌ上のラッチ信号はバス３４Ｘ又はバス３４Ｙいずれか上の
共通アドレスをアドレスラッチ２４Ｈ又は２４Ｌいずれかにラッチする。ラッチ
２６Ｈ又は２６Ｌ内にラッチされたアドレスはデータバーストが記憶されるべき
システムメモリ１８内の同じアドレス位置を提供する。二重ポートＲＡＭからの
データバーストがデータラッチ２４Ｈにラッチされ、このラッチされたデータバ
ーストのためのアドレスが線３２Ｈ上のラッチ可能信号により１メモリサイクル
中にアドレスラッチ２６Ｈ中にラッチされ、このラッチされたデータバーストが
そのアドレスと共にバックプレーンインターフエイス３２Ｈを介してこの例では
高アドレスメモリシステムバスＢＨに送られる。同様に、この例では次のメモリ
サイクル中に、二重ポートＲＡＭからの同じデータバーストがデータラッチ２４
Ｌにラッチされ、このラッチされたデータバーストのためのアドレスが線３２Ｌ
上のラッチ可能信号により１メモリサイクル中にアドレスラッチ２６Ｌ中にラッ
チされ、このラッチされたデータバーストがそのアドレスと共にバックプレーン
インターフエイス３２Ｌを介してこの例では低アドレスメモリシステムバスＴＬ
に送られる。このようにして、二重ポートＲＡＭからシステムメモリ１８上へ記
憶するために転送されるデータバーストはここでは最初にバスＢＨ上に、１メモ
リサイクル中に例えばデータラッチ２４Ｈ及びバックプレーンインターフエイス
２２Ｈを介して置かれ、そして次のメモリサイクル中にバスＴＬ上にデータラッ
チ２４Ｌ及びバックプレーンインターフエイス２２Ｌを介して置かれる。
より順次に線３２Ｈ及び３２Ｌ上に発生される。すなわち、１メモリサイクル中
にラッチ可能信号が例えば線３２Ｈ上で発生され、そして次のメモリサイクル中
にこの例ではラッチ可能信号が線３２Ｌ上に発生される。このラッチ可能信号に
応答して、二重ポートＲＡＭ内のデータバーストがこの例では順次にデータラッ
チ２４Ｈ及び２４Ｌ内にそれぞれ記憶される。さらに、二重書込みモードにおい
て、線３２Ｈ、３２Ｌ上のラッチ信号はバス３４Ｘ又はバス３４Ｙいずれか上の
共通アドレスをアドレスラッチ２４Ｈ又は２４Ｌいずれかにラッチする。ラッチ
２６Ｈ又は２６Ｌ内にラッチされたアドレスはデータバーストが記憶されるべき
システムメモリ１８内の同じアドレス位置を提供する。二重ポートＲＡＭからの
データバーストがデータラッチ２４Ｈにラッチされ、このラッチされたデータバ
ーストのためのアドレスが線３２Ｈ上のラッチ可能信号により１メモリサイクル
中にアドレスラッチ２６Ｈ中にラッチされ、このラッチされたデータバーストが
そのアドレスと共にバックプレーンインターフエイス３２Ｈを介してこの例では
高アドレスメモリシステムバスＢＨに送られる。同様に、この例では次のメモリ
サイクル中に、二重ポートＲＡＭからの同じデータバーストがデータラッチ２４
Ｌにラッチされ、このラッチされたデータバーストのためのアドレスが線３２Ｌ
上のラッチ可能信号により１メモリサイクル中にアドレスラッチ２６Ｌ中にラッ
チされ、このラッチされたデータバーストがそのアドレスと共にバックプレーン
インターフエイス３２Ｌを介してこの例では低アドレスメモリシステムバスＴＬ
に送られる。このようにして、二重ポートＲＡＭからシステムメモリ１８上へ記
憶するために転送されるデータバーストはここでは最初にバスＢＨ上に、１メモ
リサイクル中に例えばデータラッチ２４Ｈ及びバックプレーンインターフエイス
２２Ｈを介して置かれ、そして次のメモリサイクル中にバスＴＬ上にデータラッ
チ２４Ｌ及びバックプレーンインターフエイス２２Ｌを介して置かれる。
【００２０】 デイレクタ２０4−２０11のフロントエンド部分のそれぞれは、同一の構成を
有し、図３に関して説明されたバックエンドデイレクタと実質的に同じである。
従って、図４に１つの例示としてデイレクタ２０4を詳細に示し、同じ部分には
図３に使用されているのと同じ番号を付す。従って、例示的なフロントエンドデ
イレクタ２０4は一対の中央処理部分（すなわち、ＣＰＵＸ及びＣＰＵＹ）と、
ＹＣＰＵに結合した二重ポートＲＡＭＹ及びＸＣＰＵに結合した二重ポートＲＡ
ＭＸを含む二重ポートランダムアクセスメモリ（ＲＡＭ）部分と、共有資源（フ
ラッシュメモリ等）と、一対のバックプレーンインターフエイス２２Ｈ、２２Ｌ
と、一対のデータラッチ２４Ｈ、２４Ｌと、一対のアドレスラッチ２６Ｈ、２６
Ｌ、一対のＩ／Ｏバックプレーンインターフエイス２８1、２８2と、二重書込み
強制高／低制御部分３０（図５と関連して詳細に説明される）とを図示の構成で
含む。Ｘ及びＹＣＰＵ部分はホストコンピュータ１２（図１）に図示するように
Ｉ／Ｏバックプレーンインターフエイス２８1、２８2を介してＩ／Ｏアダプター
カード２２4（図１）を経て接続する。
有し、図３に関して説明されたバックエンドデイレクタと実質的に同じである。
従って、図４に１つの例示としてデイレクタ２０4を詳細に示し、同じ部分には
図３に使用されているのと同じ番号を付す。従って、例示的なフロントエンドデ
イレクタ２０4は一対の中央処理部分（すなわち、ＣＰＵＸ及びＣＰＵＹ）と、
ＹＣＰＵに結合した二重ポートＲＡＭＹ及びＸＣＰＵに結合した二重ポートＲＡ
ＭＸを含む二重ポートランダムアクセスメモリ（ＲＡＭ）部分と、共有資源（フ
ラッシュメモリ等）と、一対のバックプレーンインターフエイス２２Ｈ、２２Ｌ
と、一対のデータラッチ２４Ｈ、２４Ｌと、一対のアドレスラッチ２６Ｈ、２６
Ｌ、一対のＩ／Ｏバックプレーンインターフエイス２８1、２８2と、二重書込み
強制高／低制御部分３０（図５と関連して詳細に説明される）とを図示の構成で
含む。Ｘ及びＹＣＰＵ部分はホストコンピュータ１２（図１）に図示するように
Ｉ／Ｏバックプレーンインターフエイス２８1、２８2を介してＩ／Ｏアダプター
カード２２4（図１）を経て接続する。
【００２１】 リヤエンドデイレクタと同じく、二重ポートＲＡＭ部分は、（１）ラッチ２４
Ｈ及びバックプレーン部分インターフエイス２２Ｈを介して高アドレスメモリバ
ス、ここではＴＨ、及び（２）データラッチ２４Ｌ及びバックプレーン部分イン
ターフエイス２２Ｌを介して底低アドレスメモリバス、ここではＢＬ、に接続し
ている。データ（すなわち、データバースト）はデータラッチ２４Ｈ、２４Ｌへ
二重書込み強制高／低制御部分３０から線３２Ｈ、３２Ｌ上にそれぞれ供給され
るラッチ信号に応答して記憶される。上記したように、部分３０は、（ｉ）シス
テム１０に供給される二重書込みモード命令に応答して二重書込みバスＤＷ上に
グローバル二重書込み割込み（ＧＬＢ＿ＤＷ）を供給し、（ｉｉ）二重書込みバ
スＤＷ上にデイレクタのいずれかひとつにより発生されたグローバル二重書き込
み割込み（ＧＬＢ＿ＤＷ）を受取り、そして（ｉｉｉ）二重書込みバスＤＷ上に
受信されたグローバル二重書込み割込み（ＧＬＢ＿ＤＷ）に応答して（それが発
生したまたは他のデイレクタのいずれかが発生したＧＬＢ＿ＤＷのいずれか）、
順次に二重ポートＲＡＭに記憶されているデータバーストをこのデイレクタに接
続されているシステムバスの両方に同じアドレス位置で置く、ように構成されて
いる。ここで、二重ポートＲＡＭ内に記憶されているデータバーストをシステム
バスＴＨ及びＢＬの同じアドレス可能な位置に順次に置く。さらに、もしシステ
ム１０が二重書込みモードに置かれていると、この部分３０は複数のデイレクタ
２０0−２０15のそれぞれがシステム１０に供給される非二重モードへのリセッ
ト条件に応答してリセットされる時に非二重書込みモードに復帰するように構成
されている。さらに上記したように、デイレクタ２０0−２０15のそれぞれはデ
イレタとメモリ１８Ｈ及び１８Ｌの間のデータ転送中の故障を発見するように構
成されている。デイレクタとメモリ部分１８Ｈ、１８Ｌの一つの間の検出された
故障に応答して、デイレクタのそれぞれはデイレクタとメモリ部分の他の一つと
の間にその後のデータ転送を強制するように構成されている。
Ｈ及びバックプレーン部分インターフエイス２２Ｈを介して高アドレスメモリバ
ス、ここではＴＨ、及び（２）データラッチ２４Ｌ及びバックプレーン部分イン
ターフエイス２２Ｌを介して底低アドレスメモリバス、ここではＢＬ、に接続し
ている。データ（すなわち、データバースト）はデータラッチ２４Ｈ、２４Ｌへ
二重書込み強制高／低制御部分３０から線３２Ｈ、３２Ｌ上にそれぞれ供給され
るラッチ信号に応答して記憶される。上記したように、部分３０は、（ｉ）シス
テム１０に供給される二重書込みモード命令に応答して二重書込みバスＤＷ上に
グローバル二重書込み割込み（ＧＬＢ＿ＤＷ）を供給し、（ｉｉ）二重書込みバ
スＤＷ上にデイレクタのいずれかひとつにより発生されたグローバル二重書き込
み割込み（ＧＬＢ＿ＤＷ）を受取り、そして（ｉｉｉ）二重書込みバスＤＷ上に
受信されたグローバル二重書込み割込み（ＧＬＢ＿ＤＷ）に応答して（それが発
生したまたは他のデイレクタのいずれかが発生したＧＬＢ＿ＤＷのいずれか）、
順次に二重ポートＲＡＭに記憶されているデータバーストをこのデイレクタに接
続されているシステムバスの両方に同じアドレス位置で置く、ように構成されて
いる。ここで、二重ポートＲＡＭ内に記憶されているデータバーストをシステム
バスＴＨ及びＢＬの同じアドレス可能な位置に順次に置く。さらに、もしシステ
ム１０が二重書込みモードに置かれていると、この部分３０は複数のデイレクタ
２０0−２０15のそれぞれがシステム１０に供給される非二重モードへのリセッ
ト条件に応答してリセットされる時に非二重書込みモードに復帰するように構成
されている。さらに上記したように、デイレクタ２０0−２０15のそれぞれはデ
イレタとメモリ１８Ｈ及び１８Ｌの間のデータ転送中の故障を発見するように構
成されている。デイレクタとメモリ部分１８Ｈ、１８Ｌの一つの間の検出された
故障に応答して、デイレクタのそれぞれはデイレクタとメモリ部分の他の一つと
の間にその後のデータ転送を強制するように構成されている。
【００２２】 図５を参照すると、二重書込み／強制高／低制御部分３０が示されており、こ
の制御部分３０を持つデイレクタのＸＣＰＵ及びＹＣＰＵ部分にそれぞれ接続さ
れた一対の二重書込み割込みコントローラ４０X、４０Yを有する。コントローラ
４０X、４０Yのそれぞれは同じ構成を有し、そして（ｉ）システム１０（図１）
に供給される二重書込みモード命令に応答して、それぞれグローバル二重書込み
割込みＹＧＬＢ＿ＤＷ、ＸＧＬＢ＿ＤＷを提供し、そして（ｉｉ）制御部分３０
を有するデイレクタ又は他のデイレクタのいずれかにより、二重書込みバスＤＷ
上に発生された二重書込み割込みＤＷ＿ＩＮＴを受取るように構成されている。
ＸＧＬＢ＿ＤＷ及びＹＧＬＢ＿ＤＷ信号、ここではそれぞれ２ビット信号、はＯ
Ｒゲート４２に供給される。ＯＲゲート４２の出力はＧＴＬドライバーに供給さ
れる２ビット信号ＧＬＢ＿ＤＷ＿ＯＵＴである。ＧＴＬドライバの出力はグロー
バル二重書込み信号ＧＬＢ＿ＤＷであり、二重書込みバスＤＷを介して他のデイ
レクタへ供給される。このデイレクタは一対の二重書込み割込みコントローラ４
０X、４０Yに対して信号ＤＷ＿ＩＮＴを発生するＧＴＬ受信器を介してＧＬＢ＿
ＤＷ信号を発生する。
の制御部分３０を持つデイレクタのＸＣＰＵ及びＹＣＰＵ部分にそれぞれ接続さ
れた一対の二重書込み割込みコントローラ４０X、４０Yを有する。コントローラ
４０X、４０Yのそれぞれは同じ構成を有し、そして（ｉ）システム１０（図１）
に供給される二重書込みモード命令に応答して、それぞれグローバル二重書込み
割込みＹＧＬＢ＿ＤＷ、ＸＧＬＢ＿ＤＷを提供し、そして（ｉｉ）制御部分３０
を有するデイレクタ又は他のデイレクタのいずれかにより、二重書込みバスＤＷ
上に発生された二重書込み割込みＤＷ＿ＩＮＴを受取るように構成されている。
ＸＧＬＢ＿ＤＷ及びＹＧＬＢ＿ＤＷ信号、ここではそれぞれ２ビット信号、はＯ
Ｒゲート４２に供給される。ＯＲゲート４２の出力はＧＴＬドライバーに供給さ
れる２ビット信号ＧＬＢ＿ＤＷ＿ＯＵＴである。ＧＴＬドライバの出力はグロー
バル二重書込み信号ＧＬＢ＿ＤＷであり、二重書込みバスＤＷを介して他のデイ
レクタへ供給される。このデイレクタは一対の二重書込み割込みコントローラ４
０X、４０Yに対して信号ＤＷ＿ＩＮＴを発生するＧＴＬ受信器を介してＧＬＢ＿
ＤＷ信号を発生する。
【００２３】 二重書込み／強制高／低制御部分３０は、図示のようにそれぞれＸ及びＹ割込
みコントローラ４０X、４０Yに接続した一対のアドレスゲートアレイ４６X、４
６Yを含む。一対のアドレスゲートアレイ４６X、４６Yは、二重ポートＲＡＭに
記憶されたデータバーストのためのシステムメモリ１８のアドレスを提供する。
これは二重書込みモード中に、上記した各データバーストについての共通アドレ
スである。アドレスゲートアレイ５６X、及び６４Yの出力はロジック部分５０に
供給される。ロジック部分５０は、線２３Ｈ、３２Ｌ上にラッチ信号を発生し、
ＤＲＡＭ部分に対してＸ及びＹＤＲＡＭ制御信号（例えば読出し／書込み／アド
レス）を発生する。コントローラ４０X、４０Yは二重ポートＤＲＡＭ部分（図３
及び４）からそれぞれバス３４X及び３４Y上のデータラッチ２４Ｈ、２４Ｌへ接
続されるデータバーストのためのアドレスを供給する。このようにして、一対の
アドレスゲートアレイ４６X及び４６Yによりバス３４X及び３４Y上に供給された
アドレスは、上記したように図３及び４に示すようにアドレスラッチ２６Ｈ、２
６Ｌに供給される。バス３４X及び３４Yのアドレスは、線３２Ｈ及び３２Ｌ上の
ラッチ信号に従って選択的にアドレスラッチ２６Ｈ及び２６Ｌに選択的にラッチ
されることに注意する。
みコントローラ４０X、４０Yに接続した一対のアドレスゲートアレイ４６X、４
６Yを含む。一対のアドレスゲートアレイ４６X、４６Yは、二重ポートＲＡＭに
記憶されたデータバーストのためのシステムメモリ１８のアドレスを提供する。
これは二重書込みモード中に、上記した各データバーストについての共通アドレ
スである。アドレスゲートアレイ５６X、及び６４Yの出力はロジック部分５０に
供給される。ロジック部分５０は、線２３Ｈ、３２Ｌ上にラッチ信号を発生し、
ＤＲＡＭ部分に対してＸ及びＹＤＲＡＭ制御信号（例えば読出し／書込み／アド
レス）を発生する。コントローラ４０X、４０Yは二重ポートＤＲＡＭ部分（図３
及び４）からそれぞれバス３４X及び３４Y上のデータラッチ２４Ｈ、２４Ｌへ接
続されるデータバーストのためのアドレスを供給する。このようにして、一対の
アドレスゲートアレイ４６X及び４６Yによりバス３４X及び３４Y上に供給された
アドレスは、上記したように図３及び４に示すようにアドレスラッチ２６Ｈ、２
６Ｌに供給される。バス３４X及び３４Yのアドレスは、線３２Ｈ及び３２Ｌ上の
ラッチ信号に従って選択的にアドレスラッチ２６Ｈ及び２６Ｌに選択的にラッチ
されることに注意する。
【００２４】 より詳細には、上記したように二重書込みモード中、二重ポートＲＡＭ部分の
バーストデータはデータラッチ２４Ｈ及び２４Ｌ内に順次に置かれる。二重書込
みモード中、例えは、データバーストがデータラッチ２４Ｈ内にラッチされる時
、このデータのアドレスはアドレスラッチ２６Ｈ内にラッチされることに注意す
べきである。さらに、次のシステムメモリサイクル中、ラッチ２６Ｌ内にデータ
がラッチされる時、前のメモリサイクル中にアドレスラッチ２６Ｈ中にラッチさ
れた同じアドレスがアドレスラッチ２６Ｌ内にラッチされる。非二重書込みモー
ド中、アドレスラッチ２６Ｈ及び２６Ｌ中にラッチされたアドレスは引き続くメ
モリサイクル中、互いに独立している。
バーストデータはデータラッチ２４Ｈ及び２４Ｌ内に順次に置かれる。二重書込
みモード中、例えは、データバーストがデータラッチ２４Ｈ内にラッチされる時
、このデータのアドレスはアドレスラッチ２６Ｈ内にラッチされることに注意す
べきである。さらに、次のシステムメモリサイクル中、ラッチ２６Ｌ内にデータ
がラッチされる時、前のメモリサイクル中にアドレスラッチ２６Ｈ中にラッチさ
れた同じアドレスがアドレスラッチ２６Ｌ内にラッチされる。非二重書込みモー
ド中、アドレスラッチ２６Ｈ及び２６Ｌ中にラッチされたアドレスは引き続くメ
モリサイクル中、互いに独立している。
【００２５】 図６を参照すると、デイレクタ２０0−２０15に記憶されたプログラムのフロ
ーチャートが示されている。このプログラムはシステム１０（図１）を二重書込
みモードへ置くように構成されている。従って、電力投入時において（ステップ
６００）、システム１０は高アドレスメモリ部分１８Ｈと低アドレスメモリ部分
１８Ｌの間にシステムメモリ１８容量のバランスがあるかどうかを決定するため
に検査される（すなわち、部分はメモリ容量バランスを有する）。もし、非バラ
ンスが検出されると（ステップ６０２）、システム１０はユーザにより電源が落
とされる（ステップ６０４）。そして、追加のメモリ容量がメモリ容量不足の部
分１８Ｌ又は１８Ｈの一つに追加される。
ーチャートが示されている。このプログラムはシステム１０（図１）を二重書込
みモードへ置くように構成されている。従って、電力投入時において（ステップ
６００）、システム１０は高アドレスメモリ部分１８Ｈと低アドレスメモリ部分
１８Ｌの間にシステムメモリ１８容量のバランスがあるかどうかを決定するため
に検査される（すなわち、部分はメモリ容量バランスを有する）。もし、非バラ
ンスが検出されると（ステップ６０２）、システム１０はユーザにより電源が落
とされる（ステップ６０４）。そして、追加のメモリ容量がメモリ容量不足の部
分１８Ｌ又は１８Ｈの一つに追加される。
【００２６】 システムメモリ１８のバランスが検出された後、所望ならばユーザは二重書込
みモード動作を選択する。このモードはユーザがシステムメモリ１８内に冗長デ
ータを有すること、すなわち、各メモリ部分１８Ｌ及び１８Ｈ中に同じデータバ
ースト、を望む時に選択される。従って、メモリ部分１８Ｈ又は１８Ｌの一つに
故障が生じて、データが正しくホストコンピュータ１２又はデイスクドライブの
列１４（図１）とこのメモリ部分の一つとの間に転送されない場合、メモリ部分
１８Ｈ、１８Ｌの他の一つ内に転送されたデータの同じバーストが利用可能であ
る。二重書込みモードでシステムを正しく動作するために、デイレクタ２０0−
２０15のそれぞれは、システム１０が二重書込みモードに置かれていることを知
る必要がある。ここで、デイレクタ２０0−２０15のいずれか一つがユーザがシ
ステムを二重書込みモードに置いていることを知ると、信号がこのデイレクタ内
の両Ｘ及びＹＣＰＵへ送られる（ステップ６０６）。この信号に応答して、第１
のその後のシステムクロックパルスにおいて、Ｘ及びＹ割込み制御部分４０X、
４０Yは状態機械レジスタ（図示しない）をその２ビットの内の１つを初期、リ
セット、論理０状態から論理１へ変化させる。もしこの割り込みが存在すると次
のシステムクロックパルスにおいて、Ｘ及びＹ割込み制御部分４０Ｘ及び４０Ｙ
の両方の状態機械レジスタはその第二ビットを初期論理０状態から論理１状態へ
変化させる。従って、二重書込み要求が存在する時の２システムクロックパルス
後に、両Ｘ及びＹ割込み制御部分４０X及び４０Yの状態機械レジスタはそれぞれ
両バスＸＧＬＢ＿ＤＷ*及びＹＧＬＢ＿ＤＷ*上に２進値００論理状態を発生する
。（図５において、星印（*）で示される論理はここでは「アクテイブ」低論理
である）。この論理００条件がバスＸＧＬＢ＿ＤＷ*及びＹＧＬＢ＿ＤＷ*上に発
生される時のみ、ＯＲゲート４２はバスＧＬＢ＿ＤＷ*上に論理００状態を発生
する（ステップ６０８、６１０、６１２）。再び「アクテイブ低」論理にある（
ステップ６０６）。バスＧＬＢ＿ＤＷ*上の論理００状態が、ＧＴＬドライバを
経由して、グローバル二重書込み信号、ＧＬＢ＿ＤＢ*、として二重書込みバス
ＤＷ（図５）へ、そして図５に示すようにＧＴＬ受信器を経由してＸ及びＹ割込
み制御部分４０X及び４０Yに戻る。ＧＬＢ＿ＤＢ*信号は、このデイレクタ及び
全ての他のデイレクタに二重書込みモードが要求されたことを指示する。すなわ
ち、ＧＬＢ＿ＤＢ*信号は二重書込みバスＤＷ上に主張される（ステップ６１４
、図６）。上記したように、二重書込み時にＧＬＢ＿ＤＢ*、１１論理信号が割
込みを発している１つのデイレクタ２０0−２０15及び全ての他のデイレクタ２
０0−２０15へ供給される。デイレクタ２０0−２０15のそれぞれはそのＸ及びＹ
割込み制御部４０X及び４０Y内の状態機械レジスタが論理００状態にあるかどう
かを決定する。割込みを発生している一つのデイレクタ２０0−２０15がその状
態機械レジスタに００論理状態を有する時、割込みを発生している他の一つのデ
イレクタ２０0−２０15はその状態機械レジスタが論理００状態に置かれる前に
、２システムクロックパルスを待たなければならない（ステップ６１３）。一旦
、全てのデイレクタ２０0−２０15が二重書込みモードになると、ソフトウエア
状態（ステップ６１５）により指示されるように、割込み制御部分４０X及び４
０Yはグローバル二重書込みモード信号指示をアドレスゲートアレイコントロー
ラ４６X、４６Yへ送る（図５）（ステップ６１６）。
みモード動作を選択する。このモードはユーザがシステムメモリ１８内に冗長デ
ータを有すること、すなわち、各メモリ部分１８Ｌ及び１８Ｈ中に同じデータバ
ースト、を望む時に選択される。従って、メモリ部分１８Ｈ又は１８Ｌの一つに
故障が生じて、データが正しくホストコンピュータ１２又はデイスクドライブの
列１４（図１）とこのメモリ部分の一つとの間に転送されない場合、メモリ部分
１８Ｈ、１８Ｌの他の一つ内に転送されたデータの同じバーストが利用可能であ
る。二重書込みモードでシステムを正しく動作するために、デイレクタ２０0−
２０15のそれぞれは、システム１０が二重書込みモードに置かれていることを知
る必要がある。ここで、デイレクタ２０0−２０15のいずれか一つがユーザがシ
ステムを二重書込みモードに置いていることを知ると、信号がこのデイレクタ内
の両Ｘ及びＹＣＰＵへ送られる（ステップ６０６）。この信号に応答して、第１
のその後のシステムクロックパルスにおいて、Ｘ及びＹ割込み制御部分４０X、
４０Yは状態機械レジスタ（図示しない）をその２ビットの内の１つを初期、リ
セット、論理０状態から論理１へ変化させる。もしこの割り込みが存在すると次
のシステムクロックパルスにおいて、Ｘ及びＹ割込み制御部分４０Ｘ及び４０Ｙ
の両方の状態機械レジスタはその第二ビットを初期論理０状態から論理１状態へ
変化させる。従って、二重書込み要求が存在する時の２システムクロックパルス
後に、両Ｘ及びＹ割込み制御部分４０X及び４０Yの状態機械レジスタはそれぞれ
両バスＸＧＬＢ＿ＤＷ*及びＹＧＬＢ＿ＤＷ*上に２進値００論理状態を発生する
。（図５において、星印（*）で示される論理はここでは「アクテイブ」低論理
である）。この論理００条件がバスＸＧＬＢ＿ＤＷ*及びＹＧＬＢ＿ＤＷ*上に発
生される時のみ、ＯＲゲート４２はバスＧＬＢ＿ＤＷ*上に論理００状態を発生
する（ステップ６０８、６１０、６１２）。再び「アクテイブ低」論理にある（
ステップ６０６）。バスＧＬＢ＿ＤＷ*上の論理００状態が、ＧＴＬドライバを
経由して、グローバル二重書込み信号、ＧＬＢ＿ＤＢ*、として二重書込みバス
ＤＷ（図５）へ、そして図５に示すようにＧＴＬ受信器を経由してＸ及びＹ割込
み制御部分４０X及び４０Yに戻る。ＧＬＢ＿ＤＢ*信号は、このデイレクタ及び
全ての他のデイレクタに二重書込みモードが要求されたことを指示する。すなわ
ち、ＧＬＢ＿ＤＢ*信号は二重書込みバスＤＷ上に主張される（ステップ６１４
、図６）。上記したように、二重書込み時にＧＬＢ＿ＤＢ*、１１論理信号が割
込みを発している１つのデイレクタ２０0−２０15及び全ての他のデイレクタ２
０0−２０15へ供給される。デイレクタ２０0−２０15のそれぞれはそのＸ及びＹ
割込み制御部４０X及び４０Y内の状態機械レジスタが論理００状態にあるかどう
かを決定する。割込みを発生している一つのデイレクタ２０0−２０15がその状
態機械レジスタに００論理状態を有する時、割込みを発生している他の一つのデ
イレクタ２０0−２０15はその状態機械レジスタが論理００状態に置かれる前に
、２システムクロックパルスを待たなければならない（ステップ６１３）。一旦
、全てのデイレクタ２０0−２０15が二重書込みモードになると、ソフトウエア
状態（ステップ６１５）により指示されるように、割込み制御部分４０X及び４
０Yはグローバル二重書込みモード信号指示をアドレスゲートアレイコントロー
ラ４６X、４６Yへ送る（図５）（ステップ６１６）。
【００２７】 図７を参照すると、デイレクタ２０0−２０15に記憶されているプログラムの
フローチャートが示されている。このプログラムはシステム１０（図１）を二重
書込みモードから非二重書込みモードへリセットするように構成されている。二
重書込みをリセットするユーザ命令（すなわち、使用不可）に応答して、ソフト
ウエアは「ターンオフ」グローバル二重書込みルーチン（ステップ７００）に入
る。割込みが、一対のＹ及びＸ割込み制御コントローラ４０X及び４０Yに供給さ
れ（図５、ステップ７０２）、そしてもし２システムクロックパルス後に割込み
が正しければ（ステップ７０４）、二重書込みバスＤＷ上のＧＬＢ＿ＤＷ*信号
が主張されなくなる（ステップ７０６）。二重書込み制御部分３０は二重書込み
バスＤＷ上でワイヤ・オアされているから、全てのコントローラ２０0−２０15
が二重書込みバスＤＷにＧＬＢ＿ＤＷ*信号を供給して、低い、すなわち、非主
張論理状態に全てデイレクタ２０0−２０15がリセット状態に置かれる前にする
ことが必要である。すなわち、二重書込みモードは使用不可にされて、システム
１０は非二重書込みモードに置かれる、ステップ７０８。二重書込みバスＤＷか
らの非主張信号に応答して（すなわち、全てのデイレクタ２０0−２０15が二重
書込みバスＤＷ上に二重書込みモード非主張信号を発生する）、Ｘ及びＹ割込み
コントローラ４０X、４０Yはアドレスゲートアレイコントローラ４６X、４６Yに
システム１０が今は非二重書込みモードにあることを指示する（ステップ７１０
）。
フローチャートが示されている。このプログラムはシステム１０（図１）を二重
書込みモードから非二重書込みモードへリセットするように構成されている。二
重書込みをリセットするユーザ命令（すなわち、使用不可）に応答して、ソフト
ウエアは「ターンオフ」グローバル二重書込みルーチン（ステップ７００）に入
る。割込みが、一対のＹ及びＸ割込み制御コントローラ４０X及び４０Yに供給さ
れ（図５、ステップ７０２）、そしてもし２システムクロックパルス後に割込み
が正しければ（ステップ７０４）、二重書込みバスＤＷ上のＧＬＢ＿ＤＷ*信号
が主張されなくなる（ステップ７０６）。二重書込み制御部分３０は二重書込み
バスＤＷ上でワイヤ・オアされているから、全てのコントローラ２０0−２０15
が二重書込みバスＤＷにＧＬＢ＿ＤＷ*信号を供給して、低い、すなわち、非主
張論理状態に全てデイレクタ２０0−２０15がリセット状態に置かれる前にする
ことが必要である。すなわち、二重書込みモードは使用不可にされて、システム
１０は非二重書込みモードに置かれる、ステップ７０８。二重書込みバスＤＷか
らの非主張信号に応答して（すなわち、全てのデイレクタ２０0−２０15が二重
書込みバスＤＷ上に二重書込みモード非主張信号を発生する）、Ｘ及びＹ割込み
コントローラ４０X、４０Yはアドレスゲートアレイコントローラ４６X、４６Yに
システム１０が今は非二重書込みモードにあることを指示する（ステップ７１０
）。
【００２８】 図８を参照すると、デイレクタ２０0−２０15に記憶されているプログラムの
フローチャートが示されている。このプログラムはシステム１０（図１）を強制
された高／低モードへ置くように構成されている。システム１０が二重書込みモ
ードで通常に動作していると仮定する（ステップ８００）。コントローラはそれ
に報告される故障数又は「タイムアウト」エラーを測定する（ステップ８０２）
。もしデイレクタ２０0−２０15のいずれもが所定数以下のエラー又は「タイム
アウト」をそのデイレクタに報告しないとき、システムは二重書込みモードを続
ける（ステップ８０４、８０６）。一方、デイレクタ２０0−２０15の一つが所
定数以上のエラー又は「タイムアウト」をそのデイレクタに報告するとき、その
デイレクタはシステム１０について強制された高／低モードを開始する（ステッ
プ８０６）。図６（ステップ６０８）及び図７（ステップ７０２）と関連して説
明したように、両Ｘ及びＹ割込み制御部分４０X及び４０Yの状態機械レジスタが
２進値１１論理条件を、故障が高アドレスメモリバス又は低アドレスメモリバス
のどちらかの転送に発生したかに依存して、（ａ）バスＸＧＬＢ＿ＦＯＲ＿ＨＩ * 及びＹＧＬＢ＿ＦＯＲ＿ＨＩ*のどちらも、又は（ｂ）バスＸＧＬＢ＿ＦＯＲ＿
ＬＯ及びＹＧＬＢ＿ＦＯＲ＿ＬＯ*のどちらも、のいずれかのバス上にそれぞ発
生した後（ステップ８１０）。（ここで論理は図５において星印（*）により示
される「アクテイブ」低論理である）。バスＸＧＬＢ＿ＦＯＲ＿ＨＩ*及びＹＧ
ＬＢ＿ＦＯＲ＿ＨＩ*の信号はＮＡＮＤゲート６０ＨＩに供給され、バスＸＧＬ
Ｂ＿ＦＯＲ＿ＬＯ*及びＹＧＬＢ＿ＦＯＲ＿ＬＯ*の信号はＮＡＮＤゲート６０Ｌ
Ｏに供給される。もしバスＸＧＬＢ＿ＦＯＲ＿ＨＩ*及びＹＧＬＢ＿ＦＯＲ＿Ｈ
Ｉ*上のどちらの信号も強制ＨＩバス条件を指示すると（すなわち、低いアドレ
スメモリ部分１８Ｌに過剰な故障又はタイムアウトが存在する）、ＧＬＢ＿ＦＯ
Ｒ＿ＨＩ*信号（「アクティブ」低論理の）がこの信号を発するデイレクタ及び
他のデイレクタ２０0−２０15に対して発生される。同様に、もしどちらのバス
ＸＧＬＢ＿ＦＯＲ＿ＬＯ*及びＹＧＬＢ＿ＦＯＲ＿ＬＯ*上の信号も強制ＬＯバス
条件を指示すると（すなわち、低いアドレスメモリ部分１８Ｈに過剰な故障又は
タイムアウトが存在する）、ＧＬＢ＿ＦＯＲ＿ＨＩ*信号（「アクティブ」低論
理の）がこの信号を発するデイレクタ及び他のデイレクタ２０0−２０15に対し
て発生される（ステップ８１２）。ＮＡＮＤゲート６０ＨＩ及び６０ＬＯは二重
書込みバスＤＷに対してワイヤオアされていることに注意する。またＮＡＮＤゲ
ート６０ＨＩ及び６０ＬＯはそれらの出力を、図示するオープンコレクタドライ
バ６１ＨＩ及び６１ＬＯに供給されるユーザ活性化信号、ＤＩＳ＿ＩＦ*を介し
て使用不可にすることができることに注意する。このように、デイレクタ２０0
−２０15のいずれかが強制高／低割込みを主張する時、割込みが発生される（す
なわち、ＧＬＢ＿ＦＯＲ＿ＬＯ*信号又はＧＬＢ＿ＦＯＲ＿ＨＩ*信号のいずれか
、図５）（ステップ８１４）。デイレクタ２０0−２０15が今、強制高／低モー
ドにあり（すなわち、二重書込みモードが使用不可にされ）、そしてＸ及びＹ割
込みコントローラ４０X及び４０Yは強制高及び／又は強制低条件が選択されてい
るアドレスゲートアレイコントローラ４６X及び４６Yを指示する。そしてアドレ
スゲートアレイコントローラ４６X及び４６YはＹ＿ＴＢＭ＿ＭＥＭ*及びＸ＿Ｔ
Ｂ＿ＭＥＭ*バス上にそれぞれ信号を供給して、これにより論理５０が線３２Ｈ
及び３２Ｌ上にラッチ信号を発生することを可能にし、前者は強制高条件中に発
生され（すなわち、低アドレスメモリ部分１８Ｌについて過剰なエラーまたはタ
イムアウト）、そして後者は強制低条件中に発生される（すなわち、高アドレス
メモリ部分１８Ｈについて過剰なエラーまたはタイムアウト）（ステップ８１６
）。 他の実施例も特許請求の範囲に記載の範囲およびその精神の中である。
フローチャートが示されている。このプログラムはシステム１０（図１）を強制
された高／低モードへ置くように構成されている。システム１０が二重書込みモ
ードで通常に動作していると仮定する（ステップ８００）。コントローラはそれ
に報告される故障数又は「タイムアウト」エラーを測定する（ステップ８０２）
。もしデイレクタ２０0−２０15のいずれもが所定数以下のエラー又は「タイム
アウト」をそのデイレクタに報告しないとき、システムは二重書込みモードを続
ける（ステップ８０４、８０６）。一方、デイレクタ２０0−２０15の一つが所
定数以上のエラー又は「タイムアウト」をそのデイレクタに報告するとき、その
デイレクタはシステム１０について強制された高／低モードを開始する（ステッ
プ８０６）。図６（ステップ６０８）及び図７（ステップ７０２）と関連して説
明したように、両Ｘ及びＹ割込み制御部分４０X及び４０Yの状態機械レジスタが
２進値１１論理条件を、故障が高アドレスメモリバス又は低アドレスメモリバス
のどちらかの転送に発生したかに依存して、（ａ）バスＸＧＬＢ＿ＦＯＲ＿ＨＩ * 及びＹＧＬＢ＿ＦＯＲ＿ＨＩ*のどちらも、又は（ｂ）バスＸＧＬＢ＿ＦＯＲ＿
ＬＯ及びＹＧＬＢ＿ＦＯＲ＿ＬＯ*のどちらも、のいずれかのバス上にそれぞ発
生した後（ステップ８１０）。（ここで論理は図５において星印（*）により示
される「アクテイブ」低論理である）。バスＸＧＬＢ＿ＦＯＲ＿ＨＩ*及びＹＧ
ＬＢ＿ＦＯＲ＿ＨＩ*の信号はＮＡＮＤゲート６０ＨＩに供給され、バスＸＧＬ
Ｂ＿ＦＯＲ＿ＬＯ*及びＹＧＬＢ＿ＦＯＲ＿ＬＯ*の信号はＮＡＮＤゲート６０Ｌ
Ｏに供給される。もしバスＸＧＬＢ＿ＦＯＲ＿ＨＩ*及びＹＧＬＢ＿ＦＯＲ＿Ｈ
Ｉ*上のどちらの信号も強制ＨＩバス条件を指示すると（すなわち、低いアドレ
スメモリ部分１８Ｌに過剰な故障又はタイムアウトが存在する）、ＧＬＢ＿ＦＯ
Ｒ＿ＨＩ*信号（「アクティブ」低論理の）がこの信号を発するデイレクタ及び
他のデイレクタ２０0−２０15に対して発生される。同様に、もしどちらのバス
ＸＧＬＢ＿ＦＯＲ＿ＬＯ*及びＹＧＬＢ＿ＦＯＲ＿ＬＯ*上の信号も強制ＬＯバス
条件を指示すると（すなわち、低いアドレスメモリ部分１８Ｈに過剰な故障又は
タイムアウトが存在する）、ＧＬＢ＿ＦＯＲ＿ＨＩ*信号（「アクティブ」低論
理の）がこの信号を発するデイレクタ及び他のデイレクタ２０0−２０15に対し
て発生される（ステップ８１２）。ＮＡＮＤゲート６０ＨＩ及び６０ＬＯは二重
書込みバスＤＷに対してワイヤオアされていることに注意する。またＮＡＮＤゲ
ート６０ＨＩ及び６０ＬＯはそれらの出力を、図示するオープンコレクタドライ
バ６１ＨＩ及び６１ＬＯに供給されるユーザ活性化信号、ＤＩＳ＿ＩＦ*を介し
て使用不可にすることができることに注意する。このように、デイレクタ２０0
−２０15のいずれかが強制高／低割込みを主張する時、割込みが発生される（す
なわち、ＧＬＢ＿ＦＯＲ＿ＬＯ*信号又はＧＬＢ＿ＦＯＲ＿ＨＩ*信号のいずれか
、図５）（ステップ８１４）。デイレクタ２０0−２０15が今、強制高／低モー
ドにあり（すなわち、二重書込みモードが使用不可にされ）、そしてＸ及びＹ割
込みコントローラ４０X及び４０Yは強制高及び／又は強制低条件が選択されてい
るアドレスゲートアレイコントローラ４６X及び４６Yを指示する。そしてアドレ
スゲートアレイコントローラ４６X及び４６YはＹ＿ＴＢＭ＿ＭＥＭ*及びＸ＿Ｔ
Ｂ＿ＭＥＭ*バス上にそれぞれ信号を供給して、これにより論理５０が線３２Ｈ
及び３２Ｌ上にラッチ信号を発生することを可能にし、前者は強制高条件中に発
生され（すなわち、低アドレスメモリ部分１８Ｌについて過剰なエラーまたはタ
イムアウト）、そして後者は強制低条件中に発生される（すなわち、高アドレス
メモリ部分１８Ｈについて過剰なエラーまたはタイムアウト）（ステップ８１６
）。 他の実施例も特許請求の範囲に記載の範囲およびその精神の中である。
【図１Ａ】 本発明による二重書込みモード又は非二重書込みモードで動作するように構成
されたデータ記憶システムのブロック図
されたデータ記憶システムのブロック図
【図１Ｂ】 本発明による二重書込みモード又は非二重書込みモードで動作するように構成
されたデータ記憶システムのブロック図
されたデータ記憶システムのブロック図
【図２】 図１のシステムに使用されるように構成された例示的なメモリのブロック図
【図３】 本発明によるリアエンドデイレクタで、図１のシステムに使用されるように構
成されたデイレクタのブロック図
成されたデイレクタのブロック図
【図４】 本発明によるフロントエンドデイレクタで、図１のシステムに使用されるよう
に構成されたデイレクタのブロック図
に構成されたデイレクタのブロック図
【図５】 本発明による二重書込み強制高／低コントローラで、図３及び図４のフロント
エンド及びリアエンドデイレクタに使用されるように構成されたデイレクタのブ
ロック図
エンド及びリアエンドデイレクタに使用されるように構成されたデイレクタのブ
ロック図
【図６】 図３及び図４のデイレクタに記憶されたプログラムで、図１のシステムを二重
書込みモードに置くように構成されたフローチャート図
書込みモードに置くように構成されたフローチャート図
【図７】 図３及び図４のデイレクタに記憶されたプログラムで、図１のシステムを二重
書込みモードから非二重書込みモードへリセットするように構成されたフローチ
ャート図
書込みモードから非二重書込みモードへリセットするように構成されたフローチ
ャート図
【図８】 図３及び図４のデイレクタに記憶されたプログラムで、図１のシステムを強制
高／低モードに置くように構成されたフローチャート図
高／低モードに置くように構成されたフローチャート図
１０ データ記憶システム １２ ホストコンピュータ １４ デイスクドライブの列 １６ システムインターフエイス １７ システムバス １８ システムメモリ ２０ デイレクタ ２２ Ｉ／Ｏアダプタカード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 キンネ ジェフリー ストッダード アメリカ合衆国 マサチューセッツ州 02492 ニーダム アルデン ロード 59 Ｆターム(参考） 5B014 EB05 GC07 GC14 GC36 GD05 GD13 GD22 GD23 GD32 HB05 HB15 5B018 GA04 HA04 MA03 NA07 QA15 5B065 BA01 EA02 EA31 5B083 AA05 AA08 BB01 BB03 CC01 CE01 DD09 EE08 【要約の続き】 をその中に記憶し、この記憶されたデータのバーストを 順次に一対のバスに転送し、そして一対のシステムバス に接続されているシステムメモリの両部分を使用可能に して順次一対のシステムバスに転送される同じデータの バーストを同じアドレス可能な位置に書込ませる。
Claims (9)
- 【請求項１】 ホストコンピュータがデイスクドライブの列にインターフエ
イスを介して接続されるデータ記憶システムにおいて、このインターフエイスが
、 一対のシステムメモリ部分を含むシステムメモリであって、メモリ部分のそれ
ぞれは複数のアドレス可能な位置を有し、メモリ部分の内の１つに書き込まれる
データをこのアドレス可能な位置に記憶するシステムメモリと、 一対のシステムメモリ部分に接続されるシステムバスと、 システムバスを介してシステムメモリに接続された複数のデイレクタであって
、ホストコンピュータとデイスクドライブの列との間のデータ転送をこのデータ
がシステムメモリを通過する時に制御するように構成されたデイレクタと、を備
え、 このデイレクタが、システムを二重書込みモードに置くように構成されていて
、このモードにおいて、ホストコンピュータとデイスクドライブの列との間に転
送されるべきデータを記憶し、この記憶されたデータをシステムバスに順次に転
送し、そしてこのシステムバスに接続されたメモリ部分の両方を使用可能にして
その中にシステムバスに順次転送されるデータをアドレス可能な位置の同じ位置
に書込むことを特徴とするデータ記憶システム。 - 【請求項２】 ホストコンピュータがデイスクドライブの列にインターフエ
イスを介して接続されるデータ記憶システムにおいて、このインターフエイスが
、 （ａ）一対のシステムメモリ部分を含むシステムメモリであって、システムメ
モリ部分のそれぞれは複数のアドレス可能な位置を有し、メモリ部分の内の１つ
に書き込まれるデータをこのアドレス可能な位置に記憶するシステムメモリと、 （ｂ）一対のシステムメモリ部分の対応する１つとそれぞれが通信する一対の
システムバスと、 （ｃ）システムバスを介してシステムメモリに接続された複数のデイレクタで
あって、ホストコンピュータとデイスクドライブの列の間のデータ転送をこのデ
ータがシステムメモリを通過する時に制御するように構成されたデイレクタと、
を備え、 （ｄ）このデイレクタが、システムを二重書込みモードに置くように構成され
ていて、このモードにおいて、ホストコンピュータとデイスクドライブの列との
間に転送されるべきデータを記憶し、この記憶されたデータをシステムバスに順
次に転送し、そしてこのシステムバス対に接続されたメモリ部分の両方を使用可
能にしてその中に両方のメモリ部分に記憶するためにシステムバスに順次転送さ
れるデータをアドレス可能な位置の同じ位置に書込むことを特徴とするデータ記
憶システム。 - 【請求項３】 複数のデイレクタに接続された二重書込みモードバスを有し
、このデイレクタのそれぞれが、 （ａ）ホストコンピュータから供給されるデータを記憶するためのデイレクタ
メモリと、 （ｂ）二重書込みコントローラであって、 （ｉ）システムに供給される二重書込みモード命令に応答して二重書込みバ
ス上に二重書き込み割込みを供給し、 （ｉｉ）二重書込みバス上に置かれた二重書込み割込みを受取り、そして （ｉｉｉ）二重書込みバス上に受取られた二重書込み割込みに応答して、順
次にデイレクタメモリ内に記憶されたデータを一対のシステムバスに置いて、両
方のシステムメモリ部分のアドレス可能な位置の同じ位置に記憶させる ように構成された二重書込みコントローラと、 を有する請求項２に記載のシステム。 - 【請求項４】 複数のデイレクタに接続された二重書込みモードバスを有し
、このデイレクタのそれぞれが、 （ａ）ホストコンピュータから供給されるデータを記憶するためのデイレクタ
メモリと、 （ｂ）二重書込みコントローラであって、 （ｉ）システムに供給される二重書込みモード命令に応答して二重書込みバ
ス上に二重書き込み割込みを供給し、 （ｉｉ）二重書込みバス上に置かれた二重書込み割込みを受取り、 （ｉｉｉ）二重書込みバス上に受取られた二重書込み割込みに応答して、順
次にデイレクタメモリ内に記憶されたデータを一対のシステムバスに置いて、両
方のシステムメモリ部分のアドレス可能な位置の同じ位置に記憶させ、少なくと
も１つのシステムバス上で、そして （ｉｖ）複数のデイレクタのそれぞれがシステムに供給されたリセット条件
に応答して非二重書込み条件にリセットされる時に非二重書込み条件に復帰し、
この非二重書込みモード時において、デイレクタメモリ内に記憶されたデータを
一対のシステムバスの選ばれた１つに置いて、システムバス対のこの選ばれた１
つに接続されたシステムメモリ部分の１つにこの記憶されたデータを記憶する ように構成された二重書込みコントローラと、 を有する請求項２に記載のシステム。 - 【請求項５】 デイレクタのそれぞれが、デイレクタとシステムメモリ部分
の１つとの間のデータ転送の故障を検出し、そしてデイレクタとシステムメモリ
部分の１つとの間の検出された故障に応答して、その後のデータ転送をデイレク
タとシステムメモリ部分の他の１つとの間に強制するように構成されている請求
項３に記載のシステム。 - 【請求項６】 ホストコンピュータがデイスクドライブの列にインターフエ
イスを介して接続されるデータ記憶システムにおいて、このインターフエイスが
、 （ａ）一対のシステムメモリ部分を含むシステムメモリであって、システムメ
モリ部分のそれぞれは複数のアドレス可能な位置を有し、メモリ部分の内の１つ
に書き込まれるデータをこのアドレス可能な位置に記憶するシステムメモリと、 （ｂ）一対のシステムメモリ部分の対応する１つとそれぞれが通信する一対の
システムバスと、 （ｃ）システムバスを介してシステムメモリと通信する複数のデイレクタであ
って、ホストコンピュータとデイスクドライブの列との間のデータ転送をこのデ
ータがシステムメモリを通過する時に制御するように構成されたデイレクタと、
を備え、 （ｄ）このデイレクタが、システムを強制システムメモリモードに置くように
構成されていて、このモードにおいて、ホストコンピュータとデイスクドライブ
の列との間に転送されるべきデータを記憶し、そしてこの記憶されたデータをシ
ステムバスの１つに転送することを特徴とするデータ記憶システム。 - 【請求項７】 複数のデイレクタに接続された二重書込みモードバスを有し
、このデイレクタのそれぞれが、 （ａ）ホストコンピュータから供給されるデータを記憶するためのデイレクタ
メモリと、 （ｂ）二重書込みコントローラであって、 （ｉ）システムに供給される二重書込みモード命令に応答して二重書込みバ
ス上に二重書き込み割込みを供給し、 （ｉｉ）二重書込みバス上に置かれた二重書込み割込みを受取り、そして （ｉｉｉ）二重書込みバス上に受取られた二重書込み割込みに応答して、順
次にデイレクタメモリ内に記憶されたデータを一対のシステムバスに置いて、両
方のシステムメモリ部分のアドレス可能な位置の同じ位置に記憶させる ように構成された二重書込みコントローラと、 を有する請求項６に記載のシステム。 - 【請求項８】 複数のデイレクタに接続された二重書込みバスを有し、この
デイレクタのそれぞれが、 （ａ）ホストコンピュータから供給されるデータを記憶するためのデイレクタ
メモリと、 （ｂ）二重書込みコントローラであって、 （ｉ）システムに供給される二重書込みモード命令に応答して二重書込みバ
ス上に二重書き込み割込みを供給し、 （ｉｉ）二重書込みバス上に置かれた二重書込み割込みを受取り、 （ｉｉｉ）二重書込みバス上に受取られた二重書込み割込みに応答して、順
次にデイレクタメモリ内に記憶されたデータを一対のシステムバスに置いて、両
方のシステムメモリ部分のアドレス可能な位置の同じ位置に記憶させる ように構成された二重書込みコントローラと、 を有する請求項６に記載のシステム。 - 【請求項９】 ホストコンピュータがデイスクドライブの列にインターフエ
イスを介して接続されるデータ記憶システムにおいて、このインターフエイスが
、 一対のシステムメモリ部分を含むシステムメモリであって、メモリ部分のそれ
ぞれは複数のアドレス可能な位置を有し、メモリ部分の内の１つに書き込まれる
データをこのアドレス可能な位置に記憶するシステムメモリと、 一対のシステムメモリ部分に接続されるシステムバスと、 システムバスを介してシステムメモリに接続された複数のデイレクタであって
、ホストコンピュータとデイスクドライブの列との間のデータ転送をこのデータ
がシステムメモリを通過する時に制御するように構成されたデイレクタと、を備
え、 このデイレクタが、システムを二重書込みモードに置くように構成されていて
、このモードにおいて、デイレクタがホストコンピュータとデイスクドライブの
列との間に転送されるべきデータのバーストを記憶し、そしてこのデイレクタに
記憶されたデータの各バーストを１メモリサイクル中に一対のシステムバスの１
つに転送し、そして次のメモリサイクル中にデータの同じバーストをこのデイレ
クタに接続された一対のシステムメモリの他の１つに転送し、データの同じ記憶
されたバーストが順次に一対のシステムバスの両方に転送されて両方のメモリ部
分の同じアドレス可能な位置に記録されることを特徴とするデータ記憶システム
。
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