JPH0369138A - 線形配列ウェーハ規模集積回路アーキテクチャ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の背景〕 本発明は配列を相互接続するためのアーキテクチャに関
し、特定的には実質的に同一に形成されたセルのウェー
ハ規模集積配列から線形配列を構成するために該アーキ
テクチャの使用に関する。

集積回路が商業的に導入されてから、集積回路チップの
より小さい領域により多くの回路を配置することが不断
の傾向であった。この傾向の一つの理由は、回路の速さ
を低下させ、雑音を誘導し、また屡々機械的障害に起因
する信頼性問題をもたらすチップ間の接続数を減少させ
ることである。

別の理由は、信号をチップ外へ引出す時に、回路面積を
犠牲にして、ドライバ回路を必要とすることである。更
に経済的斯酌も存在する。即ち、多くのチップから開発
されたシステムは、より少ない（或は理想的には１つの
）チップで実現するよりも高いパッケージ化及び製造費
用を要する。

一方、回路の大きさが増すにつれて、製造欠陥がウェー
ハから使用可能な回路の歩どまりを低下させる傾向があ
る。

従って、集積回路の一層の高密度化に対する要求増加へ
の応答として、超大規模集積回路（ＶＬＳＩ）からウェ
ーハ規模集積回路へと転向しても驚くことはない。ウェ
ーハ規模集積回路はＶＬＳ　Ｉに勝る高密度化の長所を
提供する。

ウェーハ規模集積回路は、ウェーハをそれぞれがシステ
ムの小さい部分を担持するチ・ノブに分割する（従って
個々に実装費を必要とする）のではなく、単一のウェー
ハ上に全システムを組み立てようとするものである。し
かしながら歩どまりが、成功したウェーハ規模集積回路
に反対する一つの問題であった。ウェーハ規模集積技術
を効果的に且つ経済的に使用するために、製造欠陥は打
破しなければならない。

今日、歩どまり問題の解消を目指す多くのつ工−ハ規模
技術が知られている。一つの技（ネテでは、一つのウェ
ーハ上にデイジルシステムの複数の冗長複写を形成し、
各システム内に選択回路を集積する。選択回路は、所望
のディジタルシステムの一つの無欠陥作業バージョンが
得られるように、システムの各複写の部分を相互に結合
して行く。

この技術の例は合衆国特許４，６２１．２０１号に見る
ことができる。

別の、そして本発明が目指している手法は、一つのウェ
ーハ上に実質的に同一の複数の回路即ちセルを形成する
ことを包含する。各セルは１或はそれ以上の機能（例え
ば演算機能及び論理機能の両者或は何れか一方、記憶機
能、或はこれらの及び他の機能の何等かの組合せ）を遂
行するための論理要素を含む。これらのセルを相互接続
するために種々の技術が使用される。

今日周知の接続技術は、（１）製造中に設定されるフユ
ーズ或はスイッチを使用してセルを種々の態様に相互接
続するために（即ち、２Ｄ網、線形配列、樹木形態等を
形成させるために）、セルをスイッチの海内に埋め込む
か、或は（２）クロスパスインチでセルを相互接続して
全てのセル対を接続するかである。これらの種類のウェ
ーハ規模集積回路形成の例は、１９８６年５月のＰｒｏ
ｃ。

ｏｆ　ｔｈｅ　ＩＥＥＥ　７４巻６８４〜６９８ページ
に所載のＷ、Ｒ，ムーアの論文“集積回路歩どまりを向
上させる障害許容技術の精査”　１９８８年６月のＬＥ
ＥＥＪｏｕｒｎａｌ　ｏｆ　５ｏｌｉｄ　５ｔａｔｅ　
Ｃ１ｒｃｕｉｔｓ　２３巻６３９〜６４６に所載のＷ、
チェ７等の論文“欠陥／障害許容再構成可能直列システ
ムを指向するつ玉−ハ規模集積手法”　１９８７年５月
のＰｒｏｃ、ＩＥＥＥ　Ｃｏｎｆｅｒｅｎｃｅ　ｏｎ　
ＶＬＳＩ　ａｎｄ　Ｃｏｍｐｕｔｅｒｓに所載のＪ、ト
リルエ及びＧ、ソーシエの論文“ウェーハ規模集積回路
・近未来の挑戦”に見出すことができる。これらの相互
接続技術はより多くのウェーハ面積を使用し、より複雑
な回路を創威し、信号ラインに対する経路指定問題を提
起する恐れがある。

更に別の、より簡易化された手法は、各方形セルをその
４つの隣接セルに接続する双方向バスを設けることであ
る。セルへの入力は４つの隣接セルの１つから選択され
、出力は異なる隣接セルへ駆動される。この構造に伴う
主問題は、これらのセルの線形配列即ち“チェーン”内
に包含されるためは、全てのセルが２つの作動中の隣接
セルを有していなければならないことである。またある
チェーンの始めと終りの両者をそれらがポンディングパ
ッドに接続されるウェーハ周縁にあるように、チェーン
を構成することは困難である。

あるセルと、その各隣接セルとの間の入力と出力とを分
離して相互接続の柔軟性を増すような、より実用的なセ
ル相互接続手法が提案されている。

この手法においてはセルは論理機能を担持し、その入力
は４つの隣接セルの何れか１つから選択可能であり、ま
たその出力は各境界に関連した選択論理要素（他の各境
界からの入力も受ける）へ伝達される。この構造は多く
の欠陥セルの周囲を接続するのに充分な経路を提供する
が、若干の欠点が存在する。任意の２つのセルの論理機
能間の遅延が、それらの間の個々の選択論理要素の数に
依存する。これらは最初から既知ではないので、遅延は
限定されていない。また、選択論理（例えばマルチプレ
クサ）を実現する論理要素の量は、特に情報がビット直
列形ではなく並列に伝達される場合には、セルの重大な
面積を占める恐れがみる。

更に、全ての側は全ての他の側に接続しなければならず
、論理経路指定ラインが干渉する可能性があるために、
必要信号ラインの経路指定が不規則且つ混乱しがちであ
る。また更に、何れかの到達可能なセルまでの接続を可
能ならしめる受入れ得る構成アルゴリズムを見出すこと
は困難である。

この構造及び類似構造は、１９８８年のデツカ−シスト
リック信号処　システム、２９９〜３２６ページのＴ、
リートン及びＣ，Ｅ、　　リーザソンの論文“ウェーハ
規模シストリック配列集積用アルゴリズム″　１９８６
年のアダム・ヒルガー、ウェーハ規模集積回路、゛１６
９〜１７８ページのＭ、Ｊ、　シュート及びＰ、Ｂ、オ
スマンの論文“Ｃ０ＢＷ［！Ｂ・圧縮アーキテクチャ　
、及び１９８６年のエルセピア・サイエンス・パブリッ
シャーズ、Ｐｒｏｃ、　ＩＦＩＰ　Ｉｎｔ’ｌ　Ｗｏｒ
ｋｓｈｏ　　ｏｎ　ＷＳＩ、２５５〜２７０ページのＭ
、Ｇ、Ｈ，カテベニス及び門、Ｇ。

プラットの論文“軟構成可能なウェーハ規模集積回路シ
ステム用スイッチ設計”に検討されている。

上記手法の変形は、ウェーハ規模集積化記憶装置におい
て実現されている。各セルは、１対のシフトレジスタを
担持し、これらは隣接する複数のセルと接続されて単一
の長いシフトレジスタチェーンからなる螺旋を形成する
ために使用される。

このシフトレジスタチェーンを通る経路の第１の半分は
、各セルのシフトレジスタの一方によって形成され、戻
り経路は各セルの第２のシフトレジスタを含む。各隣接
セルから、そのセルへは２つの入力が存在する。即ち、
一方の入力（各隣接セルから）はシフトレジスタの一方
の入力へ多重化され、他方の入力（各境界がら）は他方
のシフトレジスタへ多重化されている。同様に、各シフ
トレジスタの出力は各隣接セルへの２つの出力の一方へ
多重化されている。この方式は上述の接続技術に使用さ
れている多重化回路を簡略化することはできるが、必要
と考えられる以上のものを必要とする。更にこの手法の
周知の実施例は柔軟性に欠けるセル間接続方式を使用し
ている結果、チェーン内に含ませることができる最適収
穫高以下のセルしか用いられないことが考えられる。（
この“収穫高”とは、ウェーハ上の作動可能なセル数に
対してセルの任意相互接続に実際に含まれるセルを指す
のに使用されている。）この手法の例は合衆国特許３，
９１３，０７２号に見出される。

上述の基本構造を、付加的な隣接セル（六辺形配列、前
記Ｍ、Ｊ、シュート参照）或は縁隣接ではない隣接セル
（即ち角隣接セル）への接続を付加して拡大した手法も
存在している。しかし、これらの設計は矩形手法と同一
の一般的諸問題に悩む傾向にあり、両者共特別なセル面
積を犠牲にし、レイアウトの困難さを容認すればある程
度の収穫高が増大する。

〔発明の概要〕

本発明は、ディジタルシステムの配列を接続してそれら
から該システムの線形配列を形成するために使用するの
に適した簡易化したアーキテクチャを提供する。本発明
は特に、形成されたセルの配列を有しこれらのセルを線
形配列に相互接続したウェーハ規模集積回路に使用する
のに適用可能である。ウェーハ規模集積回路に使用する
場合には、本アーキテクチャは現在知られているものよ
り少ない回路で実現される相互接続或は構成論理を使用
するので、ウェーハスペースがより少なくてよい。

本発明の好ましい実施例によれば、セルの配列のウェー
ハ規模集積回路の接続に使用する場合には、各セルは同
一構造を有し、Ｎ境界を有する。

各境界には、その境界に隣接する隣接セルから信号を受
ける入力バス構造と、該隣接セルへ信号を供給する出力
バス構造とを設けである。各境界に組合わされた複数の
選択回路の形状の構成論理回路は、入力を受けてその境
界の入力バス構造と出力バス構造との間を選択するよう
に結合されている１対の入力を含む。Ｎ−１の選択回路
は、その選択回路が組合わされている境界に隣接する境
界の出力バス構造へこの選択を伝達するように作動する
。残余の選択回路は、その選択入力をセルの機能的論理
回路を含む論理機能回路へ伝達する。

機能回路の出力は隣接境界の出力バス構造に接続される
。

論理機能回路は各選択装置毎の制御回路を含み、各隣接
セルからの信号を受けて実質的にその隣接セルに対して
セルを開く。

本発明のセルアーキテクチャは、ウェーハ規模集積回路
を形成するために使用する場合には、セルの両側が任意
隣接セルに対して１０００回転して配列されるように配
向することが好ましい。簡単な構成アルゴリズムを使用
して、ウェーハのセル及びセルが担持する機能回路を、
選択回路を用いて線形配列に論理的に接続する。

本発明の好ましい実施例においては、各セルは全体的な
形状が方形であって４つの境界及び４つの隣接セルを有
するように（但しウェーハの周縁のセルを除く）ウェー
ハ上に形成されている。各境界には、その境界が組合っ
ているセルからの入力バス及び該セルへの出力バスに接
続された２−１マルチプレクサが組合わされている。こ
れらのマルチプレクサの中の３つのマルチプレクサの各
出力は、そのマルチプレクサの出力バスから時計方向に
隣接する境界のマルチプレクサに接続されている。第４
のマルチプレクサの出力も隣接する出力バスに結合され
ているが、但しセルが担持している機能論理回路を経由
している。

各セル構成論理回路は、電力が投入されると閉ループデ
ータ経路が形成される選択モードにマルチプレクサを置
く。任意セルへのアクセスは“開”信号を印加して隣接
セルへの境界に組合わされたマルチプレクサに対応入力
バスを選択させることによって、隣接セルにより開始す
ることができる。

−旦アクセスが行われると、そのセルによって包含され
る回路を試験することが可能であり、次でそのセルはそ
の隣接セルの１つのアクセスを得るために使用される。

このようにして、セルの線形配列或はチェーンが形成さ
れる。

多くの長所が本発明のセルアーキテクチャから得られる
。第１に、前述のように、セルからセルへの（より正確
に言えば、任意の１つのセルの機能論理回路から任意に
形成されたチェーン内の直接隣接するセルの機能論理回
路への）遅延が最早無拘束ではなく、４マルチプレクサ
遅延／機能論理回路となることである。

加えて、本発明のセルアーキテクチャは、従来技術によ
って提唱されているよりも簡易化されたマルチプレクサ
の使用を可能ならしめたことにより、チェーンの信号経
路内の論理の量を減少させる。本セルアーキテクチャが
２人カマルチプレクサのみを必要とするのに対して、従
来技術では５人カマルチプレクサ（４境界セルに対して
）が提唱されることが屡々であり、境界を付加する場合
にはより多くの入力が必要となる。

セル間接続は、本発明のセルアーキテクチャでは複雑さ
が減少し、その結果信号ライン（信号伝達のための）が
減少し、より簡易化された回路レイアウトが得られる。

本発明のアーキテクチャを使用する線形配列構成は極め
て簡易化される。

本発明のこれらの、及び他の面及び長所は、当業者なら
ば以下の添付図面に基く好ましい実施例の説明から容易
に理解されよう。

〔実施例〕

セルアーキテクチャ 添付図面、特に第１図を暫時参照する。第１図は全体を
番号１０によって簡易化されたブロック線図で示すセル
は、本発明の教示に従って構造されたものである。図示
のように、セル１０は形状が方形であり、北（Ｎ）、西
（Ｗ）、南（Ｓ）及び東（Ｅ）と名付けた４つの境界を
有する。（ここに用いた境界とは、隣接するセルと共有
するセルの周縁の縁部分を指す。〉各境界Ｎ、Ｗ、Ｓ及
びＥには、それぞれ１２Ｎ、１２ＷＳ　１２Ｓ及び１２
Ｂで示す２−１マルチプレクサが対応付けられている。

また、各境界Ｎ、・・・・・・ＥにはそれぞれＸ入力バ
ス及びＸ出力バス（但しＸは特定の境界Ｎ、・・・・・
・Ｅを指す）も対応付けられている。セル１０の各入力
バス及び出力バスは隣接するセルの対応出力バス及び入
力バスに接続される。即ち、例えばセル１０の境界Ｗに
破線で示すセルＩＯＷは、セル１０のＷ入力バス及びＷ
出力バスに接続される（セルＬＯＷの境界Ｅ′がどのよ
うに位置決めされていても）セル１０の対応Ｅ′出力及
びＥ′大入力有する。

この点において、入力バス及び出力バスは情報をビット
直列書式でも或は多ビツト書式でも輸送するように構成
できることに注目されたい。本発明の長所によれば情報
を並列多ビツト書式で輸送することができ、従ってこの
書式の方が情報のビット直列転送よりも好ましい。

各境界Ｎ、・・・・・・Ｅに対応付けられた入力バス及
び出力バスは、その境界に対応付けられたマルチプレク
サ１２の対応する一方の入力に結合されている。即ち、
例えば境界Ｗに対応付けられた入力バスＷ入力及び出力
バスＷ出力は、マルチプレクサ１２Ｗの対応入力に接続
されている。

第１図に更に示すように、セル境界の中の３つ（Ｗ、Ｎ
及びＥ）に対応付けられたマルチプレクサの出力は隣接
境界の出力バスに直接接続され、従って隣接境界に対応
付けられたマルチプレクサ１２の入力の一方へ直接接続
されている。残余のマルチプレクサ（図ではマルチプレ
クサ１２Ｓ）の出力は論理回路１６を介して出力バスＷ
出力に接続されている。論理回路１６はバイブラインレ
ジスタ構成１８、機能論理回路２０及び構成論理回路２
２を含むように図示しである。図示のように、マルチプ
レクサ１２Ｓの出力はバイブラインレジスタ構成１８の
入力に伝達され、そこから機能論理回路２０へ印加され
る。機能論理回路２０の出力は境界Ｗの出力バスＷ出力
へ、その結果マルチプレクサ１２Ｗの入力へ結合されて
いる。

機能論理回路２０は、特定のセルによって実現される単
一の或は複数の機能を含む。例えば、機能論理回路２０
は演算論理ユニット、特定構成の記憶装置、若干の他の
ディジタル機能、或はこれらの何れかの組合せの形状を
取ることができる。

以下に説明し第５図に示す機能論理回路２０は記憶装置
の形状である。

構成論理回路２２は、他の事に加えて、選択信号Ｗ選択
、Ｓ選択、Ｅ選択及びＮ選択を介してマルチプレクサ１
２を制御するように作動する。構成論理回路２２は普通
の設計の電源投入時リセット回路（第６図）を含む。こ
のリセット回路は、選択信号（選択）がマルチプレクサ
１２を全入力バスに対して滅選択ならしめる“閉”状態
にセル１０を置くように作動する。その結果、マルチプ
レクサ１２への入力として対応付けられた出力（出力）
バスが選択されるので、セルｌＯ内には内部ループが形
成される。即ち、例えば、電力が投入されると、マルチ
プレクサ１２Ｎは出力バスＮ出力を出力バスＥ出力へ通
じさせ、マルチプレクサ１２Ｅは出力バスＥ出力を出力
バスＳ出力へ通じさせる等以下同様になる。構成論理回
路２２は４つの“開”信号（開Ｎ、Ｅ、Ｓ、Ｗ）をも生
威し、これらの信号はそれぞれ隣接セルの構成論理回路
と、セル１０の境界Ｎ、Ｅ、Ｓ及びＷとに供給される。

対応して各隣接セルはセル１ｏの構成論理回路２２へ“
開゛信号を供給する。セル１０の境界Ｎ、・・・・・・
Ｅに隣接する何れかのセルから“開”信号が供給される
と、その境界に対応付けされたマルチプレクサは対応入
力バス（入力）を選択せしめられる。またそれに対応し
て“開”信号を供給しているセルは、関与境界に対応付
けられたマルチプレクサに該“開”信号を受信中のセル
の出力バスを選択せしめる。

例えば、もしＮ′開信号が（セル１０のＳ境界に接する
セルから）供給されれば、構成論理回路２２自体がＳ選
択信号を供給してマルチプレクサ１２Ｓに入力バスＳ入
力を選択させる。同時に開Ｎ′信号を供給しているセル
はそのマルチプレクサ（図示せず）に入力としてセル１
０のＳ出力を選択させる。即ちこの境界は両セル間で両
方向に６開かれた”のである。

暫時わき道にそれるが、第６図を参照してこの境界“開
°の概念を説明することが有益である。

第６図はセル１０の関連部分及びセル１０の西（Ｗ）境
界に接するセル１０（Ｗ）を示し、両者が互に境界を開
き合う様を示す。第１図に関して既に説明済の要素に関
しては同一番号を付しである。

第６図に示すように、セル１０は構成論理回路２２内に
包含されているラッチ２２Ｗを含み、ランチ２２Ｗはセ
ットされると“開Ｗ″信号をセル１０（Ｗ）へ供給する
。図示してはないが、開Ｎ１Ｗ及びＳ信号のために他の
類似ラッチが使用されていることは理解されよう。開Ｗ
信号はセル１０（Ｗ）内の２入力ＯＲゲート２３の一方
の入力に印加される。開Ｗ信号はＯＲゲート２３を介し
てマルチプレクサ１２ＷにＷ入力を、またＯＲゲート２
３′を介してマルチプレクサ１２（Ｗ）にＥ′大入力選
択させる。これによりセル１０からセル１０（Ｗ）まで
の（Ｗ出力バス及びマルチプレクサ１２（Ｗ）経由）、
及び同様にセル１０（Ｗ）からセル１０までの（Ｅ’出
力バス、Ｗ入力バス及びマルチプレクサ１２Ｗ経由）通
信経路が形成される。同様にして、セル１０（Ｗ）が開
Ｅ′信号を供給するとセル１０と１０（Ｗ）間のＷ境界
が開かれる。この境界は開Ｗ（或は開Ｅ’）信号が消滅
すると閉じられる。

第１図に戻る前に、上記説明を裏付ける第６図のもう一
つの面を説明しておく。第６図には各セル１０及び１０
（Ｗ）にそれぞれ含まれる電力投入時リセット回路２７
Ｗ及び２７Ｗ′も図示されている。第１図に基いて説明
したように、電力投入時リセット回路２７Ｗ及び２７Ｗ
′は構成論理回路２２内に包含され、電力がセルに印加
された時点に種々のラッチをリセットするように機能す
る。このようなランチの１つが２２Ｗ、２２Ｗ’である
。即ち、動作電力がセル１０．１０（Ｗ）に印加される
と、電力投入時リセット回路２７Ｗ、２７Ｗ′は出力を
それぞれラッチ２２Ｗ、２２Ｗ’のリセット（Ｒ）入力
へ印加してこれらのランチをリセットする。ラッチ２２
Ｗ、２２Ｗ’はリセット状態になるとＷ入力及びＥ′大
入力接続されている入力を有する対応付けられたマルチ
プレクサｔ２ｗ、１２Ｗ’は残余入力が選択されて滅選
択され、それによってセルをその閉じた状態に置く。

他のマルチプレクサ１２Ｎ、１２Ｅ及び１２Ｓ（第１図
）も第６図に示すものと本質的に同一の回路を有してい
ることは明白であろう。即ち、各マルチプレクサの選択
入力は、セル１０のラッチ（図示してないが実質的にラ
ッチ２２Ｗと同一）から、及び対応付けられた境界Ｎ、
Ｅ及びＳのセルから“開”信号を受けるＯＲゲートの出
力を供給される。電力投入時リセット回路２７Ｗの出力
は、ラッチ２２Ｗに接続されているように、これらのラ
ッチ（図示せず）のリセット入力に接続されている。

さて第１図に戻って、明瞭化のために詳細に図示してな
いが、セル１０のＥ、Ｎ及びＷ境界に接するセルによっ
て生成される“開”信号（即ち開Ｗ’、Ｓ’、Ｅ’信号
）も構成論理回路２２に供給され、ＯＲゲート２３（第
６図）と類似のＯＲゲート（図示せず）によって受けら
れて対応付けられたマルチプレクサ１２に同しような動
作を遂行させる。

セル１０の“内部バス”と名付は得るバスを含む入力バ
ス及び出力バス（即ちパスライン３０．３１．３２、及
び３４）は単ビット巾或は多ビット巾であってよい。し
かし、第５図で説明したように、多ビツトデータ及び制
御信号をクロック信号と共に並列に伝達できるように、
バス構造は多信号ラインからなることが好ましい。

ウェーハ規模集　回路（ＷＳＴ）配列　のセル配色 第１図に示されている基本アーキテクチャは、セル１０
と同−構成の配列を形成するように使用することが好ま
しい。しかし、各セルは、任意の隣接セルに対して１８
０”回転しているように配向する。この概念を第２図に
示す。第２図にはセル１０（ＩＯＡ、・・・・・・ｌ０
Ｌ）の３列４行配列３８を示す。明瞭化のためにセル１
０は第１図よりも一層簡略化された構成で示しである。

第２図に示すように、各セルは第１図に示す回路のライ
ンに沿って同一構造である。即ち例えば各セル１０１．
・・・・・・ＩＯＬは４つのマルチプレクサ１２′及び
論理回路１６′　（或はＬ）を含む。

第２図は本発明の２つの重要な面を示すための図である
。第１は、セルが本発明の教示に従ってこれらのセルの
配列を形成するように構成されている場合には、各セル
にはその４つの主要隣接セル（即ちその北、南、東及び
西境界にある隣接セル）に対して好ましい配向が存在す
る。即ち各セルはどの隣接セルに対しても１８０°回転
している。例えばセルＬＯＧにおいて、論理回路１６′
を駆動するマルチプレクサ１２′がセルの北東の角に位
置するように配向されている。隣接する各セルＩＯＣ，
ＩＯＨ，ＩＯＫ或はＩＯＦの対応マルチプレクサ１２′
　（即ち論理回路１６’を駆動するマルチプレクサ〉が
、事実１８０°回転していることに注目されたい。セル
を別の方式で配置するためには、セルＩＯＣのＮ、Ｅ、
Ｓ及びＷ境界であったものが、セル１０Ｇに隣接する何
れか１つのセルを形成すべく１８０°回転させるとそれ
ぞれ境界Ｓ、Ｗ、、Ｎ及びＥとなる。

詳細を後述するように第２図に示すこの配列３８のセル
は、例えば第２図に破線によって示す如きセルの線形配
列を形成する単一の信号経路を構成するための構成アル
ゴリズムによって互に論理的に接続されている。第２図
に示すように、信号経路（或はこの分野においては時に
は“チェーン”と呼ばれる）はチェーン４０の各セル１
０の論理回路１６′を、各セルのマルチプレクサ１２′
の適切な選択を使用して互に直列に論理的に接続する。

−旦チェーン４０が形成されると、何れかの及び全ての
論理回路１６’へのアクセスが確立される。

この後者の点が第２図によって示されている第２の重要
な面をもたらす。ある論理回路１６′とチェーン４０内
の次の論理回路との間の信号経路が、４つだけのマルチ
プレクサを含み、それより多くも少なくもないことに注
目されたい。本発明のこの面は、チェーン４０内の任意
の２つの論理回路１６′間に既知の信号遅延、即ち４マ
ルチプレクサ遅延を確定し、生じさせる。従来の方式は
、何等かの特定のセルの機能論理回路を側路できる多重
化構成を使用していたため、直接的に連続する２つの機
能論理回路間には如何なる数のマルチプレクサも挿入さ
れ得ることとなり、無拘束の状態を創り出していた。こ
れは設計者に対して“最悪の場合”の遅延状態に対処す
るように設計することを要求するから、遥かに低速の配
列動作をもたらすことになる。遅延が既知であれば、設
計によって、配列動作を遥かに高速にすることができる
。

説明を続ける前に、本明細書で使用する“ウェーハ”と
は何を意味するのかを理解されたい。本発明はウェーハ
の使用可能な全表面上に配列３８（第２図〉を形成する
ために最良に使用されるが、ウェーハの一部のみをセル
の配列のために使用し、残余の部分に他の回路を含む場
合が存在しても差支えない。即ち、本明細書で使用する
ウェーハとは、その部分がウェーハ表面の全体であろう
と無かろうとに拘わらず、半導体ウェーハの表面上に形
成されるセル１０の巨大な配列のことを意味するのであ
る。

クロッキング 論理回路１６′は多分同期させるであろうからクロフク
パルスを必要とする。種々のセルにクロツクを供給する
方法は種々存在する。ウェーハ規模集積回路システムの
良好な歩どまり及び性能を得るためには、注意深く設計
されたクロッキング方式が必要である。同期手法は最も
一般的であるが、全ウェーハにまたがってクロックスキ
ューを制御することは困難であり、合計スキューはサイ
クル時間に直接付加される。別の問題は、あるクロソク
ライン上の単一の障害が多数のセルを作動不能ならしめ
ることを防ぐためにクロックを注意深く設計しなければ
ならないことである。例えば、大域クロッキング方式を
使用する場合に、もし不幸な位置に製造欠陥が形成され
ていれば重大な数のセルの損失をもたらしかねない。低
スキュー及び障害許容の目標は互に相反するため妥協し
なければならないことが多い。最も多く提唱されている
方式は単一の主クロックを使用するか、或はハンドシェ
ーク信号を用いて個々のセルが互に非同期式に通信でき
るようにすることである（例えば１９８２年４月のＰｒ
ｏｃ、、　９ｔ１１Ｓ　ｍｐｏｓｉｕｍ　ｏｎＣｏｍ　
ｕｔｅｒ　Ａｒｃｈｉｔｅｃｔｕｒｅ、　５０〜５９ペ
ージに所載のＭ、フランクリン及びり、ワンの論文“Ｖ
ＬＳ　Ｉベース相互接続ネットワークのための非同期及
びクロックド制御構造”を参照されたい）。

非同期方式は単一の制御されたスキュークロツタの要を
排除するが、より悪化させ得るペナルティが課せられる
。２セル間の完全ハンドシェークは、両セル間の双方向
伝播遅延を待機する必要がある。またもしセルが内部ク
ロックを有していれば、信号をクロック縁に同期させる
ためには付加的な遅延が存在するかも知れない。

ウェーハ規模に集積された線形配列のための好ましい方
式は、１９７７年６月のＩＥＥＥ　Ｔｒａｎｓ。

Ｃｏｍｐｕｔ、　＋　Ｃ２６巻、５３６〜５５２に所載
のＦ。

マニングの論文“高度に集積されたコンピュータ保守セ
ル状配列へのアプローチ”に記載されている方式に類似
した位相変移同期クロッキングを使用することである。

位相変移同期クロッキングは、殆んどの通信転送が単一
の方向に行われ、クロックをデータと同一の遅延及び構
成経路を介して分配できるという前提に基いている。従
って、好ましいクロッキング方式の図を第３図に示す。

第３図に示すように、ホストコンピュータ５０はデータ
及びクロック信号を生威し、これらはＭビット巾のバス
５４を通してウェーハ５２へ供給される。ウェーハ５２
は、本発明によって構成されたセル（セル１．・・・・
・・・・・、Ｎ）の配列を担持するように形成されてい
る。クロック及びデータ信号は配列の最初のセル、即ち
セル１のマルチプレクサ１２＃に印加され、次でそのセ
ルの論理回路１６“に印加される。論理回路１６″から
のデータはそのセルｌのマルチプレクサ１２＃に印加さ
れ、クロック信号と共に選択されてウェーハ５２の残り
のＮ−１のセルを通して伝達され、戻すバズ５６を介し
てホストコンピュータ５０へ戻される。ホストにおいて
は、データは、データに付随するクロック信号によって
クロックされる入力レジスタ６０に印加される。レジス
タ６０の出力は、入力バス５４によってウェーハ５２に
印加されているクロック信号によってクロックされる同
期用レジスタ（単一の、或は複数の）６２へ供給される
。

従って、クロック信号は、データ信号と同一の、ウェー
ハ５２上に形成されたＮセルの配列を通る経路をたどる
。このように、クロックは各セルにおいて連続的に遅延
せしめられるので、ホスト５０の出力におけるクロック
に対してマルチプレクサ１２“を通る遅延に等しい位相
変移を生している。しかし、最終セルＮからホスト５０
に戻る時には、元のホストが生成したクロックと戻りバ
ス５６から受けるクロックとの間には予測できる程の位
相遅れは存在しない。従って、レジスタ６０及び６２を
使用して、普通の技法でホスト５０によって受信するデ
ータに対してクロックを再同期せしめる。

この方式における唯一の潜在的な問題は、もしバッファ
の立上り時間及び立下り時間が同一でなければ、各段に
おいてクロックパルス巾が若干短縮或は伸張し得ること
である。この問題の簡単な解決法はクロソクマルチプレ
クサ／バッファ反転を行うことである。セル間には常に
４つのマルチプレクサが存在し、クロックは反転するこ
となく到達するから、１つのセルにおける立上り時間及
び立下り時間の非対称性は次のセルによって相殺される
。

改良されたアーキテクチャプラス位相変移クロ・ノキン
グの純効果は、性能の利得である。従来の方式において
は最小クロツタ周期は （ｌｌｔ　　ｃ　−≧−ｔｌ　＋　１．＋１　スキュー
＋Ｎ−ｔ　７１シチ、１．Ｘによって支配される。但し
、ｔｌは（バイブライン）レジスタ１８　（第１図〉の
遅延時間、ｔｌは機能論理回路２０の遅延であり、ｔス
キューはクロッくスキューであり、Ｎ−を及びＮ−ｔマ
ルチ□、はＮ個のセルの構成マルチプレクサ１２＃を通
る遅延時間である。これに対して第１図のセルアーキテ
クチャを使用し、第２図に示すようにこれらのセルを線
形配列に配列した時の最小クロック周期は （２１ｔ　ｃ　＞　　ｔ　Ｔ　十　ｔ、＋　４　　（ｔ
７１シチ□、−１マルチ、Ｉｉｎ＞である。式（２）に
おいてはクロックスキューの項が除かれており、また構
成遅延はマルチプレクサを通る最短経路と最長経路との
間の時間差の４倍までに短縮されていることに注目され
たい。大きいウェーハにおいては、スキュー及びマルチ
プレクサの両遅延項に基く短縮が重要な時間改善をもた
らす。

構裁１」≦ρＬ工互 前述したように、本発明の教示に従って構成されたセル
のウェーハ規模集積配列は、第２図に簡略化して示した
ような単一の長いチェーン即ち線形配列に構成すること
ができる。このチェーンは、初期にデータ（及びクロッ
ク）を渡すことができる充分に作動可能なセルを位置付
け、それらをチェーンとして論理的に接続するアルゴリ
ズムに従って形成される。要約すれば、アルゴリズムは
以下のラインに沿ってセル毎に進行する。

葉上に、あるセルの境界に対応付けられた“開”信号を
供給することによってそのセルを“開かせ”、対応付け
られたマルチプレクサに入力バス（第１図）を選択せし
める。

第２に、新たに開かれたセル内のマルチプレクサ１２及
びデータ経路を試験し、もし動作可能であることを見出
せば、この新たに試験されたセルをチェーンの新しい端
末とする。

一方、もしマルチプレクサ１２及びセルデータ経路の両
者或は何れか一方が動作可能ではないことを見出せば、
境界は閉じられ（対応付けられた開信号を消滅させるこ
とによって）、別のセルを開きそのセルの試験を実施す
る。

このアルゴリズムは、チェーンがウェーハの入力／出力
として働らくウェーハの周縁のセルに戻るまで続行され
る。例えば、第２図においてウェーハがセル１０Ａ、・
・・・・・ＩＯＬのみからなり、セルＩＯＪが入力／出
力セルとして働らき、アルゴリズムによって形成される
データ経路チェーンが破線４０によって示されるようで
あるものとする。

チェーンはセルＩＯＪからウェーハに入り、セル１０１
、ＩＯＥを順次に通過してＩＯＪに戻り、セルＩＯＣ，
ＩＯＢ、・・・・・・　ＩＯＫを連続して通過してセル
ＩＯＪに戻り、本例ではそこでウェーハから取出される
。

アルゴリズムによって遂行される試験は、前述のように
データ伝送能力（即ち作業可能なマルチプレクサ及びデ
ータ経路）を有するセルがチェーン内に含まれているか
否かを決定することに制限することができる。−旦チェ
ーンが形成されると、他の論理回路（例えばパイプライ
ン、レジスタ１８及び機能論理回路２０）の操作性を決
定する第２の試験手順を実施することができる。変形と
して初期セル試験によってセル全体の作業状態を決定し
てもよい。

構成アルゴリズムをより詳細に説明する前に、チェーン
を構成するために使用されるセル１０の付加的特色を説
明する必要がある。構成論理回路２２（第１図）内には
、種々の動作状態、動作モード等を表示するようにセッ
ト或はリセットされる種々のレジスタ及びラッチが包含
されている。

このようなラッチの１つのバンクを第４Ａ図に７０で示
す。このバンク７０は個々のラッチ７１〜７５からなる
。これらのラッチ７１〜７５によって与えられる情報は
以下のようである。段即ちラッチ７５はセットされると
、特定のセルがチェ−ンの一部であることを表わす“チ
ェーン゛信号が供給される。この信号が供給されている
とセルは開かれない。

各セルが開かれ、試験され、そして動作可能であること
が見出されると、それは開発中のチェーンの頭を形成し
、ラッチ７１〜７４の１つがセットされることによって
新たに試験されたセル内に“前進”　（例えば移動〉さ
せられる“トークン”によって表示される。トークンは
、セルのどの境界がチェーン内に持ち込まれたかを表わ
し、また隣接境界（即ち、入口境界から時計方向に接す
る境界）内へのチェーンの進行のために検査される境界
をも表示する。信号ＳＥ、ＳＷ、ＮＷ及びＮＥは、任意
の１時点においては、もしあったとしても、１つだけが
発生することから相互に排他的である。発生した信号は
セルの特定の角、即ち（１１セル内へ進入するためにチ
ェーンが横切る境界に接し、（２）チェーンの進行に関
して選択された次のセルのために検査される最初の境界
を表わす。

これらのランチは、構成論理回路２２（第１図）内に包
含される電力投入時リセット回路（図示せず）によって
クリヤされる。

１つの最終点ニド−クンの前進は、チェーンが構成され
るにつれてチェーンが常に新たに試験されたセルから試
験されてないセル内へ進むことを必ずしも意味しない。

そうではなく、トークンは、第２図において経路４０が
セルＩＯＪから始まってセル１０１を通って進みセルＩ
ＯＥに入るように、既に試験されたセル内へ前進するこ
ともあり得る。しかし、セルＩＯＥはウェーハ周縁と、
２つの動作不能セルＩＯＡ及びｌ０Ｆ（図中破線の斜十
字（×）で示しである）に接している。明らかに、アル
ゴリズムは先ず１目的”セル（即ち、チェーン内に包含
されると考え得るライン内の次のセル〉が既にチェーン
の一部であるか否かを見出し、またそれらの間（目的セ
ルと、現在トークンを保持している新たに試験されたセ
ルとの間）の境界が開かれているか否か（ある境界が開
かれていれば、それは双方向に開かれている）を見出す
。もし開かれていれば、目的セルが既にチェーン内にあ
っても、トークンは目的セル内へ前進せしめられる。こ
れは、第２図において、経路４０がセルＩＯＥからセル
１０１へ戻り、更にセル１０Ｊへ戻る場合である。この
概念の他の例も第２図に示されている。

第４Ｃ図に主段階を示す構成アルゴリズムは、以下のラ
インに沿って進行する。ウェーハに電力が投入されると
（即ち電力が印加されると）、ウェーハによって担持さ
れている各セルＩＯのラッチのバンク７０がリセットさ
れるので、信号ＳＲ。

ＳＷ、ＮＷ、ＮＥ及びチェーンが消滅する。第４Ｃ図に
示すように、アルゴリズムは次に段！１１８０に進み、
アルゴリズムを走るホストコンピュータ５０によって周
縁セルが選択される。このセル（“目的”）は特定の境
界に対応付けられた“開”信号の印加によって開かれ、
対応マルチプレクサ１２は入力としてその境界に対応付
けられた入力バスを選択する。

次に段階８１において、そのセルが試験される。

もしこのセルが動作可能であればアルゴリズムは段階８
３へ進む。一方そのセルがある点で欠陥であれば段階８
１には段階８２が後続し、この失敗したセルが試験した
ウェーハの最後の周縁セルであるか否かの判定を行う。

もし否（Ｎｏ）であれば、作業可能なセルが見出される
まで段階８０及び８１が繰り返される。もし作業可能な
セルをウェーハの周縁に見出すことができなければ、そ
のウェーハは不良であると判定され、アルゴリズムは終
る。

段階８０及び８１が動作可能な周縁セルを見出したもの
とすれば、アルゴリズムの段階８３が遂行される。進入
したセルの境界に対応するう・７チ７１〜７４（第４Ａ
図）の１つをセットすることによって“トークン”をそ
のセル内へ移動させて前進させ、ランチ７５をセントし
て“チェーン”信号を発生させることによってそのセル
がチェーン内に含まれたことを表示する。

例えば、より大きいウェーハの一部を示すものと考える
ことができる第４Ｂ図は、本発明の教示に従って構成さ
れた４つのセルＡ、Ｂ、Ｃ及びＤからなり、各セルは第
２図に関して説明したように配向されている（即ち、何
れの隣接セルに対しても１０００回転している）。段階
８０及び８１によってセルＤに将に進入し、試験し、そ
して作業可能であることを見出したものとする。トーク
ンは、ラッチ７３をセントしてＮＷ倍信号発生させ形成
されつつあるチェーンがセルＤ内のＮＷ角に反時計方向
に接する境界（この場合Ｗ）に進入したことを表示する
ことによってこのセル内へ前進する。ＮＷ倍信号次の目
的セル、即ちＮＷ角から時計方向に接する境界に接する
セルをも表示する。

次でアルゴリズムはランチ７５をセットしてセルＤがチ
ェーンの一部となったことを表示する。

段階８４においては、チェーンがホストに戻るまで進行
したか否かの検査が行われる。もしホストへ戻っていれ
ば、アルゴリズムは終了する。もい否（Ｎｏ）であれば
段階８５が遂行され、チェーン内へ包含されるように指
定した次のセルが既にチェーン内にあるか否かを判定す
る（目的セルが発生するチェーン信号によって表示され
ている）。

例えば、再び第４Ｂ図を参照して、前述のように、チェ
ーンの目的セルは今はセルＣである。セルＣ内へ“開″
信号が供給される前に、セルＣがチェーン信号を発生し
ているか否かを判定するための検査が行われる。もし発
生していてその境界が既に開かれていれば、段階８５か
ら段階８３に戻されトークンは前進する（目的セルのラ
ンチ７１〜７４の適切な１つをセント）。しかし、もし
目的セルがチェーン内にあっても、それらの間の境界が
開かれていなければセルＣへ進入する試みはなされない
が、アルゴリズムは段階８３に戻ってトークンはラッチ
７１〜７５の中の次のラッチへ前進し、順序的に次の境
界角ＮＥを識別する。セルのＮＥ角に時計方向に接する
境界上のセル即ちセルＡが新しい目的セルである。

アルゴリズムは段階８６へ進み、目的セル（セルＣ）へ
“開”信号を供給することによって該セルを開かせる。

前述のように、この場合も開信号は構成論理回路２２に
、セルＤとＣとの間の境界に対応付けられたマルチプレ
クサ１２を動作せしめてセルＤからの入力バスを選択さ
せる。次でアルゴリズムは段階８７に進み、セルＣを試
験する。

もしこの試験に失敗しセルＤが何等かの点において欠陥
であることを見出せば、セルＣへの開信号（セルＤから
供給〉は段階９０において消滅し、段階８３へ戻る。

しかし、もしセルＣが通過すれば、段階８７は段階８３
への戻りを選択し、今横切ったラッチ境界、即ちそのセ
ルのラッチ７２をセットしてＳＷ倍信号供給し、またセ
ルＣのラッチ７５をセットしてチェーン信号を供給する
ことによって、トークンをセルＣ内へ前進させる。

この説明においては、ＳＷ及びＮＷ境界に時計方向に接
するセルが段階８７において遂行される試験に合格でき
ないものと仮定している。従って、トークンが最初にセ
ルＣ内へ移動したく段階８３）後、ランチ７２がセント
されている間に段階８４．８５．８６．８７及び９０は
１回連行されよう。

アルゴリズムは段階８３に戻り、トークンを移動させて
ＮＷ倍信号発生させ、再び動作不能の目的セルを見出す
ために段階８４〜９０が再度遂行される。再びトークン
が移動されてＮＥ倍信号発生させ、セルＢを目的セルと
する。セルＢが良品であるものとすれば段階８７は段階
８３へ戻り、セルＢはセルＤ、Ｃ（及びＢ）によって上
記のようにして形成されたチェーン内に包含されること
になる。

アルゴリズムは、第２図に示すように、戻りが周縁セル
或は発生源セル（第４Ｂ図ではセルＤ、或は第２図では
セル１０Ｊ）に達するまで続けられ、その時点で段階８
４は出口段階即ち終了へ進む。

第５図は、機能論理回路２０を形成する記憶装置に関連
して、セル１０のアーキテクチャ（第１図）の使用例を
示す。第５図に示すように、全体を１１０で示すセルは
第１図のセルと殆んど同しように構成されている。即ち
セル１１０は４つの縁境界、北（Ｎ）、・・・・・・、
西（Ｗ）が設けられており、これらの境界がセルを４つ
の隣接セルから分離している。第１図と同様に、各境界
Ｎ、・・・、・・・Ｗにはそれぞれ４つの２入力マルチ
プレクサ１１２Ｎ、・・・・・・、１１２Ｗの１つが対
応付けられている。各マルチプレクサ１１２Ｎ、・・・
・・・、１１２Ｗの一方の入力は、対応付けられた境界
に位置する隣接セルから多ビソト人ノノバスＮ入力、・
・・・・・Ｗ入力にそれぞれ接続されている。また、第
５図に示すように、各入力バスＮ入力、・・・・・・、
Ｗ入力は、３９ビツトのデータ、１１ビツトのアドレス
、４ビツトの命令、及び周期的クロソク信号を輸送する
５５本の信号ラインからなる。３つのマルチプレクサ１
１２Ｎ、１１２Ｅ及び１１２Ｗはそれらの５５ビツトの
出力を、時計方向に隣接する境界に対応付けられている
マルチプレクサの第２の入力に結合している。残りのマ
ルチプレクサ即ち１１２Ｓの５５ビツトの出力は論理回
路１１６に結合されている。この出力は、クロノク信号
によってクロックされているパイプラインレジスタ１１
８の入力に印加される。論理回路１１６　（第１図の論
理回路１６に対応する）は、パイプラインレジスタ１１
８の他に、普通の設計のＤＲＡＭ１４０、制御論理回路
１４４に結合されている復号回路１４２をも含む。また
、アドレスレジスタ１４６及びシフト／パスマルチプレ
クサ１４８も含まれている。

ウェーハ規模集積回路の１つの特に有利な履行は、それ
が保持している固体状態記憶装置に対する約束である。

前述のようにして形成され多くの同一構造のセル１１０
で構成されたチェーン構成を使用し、第５図に示すよう
に記憶装置を担持させると極めて大容量の記憶装置アー
キテクチャを得ることができる。ＤＲＡＭＩ　４０はＮ
×３９ピント語記憶装置として極めて好都合に構成する
ことができる。しかし、３９ビツト語は通常ではない。

従って、ＤＲＡＭ１４０はＮＸＭ（Ｎ語、それぞれの長
さがＭビット）であることがより適当である。しかし、
もし使用することを望む語長が例えばＭビットよりも長
ければ、シフト／バスマルチプレクサ１４８を使用する
ことができる。

例えば、本発明のセルアーキテクチャを第５図に示すよ
うなセル記憶装置構造と共に使用すれば、ウェーハ規模
集積回路を形成する多くのセル１１０は莫大な記憶容量
を提供する可能性を有する。もしＤＲＡＭ１４０がＮＸ
１ビットＲＡＭであれば、この構成は各アドレス可能な
（多ビット）語を多数のセル１１０にまたがって広げる
ことによって実現できるものと考えられる。この理由か
ら、シフト／バスマルチプレクサ１４８が使用される。

記憶装置書き込み動作中、シフト／パスマルチプレクサ
１４１３は、ＤＲＡＭＩ　４０内に記憶させるためにセ
ル１１０に呈示されるデータ語の最下位のビット（ＬＳ
Ｂ）を除くように機能する。次でシフト／バスマルチプ
レクサ１４８は、語をチェーン内の次のセルに伝達する
前に語の残りを下方に移動させる（最下位のピントの次
に最下位のビット（ＬＳＢ＋１）をＬＳＢ位置へ移動さ
せる）。

次のセルにおいても同一の操作が行われる。

読み出し動作の場合には、シフト／バスマルチプレクサ
１４８は逆に機能する。即ち、ＤＲＡＭ１４０へのアク
セスが単一のビットを発生させ、このビットが特定のセ
ルを語が通過する時のそれ（語）に付加される。

セル１１０の動作及び記憶装置の機能は要約すれば以下
のようである。周期的なりロソク信号を伴う３９ビツト
のデータ、１１ビツトのアドレス及び４ビツトの命令を
含む並列多ビツト情報は多数のセル１１０からなるチェ
ーンに印加され、順番に各セルに順次印加される。セル
１１０に印加された情報はパイプラインレジスタ１１８
に入り、そこから８能論理回路１２０の記憶装置へ結合
される。命令（例えば、読み出し、書き込み等）は復号
レジスタ１４２に印加され、制御論理回路１４４へ供給
するために復号される。同時に、読み出し或は書き込み
操作のためにアクセスすべき記憶装置位置を表わすアド
レスがアドレスレジスタ１４６へ供給される。次で制御
論理回路１４４はＤＲＡＭ１４０へのアクセスを遂行す
る。書き込みの場合には、ＤＲＡＭ１４０のデータ入力
（ＤＩ）に現われるデータは指定された記憶位置へ書き
込まれる。読み出しの場合には、アクセスされたデータ
はＤＲＡＭ１４０のデータ出力（Ｄ○）から信号ライン
１３４を介してセル１１０の出力パスＷ出力へ供給され
る。セル１１０が前述の構成アルゴリズムによって如何
に構成されているかに依存して、論理回路１１６の出力
は出力バスＷ出力へ直接供給され、またマルチプレクサ
１１２Ｗ、１１２Ｎ或は１１２Ｅによってそれぞれ出力
バスＮ、Ｅ、Ｓに導びかれる。チェーン内の順序で次の
セルは、そのマルチプレクサ１１２の組がこのセル１１
０の出力バスへの接続を選択するように構成されている
。

アドレスレジスタ１４６は、セル１１０のＤＲＡＭ１４
０のアドレスペースをウェーハ規模集積回路配列の他の
セル内に包含され得るＤＲＡＭに関連して構成するため
に使用される。アドレスレジスタは、ＤＲＡＭ１４０に
よって実現されているアドレス空間を指定するようにセ
ント可能である。この空間内に存在する読み出し或は書
き込み動作のためのアドレスは、アドレスレジスタ１４
６に制御論理回路１４４を動作可能ならしめてＤＲＡＭ
１４０へアクセスせしめる。反対に、アドレスレジスタ
１４６によって指定されたアドレス空間内に存在しない
アドレスは、特定のセル１１０のＤＲＡＭ１４０へアク
セスすることはできない。（但し、仮説配列内の別のセ
ル１１０はアドレスレジスタ１４６によって指定された
アドレス空間内にこのアドレスを有している。）以上に
同一構造のセルのウェーハ規模集積回路配列内に使用さ
れるセルのアーキテクチャを説明した。このアーキテク
チャは、配列の種々のセルの論理回路が接続装置によっ
て論理的に接続されてこれらのセルの線形配列即ちチェ
ーンを形成可能ならしめるように、各セル上に論理回路
と共に選択装置を形成することを企図している。このよ
うに形成すると、各論理回路とチェーン内の次の論理回
路との間には既知の、且つ最小の遅延が形成される。

以上に本発明の詳細な説明したが、当業者ならば種々の
変更を施し得ることが明白であろう。例えば、構成ラッ
チ７１〜７５はサンプル機能を遂行するフユーズに置換
することができ、この場合セルはホストからのプローブ
付き接続によって試験し、その試験の結果に従ってチェ
ーン内の各セルを構成するようにフユーズ接続を遮断す
る。更に、上記説明は同一構造のセルの配列に関するも
のであったが、これは本発明の実施に必ずしも真ではな
い。例えば、若干のセル１０が機能論理回路２０として
記憶装置を、また他のセルが演算論理ユニット或は他の
ディジタル機能を担持していても差支えない。また構成
も多くの変更及び変化の対象となり得る。チェーンの形
成中にセルに進入する時、そのセルの全境界を開いて、
そのセルを別の目的セルから゛分離するために見出した
第１の開かれた境界を、トークンが横切って前進する境
界とすることができる。

最後に、セルのウェーハ規模集積回路配列からセルの線
形配列を形成する際の本発明の詳細な説明した。これが
現在では本発明の使用の最良モードではあるが、単なる
例示に過ぎない。本明細書の冒頭に指摘したように、本
発明は如何なる配列にも適用可能であり、必ずしもウェ
ーハ規模集積回路の使用に拘束されるものではない。

【図面の簡単な説明】

第１図は本発明のセルアーキテクチャの簡易ブロック線
図であり、 第２図は本発明の教示に従ってウェーハ規模集積回路に
形成されたセルの配列を示し、第３図は本発明の教示に
従って形成されたセルヘクロック信号を伝達する好まし
い方法を示す簡易ブロック線図であり、 第４Ａ図は本発明に使用される構成ラソチを示し、 第４Ｂ図は簡単な構成アルゴリズムによってセルの順次
論理相互接続を示すための本発明に従って構成された４
つのセルの図式的配列であり、第４Ｃ図は本発明の教示
に従って構成されたセルの線形配列を構成する際の主要
段階を簡易化した形状で示す流れ図であり、 第５図は記憶装置と組合わせた本発明の使用を示し、 第６図は第１図に示すように構成された２つのセル間の
境界を開くために使用される回路を示す。 １０．１１０・・・・・・セル １２．１１２・・・・・・マルチプレクサ１６．１１６
・・・・・・論理回路 １８．１１８・・・・・・パイプラインレジスタ２０．
１２０・・・・・・機能論理回路２２・・・・・・構ｔ
ｃ論理回路 ２２Ｗ・・・・・・ラッチ ２３・・・・・・ＯＲゲート ２７Ｗ・・・・・・電力投入時リセソト回路３０．３１
．３２．３３．５４．５６・・・・・・バス３８・・・
・・・セル配列 ４０・・・・・・信号経路（チェーン〉５０・・・・・
・ホストコンピュータ ５２・・・・・・ウェーハ ６０・・・・・・入力レジスタ ６２・・・・・・同期用レジスタ ７０・・・・・・ラッチのバンク ７１．７２．７３．７４．７５・・・・・・ランチ０・
・・・・・ＤＲＡＭ ２・・・・・・復号回路 ４・・・・・・制御論理回路 ６・・・・・・アドレスレジスタ ８・・・・・・シフト／バスマルチプレクサ手 続 補 正　書（方式） ％式％ ２、発明の名称 線形配列ウェーハ規模集積回路 アーキテクチャ ３、補正をする者 事件との関係

Claims (1)

1. 【特許請求の範囲】 １、セル状の配列に使用するのに適するセル構造であっ
   て、セルはＮ境界を有するように形成され、各境界はそ
   れぞれ信号を伝達する入力バス手段及び出力バス手段と
   、第１及び第２の隣接する境界とを有し、セル構造が： 各境界に対応付けられ、その対応付けられた境界の入力
   バス手段及び出力バス手段を受けるように接続されてい
   る複数の選択入力と１つの選択出力とを有し、Ｎ−１境
   界の選択出力が関連する第１の隣接境界の出力バス手段
   に結合されていて、入力バス手段と出力バス手段との間
   を選択するように動作可能な選択手段と； 残余の選択手段と関連隣接境界の出力バス手段との間に
   接続され、論理機能を遂行するように構成され、組み立
   てられている論理手段と；各選択手段に動作可能に結合
   され、各選択手段に複数の選択入力の１つを選択せしめ
   る制御手段とを具備するセル構造。 ２、制御手段が、各選択手段に関連出力バス手段を選択
   せしめて選択出力へ伝達させるように動作可能な電力投
   入手段を含む請求項１記載のアーキテクチャ。 ３、各境界に対応付けられている開信号と、これらの開
   信号の何れか１つの供給に応答して関連選択手段に入力
   バス手段を選択せしめて選択出力へ伝達させる手段とを
   含む請求項１記載のアーキテクチャ。 ４、半導体ウエーハ上に形成されている実質的に同一構
   造の複数の集積回路セルであって、各セルはＮ境界を有
   するように形成され、各境界はそれぞれ信号を伝送する
   入力バス手段及び出力バス手段と、第１及び第２の隣接
   する境界とを有し、集積回路セルが更に各々： それぞれが関連する１つの境界に対応付けられ、その対
   応付けられた境界の入力バス手段及び出力バス手段を受
   けるように接続されている少なくとも一対の選択入力と
   １つの選択出力とを有し、入力バス手段と出力バス手段
   との間を選択して選択出力へ伝達するように動作可能な
   複数の選択手段と； １つの選択手段の選択出力とその１つの選択手段に対応
   付けられた境界に接する境界の出力バス手段との間に結
   合され（残余の選択手段の選択出力はこれら残余の選択
   手段に対応付けられた境界に接する境界の出力バス手段
   に結合され）、論理機能を遂行するように構成され、組
   み立てられている論理手段と； 各選択手段に動作可能に結合され、各選択手段に複数の
   選択入力の１つを選択せしめる制御手段とを具備する複
   数の集積回路セル。 ５、各集積回路セルは、集積回路セルの対向する境界が
   どの隣接集積回路セルに対しても１８０゜回転するよう
   に配向されている請求項４記載の複数の集積回路セル。 ６、制御手段が、各選択手段に関連出力バス手段を選択
   せしめて選択出力へ伝達させるように動作可能な電力投
   入手段を含む請求項５記載の複数の集積回路セル。 ７、各集積回路セルの各境界に対応付けられている開信
   号と、これらの開信号の何れか１つの供給に応答して関
   連選択手段に入力バス手段を選択せしめて選択出力へ伝
   達させる手段とを含む請求項４記載の複数の集積回路セ
   ル。 ８、各集積回路セルが、開信号を生成する手段と、生成
   された開信号を各隣接集積回路セルへ伝達する手段とを
   含む請求項７記載の複数の集積回路セル。 ９、半導体材料のウェーハ上に形成され、論理回路を含
   む実質的に構成されたセルの配列を具備する装置であっ
   て、配列は配列の周縁を限定する周縁セルと配列の残余
   のセルを限定する内部セルとを含み、各セルは各セルに
   接する少なくとも１つの隣接セルを有し； 各セルが更に： セルとそれに接する各隣接セルとの間の境界と； 各境界に対応付けられ、該境界に接する隣接セルから及
   び該隣接セルへそれぞれ信号を伝達する入力バス手段及
   び出力バス手段と； 選択された１つの境界に対応付けられた入力バス手段か
   ら論理回路へ信号を伝達する選択手段と； 論理回路から１つの境界に対応付けられた出力バス手段
   と選択手段とに出力データ信号を伝達する手段とを備え
   ； 選択手段が、論理回路から出力データ信号を受けて他の
   境界に対応付けられた出力バス手段へ出力データ信号を
   伝達する手段を含み、 配列の各セルが各セルに隣接するどのセルに対しても１
   ８０゜回転してウェーハ上に形成されている装置。 １０、若干のセルの論理回路を線形配列として論理的に
   接続する手段を含む請求項９記載の装置。 １１、接続手段による線形配列の論理的接続が、配列の
   隣接セルの選択手段の使用を取り入れている請求項１０
   記載の装置。 １２、線形配列のセルの論理的接続が、実質的に同一で
   あるどの隣接セルの論理回路間でもある信号遅延を発生
   する請求項１１記載の装置。