JPS63147258A - マルチノード再構成可能パイプラインコンピュータ - Google Patents

マルチノード再構成可能パイプラインコンピュータ

Info

Publication number
JPS63147258A
JPS63147258A JP62285643A JP28564387A JPS63147258A JP S63147258 A JPS63147258 A JP S63147258A JP 62285643 A JP62285643 A JP 62285643A JP 28564387 A JP28564387 A JP 28564387A JP S63147258 A JPS63147258 A JP S63147258A
Authority
JP
Japan
Prior art keywords
group
inputs
programmable
processors
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP62285643A
Other languages
English (en)
Inventor
ダニエル・エム・ノーゼンチャック
マイケル・ジー・リットマン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Princeton University
Original Assignee
Princeton University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Princeton University filed Critical Princeton University
Publication of JPS63147258A publication Critical patent/JPS63147258A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
    • G06F15/8053—Vector processors
    • G06F15/8092—Array of vector units
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明は、各ノード（ｎｏｄｅ）が、マルチプル、独
立メモリープレーンに多機能メモリー−ＡＬＵスイッチ
ネックワーク（ＭＡＳＮＩＩＴ）を通じて連結され、マ
ルチプルノードがハイパーキューブ（ｈｙｐｅｒｃｕｂ
ｅ）トポロジーにおいて連結されている、再構成可能（
ｒｅｃｏｎｆｉｇｕｒａｂｌｅ）多機能ＡＬＵパイプラ
インを含む多くのノードから構成されるコンピュータに
関する。
関　　連　　技　　術 本発明のコンピュータは、パラレルでパイプライン式の
コンピュータである。先行技術は、パラレリズムとパイ
プライニングという概念を成る限られた文脈において開
示している０例えば、米国特許第４，５８９，（１６７
号を参照されたい。
しかしながら、本発明の内部アーキテクチャは、全部で
はないとしても、殆どすべてのコンピュータ構築ブｏｙ
り（ｂｕｌｌｄｉｎｇ　ｂｌｏｃｋ）が同時にアクティ
ブであることを許容するという点において特徴を有して
いる。
米国特許第４．５８９．（１６７号は、動的（ｄｙｎａ
ｍｉｃ）に再構成可能なＡＬＵパイプラインに基づくベ
クトルプロセッサについて述べている点において先行技
術の典型的なものである。このプロセッサは、本発明の
再構成可能パイプラインの単一の機能ユニットに偵でい
る。成る意味において、本発明のノードのパイプライン
は複数のパイプラインのうちの１つのパイプラインであ
る０本発明と比較するのに恐らく値するその他の構造に
は、にｕｎｇのシストリックアレイ（Ｓｙｓｔｏｒｉｃ
　Ａｒｒａｙ）概念、ＭＩＴのデータフロー概念、及び
その他のパラレルアーキテクチャがある。
カーネギ−メロン大学のＨ，Ｔ、　　Ｋｕｎｇにょるシ
ストリックアレイ概念は、コンピュータを“波”のよう
に通るデータを含んでいる０本発明とは異なり、シスト
リックアレイシステムは、各構築ブロックが与えられた
演算を実行する同種の構築ブロックから成っている。シ
ストリックアレイコンピュータにおいては、データが流
れると、同一の構築ブロックの間の連結は、演算の間、
固定されたままである。せいぜい、構成（ｃｏｎｆｉｇ
ｕｒａｔｉｏｎ）は総てのデータがシストリックアレイ
によって処理されるまで変えることができないというだ
けである。一方、本発明においては、構築ブロック間の
接続は何時でも変えることができ、データがパイプライ
ンを通り抜けるときでもこれができる（すなわち、ダイ
ナミック連結の再配列）０本発明は、また本発明のノー
ドパイプラインの各構築ブロック（すなわち、機能ユニ
ット）が、隣りのものとは異なる作動を行うことができ
るという点においてシストリックアレイ概念とは区別さ
れる（例えば、機能ユニッ）１−浮動小数点式掛算：機
能ユニット２−整数引算；機能ユニット３−輪理的比較
等）。
さらに、演算の進行中、本発明の各構築ブロックは異な
った機能を行うことができる。
ＭＩＴデータフローコンピュータは、パイプラインの配
列内で接続できるハードウェアー呼び出しく１ｎｖｏｋ
ｅｄ）のネットワークで構成されている。
命令処理は“データフロー”と非同期である。各データ
ワードは、データの適当な命令ユニット（ｉｎｓｔｒｕ
ｃｔｉｏｎ　ｕｎｉｔ）への経路指定を決定するトーク
ンビット（ｔｏｋｅｎ　ｂｉｔ）のフィールドが付加さ
れている。各命令ユニットは、各オペランド入力（ｏｐ
ｅｒａｎｄ　１ｎｐｕｔ）のデータ列を有している。こ
の命令は、総てのオペランドが存在するに至るまで“点
火”（すなわち、実行）されない０本発明は、データの
演算の実行をする（例えば、データを処理する命令とし
て作用する）ハードウェア機能ユニットのパイプライン
ネットワークを流れるデータの概念を含んでいる。しか
しながら、本発明は非同期モードにおいては働かない、
その代わり、データはメモリーから持って来られ超高速
マイクロシーケンスユニットの中央に集められる制御装
置を通してパイプライン化された命令ユニットにスイッ
チ（ＭＡＳＮＥＴ）によって経路指定される。この同期
制御シーケンスは、データフローアーキテクチャによっ
て呼び起される非同期的分配データルーティング（ａｓ
ｙｎｃｈｒｏｎｏｕｓ　ｄｉｓｔｒｉｂｕ−ｔｅｄ　ｄ
ａｔａｒｏｕｔｉｎｇ）と鮮やかな対比をなす。
さらに、本発明は、データフローマシーン（Ｉｌａｔａ
Ｆｌｏｗ　Ｍａｃｈｉｎｅ）　と異なり、トークンフィ
ールド（すなわち、適切な機能ユニットにデータを案内
するデータフィールド）を有していないし、また機能ユ
ニットは複数の列（すなわち、複数のオペランド、命令
又は結果を保持するバッファ）を有していない、データ
フローマシーンは、データを待機する機能ユニットを有
している０本発明は、連続的にアクティブである機能ユ
ニットを有している０本発明のパイプラインの制御は、
マイクロシーケンサと称するセントラルコントローラに
よって達成され、一方、データフローマシーンは分配さ
れた制御装置を使用する０本発明は、又、ＴＡＧフィー
ルドを使用してデータの内部的な流れに基づいてそれ自
身を再構成する能力を有し、これはデータフローマシー
ンには見い出せない特徴である。
さらに、データフローコンピュータは連続的に流れるベ
クトルデータに対する一連の類似又は否類似の演算を効
果的に達成できない（すなわち、パイプラインを流れる
総てのデータ上の単一の演算機能しかない）、これに対
し、本発明はこの計算を極めて自然に達成できる。
本発明のパラレルアーキテクチャと、他のパラレルアー
キテクチャとの間には他に２つの基本的相違点がある。
第１に、本発明の各ノードは、独特のメモリー／プロセ
ッサ構想（構成）を含んでいる。他のパラレルアーキテ
クチャは、隣りのノードと連結するために増設される既
存のスタンド−アロン（ｓｔａｎｄ−ａｌｏｎｅ）コン
ピュータアーキテクチャを含んでいる。第２に、他の通
常のマルチブループロセッサ／パラレルコンピュータは
、全体的（ｇｌｏｂａｌ）な通信（ｃｏ＋ｍｍｕｎ　ｉ
ｃａ　ｔ　１ｏｎ）の間、局部的（ｌｏｃａｌ）な処理
が一時中止されるようにプロセッサ間の伝達を監視・制
御するための中央演算処理装置（ＣＰＵ）を使用する０
本発明のノードは、インタープロセッサルータ−（ｉｎ
ｔｅｒｐｒｏｃｅｓｓｏｒｒｏｕ　ｔｅｒ）と、データ
の局部的な処理を妨害しないで通信を許容するキャシュ
メモリー（ｃａｃｈｅ　ｓ＋ｅ＋＊ｏｒｙ）を使用する
。
以下の米国特許は、プログラマブル或いは再構成可能パ
イプラインプロセッサについて論じている。　　？　３
．７８７．６７３：３．８７５．３９１ｉ　３．９９０
，７３２　　；　３．９７８．４５２；４１６１．０３
６；　４＋　１６１．０３６；４、２２５　９２０．４
．２２８．４９７ｉ　４．３０？、　４４７；　４゜４
５４、４８９　；　４　、４６７、４０９　　と４．　
４９２．９５３　、プログラマブルとノンプログラマブ
ルの両方のパイプラインプロセッサの歴史について有用
な議論が米国特許４．５９８，６５５号のコラム１乃至
コラム４に見出される。さらに、マイクロパイプライン
コンピュータの初期の開発努力についての適切な議論が
、Ｐｅｔｅｒ　　Ｍ、　　Ｋｏｇｇｅ　　による「パイ
プラインプロセッサのプログラミング」と題する、１９
７７年３月号の「コンピュータアーキテクチャ」の６３
頁乃至６９真の記事に見出される。
最後に、次の米国特許をパイプライン化されたプロセッ
サについての一般的なｉＩＩ論として引用する：　４．
０５１．５５１　ｉ　４．１０１．９６０；４．１７４
．５１４ｉ　４．２４４．０１９．４．２７０　１８１
　　；　４．３６３．０９４゜４、４３８．４９４ｉ　
４．４４２．４９８；　４＋　４５４．５７８．　　；
４　４９１、０２０；　４＋　４９８．１３４と４　、
５０７．７２８゜発明の要約 簡潔に説明すると、本発明は、並行動作する強力なノー
ドを少数（例えば１２８）使用するものである６個々の
ノードは、その必要はないけれども、同時性を持たせる
（ｓｙｎｃｈｒｏｎｉｚｅｄ）ことはできる、ノードの
数を制限することによって、全体的な通信及び如何なる
与えられた問題を解決するためにも要求とされる関連す
るハードウェアとソフトウェアの関係は禦し易いレベル
に保たれ、同時に並行性に固有のものであるゲイン（（
ａｆｎ）　　とスピード（ｓｐｅｅｄ）と容量（ｃａｐ
ａｃｉｔｙ）を有利に使用できる。さらに、本発明のノ
ード間のインタープロセッサ通信は実際起こるのである
が、ノード内のデータの局部的な処理を遮ることはない
、これらの特徴が、多量のデータの迅速で大変効率のよ
い処理手段を提供する０本発明の各ノードは、速さと性
能においてクラス６のスーパーコンピュータ（例えば、
Ｃｒａｙ　２　　Ｃｙｂｅｒ２０５等）に匹敵する。与
えられたノードにおいて、コンピュータは与えられたノ
ードの各クロックサイクル中に、仮にすべてでないにし
ても機能ユニットの殆どのものがアクティブであるよう
に同期的な、動的に再構成可能なパイプラインで組織さ
れた数多くの（例えば３０の）機能ユニット（例えば、
浮動小数点算術プロセッサ、整数算術／論理プロセッサ
、特定用途プロセッサ等）を使用する。このアーキテク
チャのデザインは、メモリー内の中間的結果の記憶量を
最小にするのに役立つとともに、典型的な計算の持続す
るスピードが機械の最大のスピードに近くなるように保
証している。これは、例えば、与えられた演算に対する
現実の持続するスピードが機械の最大のスピードよりは
るかに遅い現行のクラス６のスーパーコンピュータの場
合にはないことである。さらに、本発明は、マルチプル
メモリープレーン、動的再構成可能のパイプライン及び
インタープロセッサデータルータ−間のフレキシブルで
一般的な連結関係を提供する。
本発明の各ノードは、算術／論理ユニット（ＡＬＵ）、
マルチブレーンメモリー（ｍｕｌｔｉｐｌａｎｅｍｅｍ
ｏｒｙ）及びメモリープレーンと再構成可能のＡＬ’Ｕ
間のデータのルーティングのためのメモリー−ＡＬＵネ
ックワーク（ＭＡＳＮＥＴ）を含んでいる。各ノードは
また、各ノード内に演算のタイミングと性質を指示する
ためのマイクロシーケンサとマイクロコントローラを有
している。ノード間の通信は、複数のハイパースペース
ルータ−（ｈｙ９ｅｒｓｐｔｅｅ４４４）　ｒｏｕｔｅ
ｒ）によって制御される。重要なオフライン大容量記憶
装置　（ｏｆｆ−１ｉｎｅ　ｍａｓｓ　ｓｔｏｒａｇｅ
）と関連づけられている前ｉ１　（ｆｒｏｎｔ　ｅｎｄ
　）コンピュータが、マルチノードコンピュータに入力
命令（１ｎｓｔｒｕｃｔｉｏｎｓ）を与える。ノードの
好適なトポロジー接続は、プール（ｂｏｏｌｅａｎ）　
ハイパーキューブのそれである。
各ノード内の再構成可能のＡＬＵパイプラインは、浮動
小数点プロセッサ、整数／論理プロセッサと特定用途要
素（ｓｐｅｃｉａｌ−ｐｕｒｐｏｓｅ　ｅｌｅ＋５ｅｎ
ｔ）を有している。プロセシング要素は、多くの使用例
が知られているサブストラフチャに結線される。
３つのハードワイヤードサブストラフチャ（ｈａｒｄ−
ｗｉｒｅｄ　５ｕｂｓ　ｔｒｕｅ　ｔｕｒｅ）が、再構
成可能ＡＬＵパイプライン内にしばしば現れる。１つの
サブストラフチャは、１つの２要素式ユニットから成り
、もう１つは１つの３要素式ユニットから成り、最後の
サブストラフチャは１要素式ユニットから成っている。
３要素式サブストラクチャは、２要素式サブストラクチ
ャの２倍の頻度で通常見出され、２要素式サブストラク
チ中は、１要素式サブストラクチャの２倍の頻度で見出
される。これらのサブストラフチャを有効に使用すると
、ＡＬＵパイプラインの構成をコントロールするために
使用されるスイッチングネックワークの複雑さを少なく
することに役立つ。
本発明は図面を参照することによってより理解されるで
あろう。
実　　　　施　　　　例 この詳細な説明中、同じ符号は、本発明を説明する違っ
た図面でも同じ要素を表わすために使用される。
第１図で示される本発明の好ましい実施例によるコンピ
ュータ１０は、ノード１２として言及される多くのマル
チプルメモリー／演算ユニットを含んでいる。コンピュ
ータｌＯは、高ベクトルとスカシの、効率（ｅｆｆｉｃ
ｉｅｎｃｙ）及びスピードを備えた算術及び論理演算を
実行可能な並行処理のできる汎用性を備えている。この
ような装置は、広範囲の演算問題を解く輌ことができる
。夫々のノード１２は、種々のユーザーのプログラムの
開発、マルチノードの操作及び演算、オフラインデータ
の処理に適した高い汎用性を備えた前置コンピュータ１
６にドロップラインネットワーク１８を介して接続され
ている。前置コンピュータ１６は、インターコネクショ
ン２２によってオフライン大容量記憶ユニット２０に接
続されている。夫々のノード１２は、また、ノード間コ
ネクション１４によって隣りのノードに接続されている
。理解と説明のために、２５基のノード１２だけが、第
１図に簡単なノード間リンク１４とともに示されている
。しかしながら、ノード１２は、一般的なハイパーキエ
ーブ構成によって接続されてもよいし、本発明は、適用
例に応じて要求される１２８よりも多い又は少ないノー
ドからなっていてよいことがわかるであろう、他の従来
例の並行処理コンピュータに見られるような、多数の比
較的低速のマイクロプロセッサを相互接続するのでなく
、本発明は、比較的少数の、相互接続された大容量、高
スピードの強力なノード１２を用いるものである０本発
明の好適な実施例によると、その構成は、典型的には、
１乃至１２８個のノードからなっている。このアプロー
チは、複数のノード１２の間の物理的な、及び、論理的
なインターコネクション１４の数を限定する。好ましい
接続のトポロジーは、プールのハイパーキエープ（ｈｙ
ｐｐｒｃｕｂｅ）の接続である。コンピュータ１０の夫
々のノード１２は、処理スピードと処理能力においてク
ラス６のスーパーコンピュータに匹敵する。
典型的な個々のノード１２の詳細は、第２図に示されて
いる。夫々のノード１２（これは、コンピュータ１０の
構築ブロックであるが）は、５つの基本要素からなって
いる。即ち、（１）多くの（例えば９からそれ以上の）
高性能及び特定用途要素６２を有する再構成可能なＡＬ
Ｕのパイプライン２４、（２）独立メモリープレーン３
０のグループ２８、（３）ノンブロッキングマルチプル
入力とマルチプル出力のスイッチ−ＡＳＮＥＴ　（メモ
リ／ＡＬＵスイッチ・ネットワーク）２６、（４）マイ
クロシーケンサ４０及び（５）マイクロコントローラ４
２である。
第２図は、メモリーＡＬＵネットワークスイッチ（Ｍ＾
ＳＮＩ！？）　２６によって再構成可能なパイプライン
２４に接続する８個のメモリープレーン３０からなるノ
ード１２をして示している０本明細書では、“プロセシ
ング・ユニット”、“機能ユニット１゜“プログラマブ
ルプロセッサ”及び“構築ブロック”という用語は、浮
動小数点算術プロセッサ、整数／算術／論理プロセッサ
、特定用途プロセッサ、又はこれらの組合せからなる算
術／論理ユニット６２を意味する。
マイクロシーケンサ４０は、メモリー２８．ＭＡＳＮＥ
Ｔ２６と再構成可能なＡＬＵバイブライン２４の夫々に
ライン４６を介して接続されている。同様にマイクロコ
ントローラ４２は、同じ要素にライン４４を介して接続
されている。マイクロシーケンサ４０は、種々の要素の
間又はその中でデータのクロッキングを支配し、ノード
１２の夫々のクロックチック（ｔｉｃｋ）のためのデー
タの経路（ｐａ　ｔｈｗａｙｓ）とパイプライン２４の
構成（ｃｏｎｆｉｇｕｒａ−ｔｉｏｎ）を定める役割を
果している。典型的な操作では、オペランドの新しいセ
ットがパイプライン２４に供給され、新しい結果のセッ
トがノード１２のあらゆるクロックにおいてパイプライ
ン２４から得られる。マイクロシーケンサ４０は、パイ
プライン２４、ＭＡＳＮ［！７２６、メモリープレーン
３０の構成を定めるマイクロコードを選択する責任を負
っている。典型的な操作では、アドレスは、特定の終端
アドレスに到達するまで、特定の出発アドレスから夫々
のクロック時間中に連続して増加する。アドレスランプ
（ｒａｓ＋ｐ）は演算終端の割り込みフラッグが出され
るまで連続して繰返される。メモリー２８の与えられた
プレーン３０によって使用される実際のメモリーアドレ
スは、選択されたアドレスモード４０に依存してマイク
ロシーケンサ４０のアドレスとは異なっていてよい（メ
モリープレーンについては後述を参照）。
ノード・マネジャーとも呼ばれるマイクロコントローラ
４２は、ノード１２の各部分の初期化とベリフィケーシ
ョン（ｖｅｒｉｆｉｃａｔｉｏｎ）のために使用される
。勢えられた演算のために、最初のセットアツプ後、コ
ントロールはマイクロシーケンサ４０に送られ、これが
演算が完了するまで引き継ぐ、原理的には、マイクロコ
ントローラ４２は、演算が実行されている開作動してい
る必要はない。
しかし、典型的な操作においては、マイクロコントロー
ラ４２は演算の進行を監視したり、次の演算のためのコ
ンピュータの使用されていない部分を準備させているで
あろう。
最小の単位のノード１２を構成する５つの基本要素に加
えて、夫々のノード１２は、ローカルな大容量記憶ユニ
ット、グラフィックプロセッサ、前処理又は後処理プロ
セッサ、副データルータ−１及びそれらの類似物を含む
ように拡張されてもよい、夫々のノード１２は、ノード
マネージャー４２がスタンドアロンタイプのマイクロコ
ンピュータであるため、スタンドアロンタイプのノード
として操作可能である。しかしながら、通常の場合、ノ
ード１２は前置コンピュータ１６からプログラムされる
。
１つのメモリープレーン３０の配置は、第３図に模式的
に表されている。メモリープレーン３０は高い容量を有
し、装Ｗ１０のクロックにおいてデータワードを取り出
しく読取）又は沈め（書込）ることができる、各メモリ
ープレーン３０は、読取のみ、書込のみ、或いは読取／
書込操作ができるようになっている。メモリープレーン
３０は３つの可能なアドレスモード、すなわち、（１）
直接型（ｄｉｒｅｃｔ）　、（２）翻訳型（ｔｒａｎｓ
ｌａｔｅ）　、（３）演算型（ｃｏｍｐｕｔｅｄ）のモ
ードを有している。すべての３つのモードについて、ワ
ーキングアドレスは、コンピュータ１０の前のサイクル
において、先取り（ｐｒｅｆｅｔｃｈ）アドレスレジス
ターによって先取りされる。直接型モードでは、マイク
ロシーケンサのアドレスバス４６からのアドレスが、対
象となるメモリー要素を選択するために使用される。翻
訳型モードでは、マイクロシーケンサアドレスは、アド
レスの大きなメモリーテーブル中の実行中のアドレスを
見出すために使用される。このアドレスの大きなテーブ
ルは、翻訳メモリーバンク即ちテーブル５０として示さ
れている分離型メモリーユニット中に記憶される。翻訳
テーブル５０は、メインメモリーバンク５４を通じ任意
の走査パターンを発生させるために使用することができ
る。
これはまた、成る指定されたメモリー要素が書き換えら
れることがないように守るためにも使用できる。演算型
アドレスモードは、パイプライン２４が次に読取或いは
書込されるデータワードのアドレスを定めることを許容
する。
再構成可能パイプライン２４は、第４図にユニット６２
として示される種々のプロセシング要素と、第５Ａ図、
第５Ｂ図にフローネット（ＦＬＯＮＥＴ）７０として示
されるスイッチ網からなっている（ＦＬＯＮＥＴは、　
Ｆｕｎｃｔｉｏｎａｌ　　ａｎｄ　　Ｌｏｇｉｃａｌ　
　ＯｒｇａｎｉｚａｔｉｏｎＮＥＴｗｏｒｋの略語であ
る）、３つの永続的ハードワイヤー型（ｐｅｒｍａｎｅ
ｎｔｌｙ　ｈａｒｄｗｉｒｅｄ）サブストラッチ中すな
わちユニット６２．６４又は６６がＦＬＯＮＥＴに接続
されている。　ＦＬＯＮＥＴ７０は、第５Ａ図中に６８
、そして第５Ｂ図中に６９で集合的に示されているパイ
ブラインサブストラフチャ６２，６４゜６６の結線を再
構成（ｒｅｃｏｎｆｉｇｕｒｅ）する、特定の再構成可
能な相互接続は、新しい再構成がノード１２のクロック
時間内に形成できるように電子スイッチによって達成さ
れる。特定の情況におけるハイレベルのデータ処理の例
が第４図に示されている。パイプライン型プロセシング
要素は、浮動小数点算術プロセッサ（例えばＡＭＤ２９
３２５、Ｗｅｉｔｅｋ　１０３２／１０３３）、整数算
術／論理ユニット６２（例えばＡＭＤ２９３３２）、ベ
クトル再生ユニット或いは収束検査機（ｃｏｎｖｅＨｅ
ｎｃｅｃｈｅｃｋｅｒｓ）のような特定用途要素からな
る。前述の特定用途要素に関する有用な議論が　Ｄ、　
Ｍ。
Ｎｏｎ５ｅｃｈｕｃｋ＋　　　Ｍ、　　Ｇ、　　　Ｌｉ
ｔｔｍａｎ＋　　Ｗ、　　　ＦｌａｎｎｅｒｙによるＪ
　、Ｓｅｔ、ＣｏｍｐｕｔｅのＶｏｌ、ＩＮｏ、　１　
（１９８６）の“ナビエストークスのコンピュータのミ
ニノード上における二・次元の非定常粘性流体のシュミ
レーシゴン”と題する記事の中に見出される。プロセシ
ング要素６２は、多くのユーザーの応用プログラムにし
ばしば使用されている３つの個別のサブストラフチャ６
２．６４．６６とともに結線されている。最も一般的に
使用されるサブストラフチャ６４．６６の二つは、第４
図に点線で囲まれた要素として示されている。サブスト
ラフチャ６４は、４つの入力と１つの出力を存する３つ
のＡＬＵユニット６２からなっている。２つのＡＬＵユ
ニット６２は２対で合計４つの入力を受ける。
２つのＡＬＵユニット６２の出力が、第３のＡＬＵユニ
ット６２の２つの入力を形成する。３つのＡＬＵユニッ
ト６２の夫々は、浮動小数点及び整数付加、減算、乗算
、及び除算、論理的ＡＮＤ、　ＮＯＴ、ＯＲ，ＮＯＴ　
、及び排他的ＯＲ，マスク、桁送りを行うことができ、
定数を記憶させるために使われる論理的レジスターファ
イルとともに比較機能を行うことができる。サブストラ
フチャ６６は、２つの算術／論理ユニット６２からなっ
ており、３つの入力と１つの出力を受けもつようになっ
ている。
２つのＸ　術／１！理ユニット６２の１つは、２つの入
力を受け、第２の算術−論理ユニット６２のための１つ
の入力を形成する出力を作り出す、第２の算術／論理ユ
ニット６２に他の入力が直接外側から送りこまれる。サ
ブストラフチャ６６の１つの入力は第２の算術／論理ユ
ニット６２から供給される。したがって、サブストラフ
チャ６２は、３入力、ｌ出力の装置からなつている。第
３のそして、最後の最も一般的なサブストラフチャは、
−個のスタンドアロン算術／論理ユニット６２であり、
２つの入力と１つの出力を有している。サブストラフチ
ャ６２．６４．６６は、これら夫々の構成に永続的に結
線されている。しかしながら、これらのユニットの再構
成はＦＬＯＮＥＴ７０によって制御される。簡略化され
たＰＬＯＮＥＴ７０が、模式的に第５Ａ図に示されてい
る。簡略化のため、２つの３要素式サブストラクチャ６
４．２つの２要素式サブストラクチ＋６６及び２つの１
要素式サブストラクチャ６２が図示されている。この構
成によって、１２の機能ユニットのハイレベルな再構成
可能パイプライン２４を得ることができる。
第５Ｂ図は、ＦＬＯＮＥＴ／ＡＬｔｌの接続の最適状態
のレイアウトを示している０本発明の好ましい実施例１
０によると、３要素式サブストラクチ中６４と２要素式
サブストラクチャ６６の最適比は、１．５〜２．０：１
の範囲にある。同様に、２要素式サブストラクチャ６６
と１要素式サブストラクチャ６２の最適比はおよそ２：
１である。したがって、第５Ｂ図は、８つの３要素式サ
ブストラクチャ６４と４つの２要素式サブストラクチ中
６６と２つの１要素式サブストラクチャ６２からなる最
適な図を示していることになる。３要素式サブストラク
チャ６４の数は第５Ｂ図で示される実施例では、６〜８
の間で変更することができる。前述した好ましい比はお
およその値であり、実際の使用に際してわずかに変更し
てもよい、しかしながら、前述の比が、実際に最適に近
い結果を示すことがわかった。
本発明の好ましい実施例によると、第５Ｂ図のサブスト
ラフチャ６２．６４．６６の集合６９は後述のように組
織される機能ユニット即ち、構築ブロック６２を有して
いる。すなわち、８つのサブストラフチャ６４中の３つ
の機能ユニット６２（即ち、プログラマブルプロセッサ
）の夫々は、ＡＭＤ２９３２５のような浮動小数点プロ
セッサであり、サブストラフチャ６６の２つは、ＡＭＤ
２９３２５のような浮動小数点プロセッサの形式の２つ
の機能ユニット６２を夫々有しており、一方、残りの２
つのサブストラフチャ６６は、ＡＭＤ２９３３２のよう
な整数／論理プロセッサを有しており、最後に、残りの
機能ユニット６２の１つはＡＭＤ２９３２５のような浮
動小数点プロセッサであり、他の１つの機能ユニット６
２はＡＭＤ２９３３２のような整数／論理プロセッサで
ある。或いは、ハイブリット機能ユニット６２を形成す
るようにプロセッサを対にすることもできる。
例えば、ＡＭＤ２９３２５のような浮動小数点プロセッ
サは、同業者によって周知の方法によって、ＡＭＤ２９
３３２のような整数／論理プロセッサと一対にすること
ができる。これによって、機能ユニット６２は、浮動小
数点型と整数／論理型間の切り換えが可能となる。又、
同様の結果を得るために、Ｗｅｉｔｅｋ３３３２のよう
な１つの多機能プロセッサ（浮動小数点型、整数算術／
論理型）を使用することもできる。
ＭＡＳＮＩ！７２６　（、すなわち、Ｍｅｍｏｒｙ　Ａ
ｌｕ　５ｗ１ｔｃｈ　ＮＥＴ−ｗｏｒｋ）は、第６図で
、１６の入力と１６の出力を有するものとして詳細に示
されている。　Ｍ”ＭＳＮＥＴ２６は、如何なる入力の
出力に対する接続もノンブロッキングであるようにビー
ンズ（Ｂｅｎｅｓ　）スイッチネットワーク配列に交差
して接続されパイプライン化された、レジスターファイ
ル７２（例えば、Ｗｅｉｔｅｋ　ｌ　（１６６　）から
構成されている。第６図に示されるＭＡＳＮＥＴ２６は
、１６Ｘ１６の回路である。
夫々のレジスターファイル７２がローカルメモリーを有
していることは、また、ＭＡＳＮＥＴ２６を使用するこ
とによりネットワークを通じて流れるデータに再指令を
与えることができることを意味している。この特徴は、
例えば、共通のソースから２つのデータの流れを作り出
し、種々の要素によって一方が他方に対して遅延させら
れるようにするためにも用いることができる。共通のソ
ースから複数データの流れを形成できることは、？ＩＭ
ＳＮＥＴ　２６のもう１つの特徴である。第７図は、２
×２のＭＡＳＮＥＴ　（即ち、１つのレジスターファイ
ル７２）が如何にしてこれらの簡単な２つのタスクを実
行するかをより明確に示している。
ＭＡＳＮＥＴ　２６は、また、ハイパースペースルータ
−８０を通じ、境界の（ｂｏｒｄｅｒｉｎｇ）ノード１
２にノードの境界線に対応するデータワードを経路指定
する（　ｒｏｕｔｅ）ノード間通信（ｃｏｍｍｕｎｉｃ
ａｔｉｏｎ）のためにも使用される。このルーティング
（ｒｏｕｔｉｎｇ）は、付加的な遅延を導入することな
く　ＭＡＳＮ［！７２６を通じてデータが流れる時に達
成される。同様に、与えられたノードのハイパースペー
スルータ−８０は、遅延の導入なしに、必要な時にデー
タストリーム中に境界点値（ｂｏｕｎｄａｒｙ　ｐｏｉ
ｎｔ　ｖａｌｕｅ）を組み入れることができる。ノード
間通信の詳細な説明は以下の通りである。
マルチノードコンピュータ１０の全体的なトポロジーは
、ハイパーキューブのトポロジーである。
ハイパーキューブは、任意のノード間通信のために必要
とされる時間とノード１２の間の物理的な接続の数の間
の妥協を表している。２つのアドレスモードがノード間
データ通信、即ち、（１）全体的（ｇｌｏｂａｌ）なア
ドレス及び（２）明示（ｅｘｐｌｉｃｉｔ）のバウンダ
リ・ポイント・デフェニションすなわちＢＰＤをサポー
トする。全体的なアドレスは、単純に拡張したアドレス
であり、ここでアドレスがデータのノード／メモリープ
レーン／オフセットを特定づける。ソフトウェアの見地
からは、アドレスはコンピュータ１０中でそのレンジ全
てのノードに（ａｃｒｏｓｓ）及ぶ線形の単純なアドレ
スとして取扱われる。ノード間通信はソフトウェアによ
って処理され、デフオールド・アービトレイシッン及び
コミュニケーシゴン・ロック・パラメータが選択された
場合、プログラマ−には明確にわかる。ＢＰＤは、バウ
ンダリ・ポイントの明示のデフェニシ四ン、それらのソ
ース及びすべての目的地アドレスを含んでいる。ＢＰＤ
データが発せられたときはいつでも、直ちに第８図に示
される目的地ノード１２中のＢＰＤキャッシュ８２に経
路指定される。ローカルアドレスとＢＰＤは混成されて
もよい、ＢＰＤは、他のノードによってデータが要求さ
れる前に予めバウンダリ・ポイント・データを通信する
ことによって、ノード間通信のオーバーヘッドを殆ど除
（能力をもっているが、ＢＰＤに優る全体的アドレスの
主な利点は、ソフトウェアを簡易化することである。
データは、夫々のノード１２に取付けられているローカ
ルスイッチネックワークを使用してノード１２の間を物
理的に経路指定される。ハイパースペースルータ−８０
として前に言及したローカルスイッチネックワークが、
第８図に表されている。ハイパースペースルータ−８０
は、ビーンズネックワークに似たトポロジーの、ノンブ
ロッキング・パーミュテーション・ネックワークである
。
マルチノードクラスのコンピュータすなわち等級ｄ（即
ち、ＮＮ−２ｄ、ＮＮはノードの数）のためには、ハイ
パースペースルータ−はｄ個の隣り合うノード１２に、
ホストノード１２のための１つの付加的な入力をプラス
し、ｄ＋１の入力を可能としている。データは、データ
が持っている目的地アドレスがハイパースペースルータ
−のスイッチ状態を設定するために使用される点におい
てセルフルーティング（ｓｅＨ−ｒｏｕｔｉｎｇ）であ
る、８ノ一ド式システムが第８図に示されている。この
例では、ｄ−３であり、夫々のハイパースペースルータ
−８０は３つのマイナークロック遅延を有する、４×４
のネックワークを有している。ｄが整数であり、３＜ｄ
＜８の場合では、８×８のルータ−８０が必要であり、
ｄ−７であると完全なスイッチ利用ができる。ハイパー
スペースルータ−８ば１ｎｚ−１ｄ　＝　１の出力のた
めに構成されなければならないので、最適なハードウェ
ア性能は、次のサイズを有するコンビエータアレイによ
って与えられる。
１１Ｉ ＮＮ−−、ｎ−０ｎ　　Ｌ　　Ｌ　　３・・’１．２．
８，１２８．・・・個のノードの構成は、完全にハイパ
ースペースルータ−８０を利用する。
非整数Ｊ！ｎｓｄを有するマルチノードコンピュータの
構成も、また、ハイパースペースルータ−８０が次の整
数の次元にスケールアップされる場合を除いてサポート
される。このことは、付加的なスイッチのハードウェア
が負担となる点は別として、僅かに大きい量の記憶装置
がパーミエテーシ目ンテーブルのために要求されるだけ
であるという点でそれほどシビアではない、ノードは、
これらのテーブルを高速検索テーブル中に記憶する。テ
ーブルの長さは（ｄ＋１）である、コンピュータが１２
８のノードを超えて、大きくなると、ハイパースペース
ルータ−は１６Ｘ１６のスイッチに増える。検索テーブ
ルは限界を越えて大きくなるから、パーミニチージョン
・ルーティングは、検索テーブルよりもいくらか遅いビ
ットスライス（ｂｉｔ−ｓｌｉｃｅ）ハードウェアによ
って達せられる。これらの考え方に基づき、当初の好ま
しいコンピュータ構成として１２８のノードを設定した
。
ノード１２間のデータ伝達は、１ギガバイト／秒のｄｕ
ｐｌｅｘ比でバイト−シリアル・フォーマット中の光フ
アイバーケーブルで行われる。この速さは時々起こるバ
ースト伝達と、また、将来のコンピュータの拡張のため
の略々２倍規模のヘッドルームを与える。夫々のノード
１２は、キャッシュバスサイクルのためのホストノード
要求がない場合でも、ハイパースペースルータ−８０に
よす連続的にデータが増加する１つのＭワード（Ｍｗｏ
ｒｄ）バウンダリ・ポイントとライト・スルー（ｗｒｉ
ｔｅ−ｔｈｒｏｕｇｈ　）キャッシュを有している。か
くして、現在のバウンダリ・データはＡＬＵバイブライ
ン入力に物理的に論理的に近く維持される。
本発明は、好ましい実施例を参照して説明したが、本発
明の趣旨及び範囲を外れることなく種々の変更が本発明
を構成するある部分や方法についてなしうろことが理解
されるであろう。
【図面の簡単な説明】
第１図は、ブールハイパーキューブ（ｂｏｏｌｅａｎｈ
ｙｐｅｒｃｕｂｅ）の部分集合である、隣同志が２次元
に配列されたグリッドの形に配列されたマルチプルノー
ドコンピュータの実施例の図、 第２図は、メモリー／ＭＡＳＮＩ！ＮＴ　／＾Ｌυの回
路接続を図示した単一ノードの模式図、 第３図は、第２図に示すような単一ノード内の１つのメ
モリープレーンのレイアウトを描いた模式線図、 第４図は、各ノーＦの再構成可能のＡＬＵパイプ内に見
出される５つの算術／論理ユニットで形成された２つの
代表的なサブストラフチャ（ｓｕｂ−ｓｔｒｕｃｔｕｒ
ｅｓ）の図、 第５図Ａは、サブストラフチャの構成を変えることを許
容する典型的なＡＬＵパイプライン機構とスイッチング
ネットワーク（ＦＬＯＮ［！↑）の図、第５図Ｂは、再
構成可能ＡＬＵバイブラインにおいて３つの普通のサブ
ストラクチ中のグループに対するＦＬＯＮｆｌＴの接続
の好適実施例の図、第６図は、ブロックが６ポートレジ
スターフアイルを表わす、３２−レジスターｘｎビット
の、メモリー／ＡＬＵネットワークスイッチと、ノード
間通信ユニットの概略線図、 第７図は、ｐ”要素の相対移動により如何にして入力デ
ータが２つの出力データを取り出せるかを図示した２×
２Ｍ八ＳＮ［！Ｔの模式図、第８図は、ハイパースペー
スルータ−の各ノードのＭＡＳＮＩ！？ユニットに対す
る関係を示した８−ノードハイパーキューブの模式図で
ある。 １０・・・コンピュータ　　　　　　　１２・・・ノー
ド１６・・・前置コンピュータ １８・・・ドロップラインネットワーク２０・・・オフ
ライン大容量記憶ユニット２４・・・再構成可能ＡＬＵ
パイプライン２６・・・ＭＡＳＮＥＴ ３０・・・独立メモリープレーン ４０・・・マイクロシーケンサ ４２・・・マイクロコントローラ ５０・・・翻訳テーブル ５４・・・メインメモリーバンク ７０　・Ｆ　Ｌ　ＯＮ　Ｅ　Ｔ ７２・・・レジスターファイル ８８・・・ハイパーキューブルータ− ＦＩＧ、４ オペランド（λカ） 結果（出力）

Claims (28)

    【特許請求の範囲】
  1. （１）それぞれが再構成可能論理演算パイプラインユニ
    ットを含む複数のノードと、 前記ノードの間においてデータを経路指定するためのル
    ーティング手段を有してなる、 マルチノード並行処理コンピュータ装置。
  2. （２）前記各ノードがさらに内部メモリーを有している
    、特許請求の範囲第１項に記載の装置。
  3. （３）各ノードが、さらに前記内部メモリーから前記マ
    スネットを通って前記再構成可能ＡＬＵパイプラインユ
    ニットに、及び前記再構成可能ＡＬＵパイプラインユニ
    ットから前記マスネットを通って前記内部メモリーにデ
    ータを経路指定する為のメモリーＡＬＵスイッチネック
    ワーク（マスネット）を有している、特許請求の範囲第
    ２項記載の装置。
  4. （４）前記再構成可能ＡＬＵパイプラインユニットが、 入力及び出力を有する第１の構成において永続的に結合
    されているプログラマブルプロセッサの第１のグループ
    と、 同様に入力と出力を有し、前記第１の構成とは異なる第
    ２の構成において永続的に接続されているプログラマブ
    ルプロセッサの第２のグループと、 前記第１及び第２のグループを互いに選択的に接続する
    ためのＡＬＵパイプライン構成スイッチングネットワー
    ク手段（フローネット）と、を有し、 かくして、前記再構成可能ＡＬＵパイプラインユニット
    が前記フローネットからの命令に応じて選択的に異なる
    演算を行うことを特徴とする、 特許請求の範囲第３項記載の装置。
  5. （５）前記第１のグループのプログラマブルプロセッサ
    が、 少なくとも２つの入力と少なくとも１つの出力を有する
    第１のプロセッサと、 少なくとも２つの入力と少なくとも１つの出力を有する
    第２のプロセッサと、 同じく出力を有し前記第１及び第２のプログラマブルプ
    ロセッサの出力に永続的に接続されている２つの入力を
    有する第３のプログラマブルプロセッサを有し、 かくして、前記第１のグループへの入力が前記第１及び
    第２のプログラマブルプロセッサの入力を構成しかつ前
    記第１のグループの出力が第３のプログラマブルプロセ
    ッサの出力を構成するようになっている、 特許請求の範囲第４項記載の装置。
  6. （６）前記第２のプログラマブルプロセッサが、 少なくとも２つの入力と少なくとも１つの出力を有する
    第４のプログラマブルプロセッサと、 ２つの入力と１つの出力を有する第５のプログラマブル
    プロセッサを有し、前記第５のプログラマブルプロセッ
    サの前記入力の１つは前記第４のプログラマブルプロセ
    ッサの出力に永続的に接続されており、かくして、 前記第２のグループの入力が前記第４のプログラマブル
    プロセッサに対する２つの入力を構成し、且つ前記第５
    のプログラマブルプロセッサの入力であって前記第４の
    プログラマブルプロセッサの出力に接続されていないも
    の、そして、第２のグループの出力が、前記第４のプロ
    グラマブルプロセッサの出力を構成するようになってい
    る、 特許請求の範囲第５項記載の装置。
  7. （７）前記再構成可能ＡＬＵパイプラインユニットが更
    に前記第１及び第２のプログラマブルプロセッサに選択
    的に接続するために、前記フローネットに接続されるそ
    れぞれのプログラマブルプロセッサからなるプログラマ
    ブルプロセッサの第３のグループを有している、 特許請求の範囲第６項記載の装置。
  8. （８）ある与えられた再構成可能可能ＡＬＵパイプライ
    ンユニットにおける前記プログラマブルプロセッサの第
    １のグループのものの前記プログラマブルプロセッサの
    第２のグループのものに対する比がほぼ１．５乃至２．
    ０：１．０の範囲にある、特許請求の範囲第７項記載の
    装置。
  9. （９）前記プログラマブルプロセッサの第２のグループ
    のものの前記プログラマブルプロセッサの第３のグルー
    プのものに対する比がほぼ２．０：１．０である、特許
    請求の範囲第８項記載の装置。
  10. （１０）前記内部メモリーが複数のメモリープレーンか
    らなる、特許請求の範囲第９項記載の装置。
  11. （１１）各メモリープレーンが、 メインメモリーバンクと、 前記メインメモリーバンクから、また、に対してデータ
    を伝達するためのアドレスマルチプレクサと、 前記メモリーバンクと前記アドレスマルチプレクサとの
    間に接続されている先取アドレスレジスターと、 前記アセンブリーバンクをアランダムアクセス方式にお
    いて操作するための前記アドレスマルチプレクサに接続
    されている翻訳テーブル手段、を有する、 特許請求の範囲第１０項記載の装置。
  12. （１２）各ノードが、さらに、前記内部メモリー、マス
    ネット及び前記再構成可能ＡＬＵパイプラインユニット
    の間におけるデータのブロッキングを支配するための前
    記内部メモリー、マスネット及び再構成可能のＡＬＵパ
    イプラインユニットに接続されているマイクロシーケン
    サー手段を有する、特許請求の範囲第１１項記載の装置
    。
  13. （１３）各ノードが、さらに、前記内部メモリー、マス
    ネット、再構成可能ＡＬＵパイプラインを初期化し、ベ
    リファイするための前記内部メモリー及びマスネット、
    前記再構成可能ＡＬＵパイプラインに接続されているマ
    イクロコントローラを有する、特許請求の範囲第１２項
    記載の装置。
  14. （１４）前記マスネットがどのような入力のどのような
    出力に対する結合関係もノンブロッキングとなるように
    、ビーンズスイッチングネットワークにおいて結合され
    、パイプライン化されている複数のレジスターファイル
    を有する、特許請求の範囲第１３項記載の装置。
  15. （１５）ＢＰＤデータを特定の目的地ノードに経路指定
    するために前記ルーティング手段、前記マスネットの間
    に結合されているバウンダリ・ポイント・デフェニショ
    ン、キャッシュ手段を具え、かくして前記装置が全体的
    アドレス、ＰＢＤアドレスモードをサポートするように
    なっている、特許請求の範囲第１４項記載の装置。
  16. （１６）前記ノードにデータと命令を送るための前置コ
    ンピュータと前記前置コンピュータに結合しうるオフラ
    インの大容量記憶手段を有する、特許請求の範囲第１５
    項記載の装置。
  17. （１７）前記ノードが、ブールハイパーキューブのトポ
    ロジーにおいて結合され、かつその数が１〜１２８の間
    において変化する、特許請求の範囲第１６項記載の装置
    。
  18. （１８）入力及び出力を有する第１の構成において永続
    的に結合されているプログラマブルプロセッサの第１の
    グループと、 同様に入力及び出力を有して前記第１の構成とは異なる
    、第２の構成において永続的に接続されているプログラ
    マブルプロセッサの第２のグループと、 前記第１及び第２のグループを選択的に接合するための
    スイッチング手段（フローネット）を有し、 前記スイッチング手段からの命令に応じて選択的に異な
    る演算を行うようにした、 再構成可能コンピュータ装置。
  19. （１９）前記プログラマブルプロセッサの第１のグルー
    プのものが、少なくとも２つの入力及び少なくとも１つ
    の出力を有する第１のプログラマブルプロセッサと、 少なくとも２つの入力と１つの出力を有するプログラマ
    ブルプロセッサと、 同様に出力を有して前記第１及び第２のプログラマブル
    プロセッサの出力に永続的に連結されている２つの入力
    を有する第３のプログラマブルプロセッサを有し、前記
    第１のグループの入力が前記第１及び第２のプログラマ
    ブルプロセッサの入力を構成し、且つ前記第１のグルー
    プの出力が前記第３のプログラマブルプロセッサの出力
    を構成するようになっている、 特許請求の範囲第１８項記載の範囲。
  20. （２０）前記プログラマブルプロセッサの第２のグルー
    プのものが、 ２つの入力及び１つの出力を有する第４のプログラマブ
    ルプロセッサと、 ２つの入力及び１つの出力を有する第５のプログラマブ
    ルプロセッサであって、前記第５のプログラマブルプロ
    セッサの入力の１つが前記第４のプログラマブルプロセ
    ッサの出力に永続的に連結されており、 前記第２のグループの入力が前記第４のプログラマブル
    プロセッサに対する２つの入力を構成し、且つ前記第５
    のプログラマブルプロセッサに対する入力であって前記
    第４のプログラマブルプロセッサの出力に連結されてい
    ないもの、そして前記第２のグループの出力が、前記第
    ５のプログラマブルプロセッサの出力を構成している、 特許請求の範囲第１９項記載の装置。
  21. （２１）２つの入力及び１つの出力を有するそれぞれの
    プログラマブルプロセッサを有してなる第３のプログラ
    マブルプロセッサのグループであって、その第３のグル
    ープは前記第１及び第２のグループと選択的に接続する
    ため、前記スイッチング手段に結合されている、特許請
    求の範囲第２０項記載の装置。
  22. （２２）前記内部メモリーから前記マスネットを通って
    前記スイッチング手段及び前記スイッチング手段から前
    記マスネットを通して前記内部メモリーにデータを移送
    するためのメモリーＡＬＵスイッチネットワーク手段（
    マスネット）をさらに有する、特許請求の範囲第２１項
    記載の装置。
  23. （２３）前記内部メモリー、マスネット及びスイッチン
    グ手段の間においてデータのブロッキングを支配するた
    め、前記内部メモリー、マスネット、及びスイッチング
    手段に連結されているマイクロシーケンサ手段をさらに
    有する、特許請求の範囲第２２項記載の装置。
  24. （２４）前記内部メモリー、マスネット及びスイッチン
    グ手段を初期化し、その状態をベリファイするための前
    記内部メモリー、マスネット、スイッチング手段に連結
    されているマイクロコントローラ手段をさらに有する、
    特許請求の範囲第２３項記載の装置。
  25. （２５）前記プロセッサの少なくともいくつかのものが
    、浮動小数点算術プロセッサからなる、特許請求の範囲
    第１８項記載の装置。
  26. （２６）前記プロセッサの少なくともいくつかのものが
    、整数算術論理プロセッサである、特許請求の範囲第１
    ８項記載の装置。
  27. （２７）前記プログラマブルプロセッサの第１のグルー
    プのものの、前記プログラマブルプロセッサの第２のグ
    ループのものに対する比がほぼ１．５乃至２．０：１．
    ０の範囲にある、特許請求の範囲第１８項記載の装置。
  28. （２８）前記プログラマブルプロセッサの第２のグルー
    プのものの、前記プログラマブルプロセッサの第３のグ
    ループのものに対する比がほぼ２．０：１．０である、
    特許請求の範囲第２１項記載の装置。
JP62285643A 1986-11-14 1987-11-13 マルチノード再構成可能パイプラインコンピュータ Pending JPS63147258A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US931.549 1986-11-14
US06/931,549 US4811214A (en) 1986-11-14 1986-11-14 Multinode reconfigurable pipeline computer

Publications (1)

Publication Number Publication Date
JPS63147258A true JPS63147258A (ja) 1988-06-20

Family

ID=25460953

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62285643A Pending JPS63147258A (ja) 1986-11-14 1987-11-13 マルチノード再構成可能パイプラインコンピュータ

Country Status (9)

Country Link
US (1) US4811214A (ja)
EP (1) EP0268435B1 (ja)
JP (1) JPS63147258A (ja)
AU (1) AU599428B2 (ja)
CA (1) CA1288170C (ja)
DE (1) DE3751235T2 (ja)
DK (1) DK595887A (ja)
ES (1) ES2070825T3 (ja)
NO (1) NO874742L (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5740463A (en) * 1994-07-22 1998-04-14 Mitsubishi Denki Kabushiki Kaisha Information processing system and method of computation performed with an information processing system
JP2005512186A (ja) * 2001-11-30 2005-04-28 クイックシルヴァー テクノロジイ，インコーポレーテッド 固定の特定用途向け計算要素を有する適応集積回路の構成および動作のためのシステム
JP2011175655A (ja) * 2002-10-31 2011-09-08 Lockheed Martin Corp 多数パイプライン・ユニットを有するパイプライン加速器、関連計算マシン、並びに、方法
US9665397B2 (en) 2001-03-22 2017-05-30 Cornami, Inc. Hardware task manager

Families Citing this family (173)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5093920A (en) * 1987-06-25 1992-03-03 At&T Bell Laboratories Programmable processing elements interconnected by a communication network including field operation unit for performing field operations
US5008882A (en) * 1987-08-17 1991-04-16 California Institute Of Technology Method and apparatus for eliminating unsuccessful tries in a search tree
US5148547A (en) * 1988-04-08 1992-09-15 Thinking Machines Corporation Method and apparatus for interfacing bit-serial parallel processors to a coprocessor
US5005120A (en) * 1988-07-29 1991-04-02 Lsi Logic Corporation Compensating time delay in filtering signals of multi-dimensional reconvigurable array processors
US5452231A (en) * 1988-10-05 1995-09-19 Quickturn Design Systems, Inc. Hierarchically connected reconfigurable logic assembly
US5241635A (en) * 1988-11-18 1993-08-31 Massachusetts Institute Of Technology Tagged token data processing system with operand matching in activation frames
US5109353A (en) * 1988-12-02 1992-04-28 Quickturn Systems, Incorporated Apparatus for emulation of electronic hardware system
US5329470A (en) * 1988-12-02 1994-07-12 Quickturn Systems, Inc. Reconfigurable hardware emulation system
US5280620A (en) * 1988-12-16 1994-01-18 U.S. Philips Corporation Coupling network for a data processor, including a series connection of a cross-bar switch and an array of silos
NL8803079A (nl) * 1988-12-16 1990-07-16 Philips Nv Koppelnetwerk voor een dataprocessor, voorzien van een serie-schakeling met ten minste een herconfigureerbare schakelmatrix en ten minste een batterij silo's alsmede dataprocessor voorzien van zo een koppelnetwerk.
US5099421A (en) * 1988-12-30 1992-03-24 International Business Machine Corporation Variable length pipe operations sequencing
US5155820A (en) * 1989-02-21 1992-10-13 Gibson Glenn A Instruction format with designations for operand lengths of byte, half word, word, or double word encoded in address bits
US5369593A (en) 1989-05-31 1994-11-29 Synopsys Inc. System for and method of connecting a hardware modeling element to a hardware modeling system
US5353243A (en) * 1989-05-31 1994-10-04 Synopsys Inc. Hardware modeling system and method of use
US5345578A (en) * 1989-06-30 1994-09-06 Digital Equipment Corporation Competitive snoopy caching for large-scale multiprocessors
EP0420339A3 (en) * 1989-09-29 1992-06-03 N.V. Philips' Gloeilampenfabrieken Multi-plane random access memory system
US5450557A (en) * 1989-11-07 1995-09-12 Loral Aerospace Corp. Single-chip self-configurable parallel processor
AU644141B2 (en) * 1990-01-05 1993-12-02 Maspar Computer Corporation A method of controlling a router circuit
US5133073A (en) * 1990-05-29 1992-07-21 Wavetracer, Inc. Processor array of N-dimensions which is physically reconfigurable into N-1
US5193202A (en) * 1990-05-29 1993-03-09 Wavetracer, Inc. Processor array with relocated operand physical address generator capable of data transfer to distant physical processor for each virtual processor while simulating dimensionally larger array processor
US5157785A (en) * 1990-05-29 1992-10-20 Wavetracer, Inc. Process cell for an n-dimensional processor array having a single input element with 2n data inputs, memory, and full function arithmetic logic unit
US5313645A (en) * 1991-05-13 1994-05-17 International Business Machines Corporation Method for interconnecting and system of interconnected processing elements by controlling network density
GB9027186D0 (en) * 1990-12-14 1991-02-06 Int Computers Ltd Data processing network
GB9027663D0 (en) * 1990-12-20 1991-02-13 Sandoz Ltd Light-stabilizing compositions
WO1992022029A1 (en) * 1991-05-24 1992-12-10 British Technology Group Usa, Inc. Optimizing compiler for computers
CN1042677C (zh) * 1991-10-07 1999-03-24 中国人民解放军国防大学 并行计算机系统及其应用
GB2263565B (en) * 1992-01-23 1995-08-30 Intel Corp Microprocessor with apparatus for parallel execution of instructions
US6067417A (en) * 1992-06-30 2000-05-23 Discovision Associates Picture start token
US6047112A (en) * 1992-06-30 2000-04-04 Discovision Associates Technique for initiating processing of a data stream of encoded video information
DE69229338T2 (de) * 1992-06-30 1999-12-16 Discovision Ass Datenpipelinesystem
US7095783B1 (en) 1992-06-30 2006-08-22 Discovision Associates Multistandard video decoder and decompression system for processing encoded bit streams including start codes and methods relating thereto
US6112017A (en) * 1992-06-30 2000-08-29 Discovision Associates Pipeline processing machine having a plurality of reconfigurable processing stages interconnected by a two-wire interface bus
US6435737B1 (en) * 1992-06-30 2002-08-20 Discovision Associates Data pipeline system and data encoding method
US6330665B1 (en) 1992-06-30 2001-12-11 Discovision Associates Video parser
US6079009A (en) * 1992-06-30 2000-06-20 Discovision Associates Coding standard token in a system compromising a plurality of pipeline stages
US5603012A (en) * 1992-06-30 1997-02-11 Discovision Associates Start code detector
US5809270A (en) * 1992-06-30 1998-09-15 Discovision Associates Inverse quantizer
US5768561A (en) * 1992-06-30 1998-06-16 Discovision Associates Tokens-based adaptive video processing arrangement
US5315701A (en) * 1992-08-07 1994-05-24 International Business Machines Corporation Method and system for processing graphics data streams utilizing scalable processing nodes
EP0680640A1 (en) * 1993-01-22 1995-11-08 University Corporation For Atmospheric Research Multipipeline multiprocessor system
JPH06325005A (ja) * 1993-05-14 1994-11-25 Fujitsu Ltd 再構成可能なトーラス・ネットワーク方式
JPH0713945A (ja) * 1993-06-16 1995-01-17 Nippon Sheet Glass Co Ltd 演算処理部および制御・記憶部分離型マルチプロセッサ ・システムのバス構造
US5861894A (en) * 1993-06-24 1999-01-19 Discovision Associates Buffer manager
US5805914A (en) * 1993-06-24 1998-09-08 Discovision Associates Data pipeline system and data encoding method
US5680583A (en) * 1994-02-16 1997-10-21 Arkos Design, Inc. Method and apparatus for a trace buffer in an emulation system
US5984512A (en) * 1994-07-29 1999-11-16 Discovision Associates Method for storing video information
US5699536A (en) * 1995-04-13 1997-12-16 International Business Machines Corporation Computer processing system employing dynamic instruction formatting
US5794062A (en) * 1995-04-17 1998-08-11 Ricoh Company Ltd. System and method for dynamically reconfigurable computing using a processing unit having changeable internal hardware organization
US5943242A (en) * 1995-11-17 1999-08-24 Pact Gmbh Dynamically reconfigurable data processing system
US7266725B2 (en) 2001-09-03 2007-09-04 Pact Xpp Technologies Ag Method for debugging reconfigurable architectures
US5841967A (en) * 1996-10-17 1998-11-24 Quickturn Design Systems, Inc. Method and apparatus for design verification using emulation and simulation
DE19651075A1 (de) * 1996-12-09 1998-06-10 Pact Inf Tech Gmbh Einheit zur Verarbeitung von numerischen und logischen Operationen, zum Einsatz in Prozessoren (CPU's), Mehrrechnersystemen, Datenflußprozessoren (DFP's), digitalen Signal Prozessoren (DSP's) oder dergleichen
DE19654595A1 (de) * 1996-12-20 1998-07-02 Pact Inf Tech Gmbh I0- und Speicherbussystem für DFPs sowie Bausteinen mit zwei- oder mehrdimensionaler programmierbaren Zellstrukturen
US6338106B1 (en) 1996-12-20 2002-01-08 Pact Gmbh I/O and memory bus system for DFPS and units with two or multi-dimensional programmable cell architectures
DE19654593A1 (de) * 1996-12-20 1998-07-02 Pact Inf Tech Gmbh Umkonfigurierungs-Verfahren für programmierbare Bausteine zur Laufzeit
DE19654846A1 (de) 1996-12-27 1998-07-09 Pact Inf Tech Gmbh Verfahren zum selbständigen dynamischen Umladen von Datenflußprozessoren (DFPs) sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen (FPGAs, DPGAs, o. dgl.)
JP3961028B2 (ja) * 1996-12-27 2007-08-15 ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト データフロープロセッサ（ｄｆｐ）の自動的なダイナミックアンロード方法並びに２次元または３次元のプログラミング可能なセルストラクチャを有するモジュール（ｆｐｇａ，ｄｐｇａ等）
DE19704044A1 (de) * 1997-02-04 1998-08-13 Pact Inf Tech Gmbh Verfahren zur automatischen Adressgenerierung von Bausteinen innerhalb Clustern aus einer Vielzahl dieser Bausteine
DE19704728A1 (de) * 1997-02-08 1998-08-13 Pact Inf Tech Gmbh Verfahren zur Selbstsynchronisation von konfigurierbaren Elementen eines programmierbaren Bausteines
US6542998B1 (en) 1997-02-08 2003-04-01 Pact Gmbh Method of self-synchronization of configurable elements of a programmable module
DE19704742A1 (de) 1997-02-11 1998-09-24 Pact Inf Tech Gmbh Internes Bussystem für DFPs, sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen, zur Bewältigung großer Datenmengen mit hohem Vernetzungsaufwand
US6389379B1 (en) 1997-05-02 2002-05-14 Axis Systems, Inc. Converification system and method
US6421251B1 (en) 1997-05-02 2002-07-16 Axis Systems Inc Array board interconnect system and method
US6009256A (en) * 1997-05-02 1999-12-28 Axis Systems, Inc. Simulation/emulation system and method
US6321366B1 (en) 1997-05-02 2001-11-20 Axis Systems, Inc. Timing-insensitive glitch-free logic system and method
US6134516A (en) * 1997-05-02 2000-10-17 Axis Systems, Inc. Simulation server system and method
US6026230A (en) * 1997-05-02 2000-02-15 Axis Systems, Inc. Memory simulation system and method
US5960191A (en) 1997-05-30 1999-09-28 Quickturn Design Systems, Inc. Emulation system with time-multiplexed interconnect
US5970240A (en) * 1997-06-25 1999-10-19 Quickturn Design Systems, Inc. Method and apparatus for configurable memory emulation
US8686549B2 (en) 2001-09-03 2014-04-01 Martin Vorbach Reconfigurable elements
US6101181A (en) * 1997-11-17 2000-08-08 Cray Research Inc. Virtual channel assignment in large torus systems
US6085303A (en) * 1997-11-17 2000-07-04 Cray Research, Inc. Seralized race-free virtual barrier network
US5970232A (en) * 1997-11-17 1999-10-19 Cray Research, Inc. Router table lookup mechanism
US6230252B1 (en) * 1997-11-17 2001-05-08 Silicon Graphics, Inc. Hybrid hypercube/torus architecture
DE19861088A1 (de) 1997-12-22 2000-02-10 Pact Inf Tech Gmbh Verfahren zur Reparatur von integrierten Schaltkreisen
DE19807872A1 (de) 1998-02-25 1999-08-26 Pact Inf Tech Gmbh Verfahren zur Verwaltung von Konfigurationsdaten in Datenflußprozessoren sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstruktur (FPGAs, DPGAs, o. dgl.
US6205537B1 (en) * 1998-07-16 2001-03-20 University Of Rochester Mechanism for dynamically adapting the complexity of a microprocessor
US6216174B1 (en) 1998-09-29 2001-04-10 Silicon Graphics, Inc. System and method for fast barrier synchronization
US7003660B2 (en) 2000-06-13 2006-02-21 Pact Xpp Technologies Ag Pipeline configuration unit protocols and communication
US8230411B1 (en) 1999-06-10 2012-07-24 Martin Vorbach Method for interleaving a program over a plurality of cells
US6674720B1 (en) 1999-09-29 2004-01-06 Silicon Graphics, Inc. Age-based network arbitration system and method
US6751698B1 (en) 1999-09-29 2004-06-15 Silicon Graphics, Inc. Multiprocessor node controller circuit and method
US8058899B2 (en) 2000-10-06 2011-11-15 Martin Vorbach Logic cell array and bus system
ATE437476T1 (de) 2000-10-06 2009-08-15 Pact Xpp Technologies Ag Zellenanordnung mit segmentierter zwischenzellstruktur
US20040015899A1 (en) * 2000-10-06 2004-01-22 Frank May Method for processing data
US6990555B2 (en) * 2001-01-09 2006-01-24 Pact Xpp Technologies Ag Method of hierarchical caching of configuration data having dataflow processors and modules having two- or multidimensional programmable cell structure (FPGAs, DPGAs, etc.)
US9037807B2 (en) * 2001-03-05 2015-05-19 Pact Xpp Technologies Ag Processor arrangement on a chip including data processing, memory, and interface elements
US7210129B2 (en) 2001-08-16 2007-04-24 Pact Xpp Technologies Ag Method for translating programs for reconfigurable architectures
US7444531B2 (en) * 2001-03-05 2008-10-28 Pact Xpp Technologies Ag Methods and devices for treating and processing data
US7581076B2 (en) 2001-03-05 2009-08-25 Pact Xpp Technologies Ag Methods and devices for treating and/or processing data
US20090210653A1 (en) * 2001-03-05 2009-08-20 Pact Xpp Technologies Ag Method and device for treating and processing data
US20090300262A1 (en) * 2001-03-05 2009-12-03 Martin Vorbach Methods and devices for treating and/or processing data
US7844796B2 (en) * 2001-03-05 2010-11-30 Martin Vorbach Data processing device and method
US6836839B2 (en) 2001-03-22 2004-12-28 Quicksilver Technology, Inc. Adaptive integrated circuitry with heterogeneous and reconfigurable matrices of diverse and adaptive computational units having fixed, application specific computational elements
US7752419B1 (en) 2001-03-22 2010-07-06 Qst Holdings, Llc Method and system for managing hardware resources to implement system functions using an adaptive computing architecture
US7489779B2 (en) 2001-03-22 2009-02-10 Qstholdings, Llc Hardware implementation of the secure hash standard
US7962716B2 (en) 2001-03-22 2011-06-14 Qst Holdings, Inc. Adaptive integrated circuitry with heterogeneous and reconfigurable matrices of diverse and adaptive computational units having fixed, application specific computational elements
US7400668B2 (en) * 2001-03-22 2008-07-15 Qst Holdings, Llc Method and system for implementing a system acquisition function for use with a communication device
US7249242B2 (en) * 2002-10-28 2007-07-24 Nvidia Corporation Input pipeline registers for a node in an adaptive computing engine
US6577678B2 (en) 2001-05-08 2003-06-10 Quicksilver Technology Method and system for reconfigurable channel coding
US7657877B2 (en) * 2001-06-20 2010-02-02 Pact Xpp Technologies Ag Method for processing data
US7996827B2 (en) 2001-08-16 2011-08-09 Martin Vorbach Method for the translation of programs for reconfigurable architectures
US7434191B2 (en) 2001-09-03 2008-10-07 Pact Xpp Technologies Ag Router
US8686475B2 (en) 2001-09-19 2014-04-01 Pact Xpp Technologies Ag Reconfigurable elements
US7376811B2 (en) * 2001-11-06 2008-05-20 Netxen, Inc. Method and apparatus for performing computations and operations on data using data steering
US7046635B2 (en) 2001-11-28 2006-05-16 Quicksilver Technology, Inc. System for authorizing functionality in adaptable hardware devices
US6986021B2 (en) 2001-11-30 2006-01-10 Quick Silver Technology, Inc. Apparatus, method, system and executable module for configuration and operation of adaptive integrated circuitry having fixed, application specific computational elements
US7602740B2 (en) * 2001-12-10 2009-10-13 Qst Holdings, Inc. System for adapting device standards after manufacture
US7215701B2 (en) 2001-12-12 2007-05-08 Sharad Sambhwani Low I/O bandwidth method and system for implementing detection and identification of scrambling codes
US7088825B2 (en) * 2001-12-12 2006-08-08 Quicksilver Technology, Inc. Low I/O bandwidth method and system for implementing detection and identification of scrambling codes
US7231508B2 (en) * 2001-12-13 2007-06-12 Quicksilver Technologies Configurable finite state machine for operation of microinstruction providing execution enable control value
US7577822B2 (en) * 2001-12-14 2009-08-18 Pact Xpp Technologies Ag Parallel task operation in processor and reconfigurable coprocessor configured based on information in link list including termination information for synchronization
US7403981B2 (en) * 2002-01-04 2008-07-22 Quicksilver Technology, Inc. Apparatus and method for adaptive multimedia reception and transmission in communication environments
AU2003214046A1 (en) * 2002-01-18 2003-09-09 Pact Xpp Technologies Ag Method and device for partitioning large computer programs
WO2003060747A2 (de) * 2002-01-19 2003-07-24 Pact Xpp Technologies Ag Reconfigurierbarer prozessor
EP2043000B1 (de) 2002-02-18 2011-12-21 Richter, Thomas Bussysteme und Rekonfigurationsverfahren
WO2004088502A2 (de) * 2003-04-04 2004-10-14 Pact Xpp Technologies Ag Verfahren und vorrichtung für die datenverarbeitung
US8914590B2 (en) 2002-08-07 2014-12-16 Pact Xpp Technologies Ag Data processing method and device
AU2003223892A1 (en) * 2002-03-21 2003-10-08 Pact Xpp Technologies Ag Method and device for data processing
US7493375B2 (en) 2002-04-29 2009-02-17 Qst Holding, Llc Storage and delivery of device features
US7328414B1 (en) * 2003-05-13 2008-02-05 Qst Holdings, Llc Method and system for creating and programming an adaptive computing engine
US7660984B1 (en) 2003-05-13 2010-02-09 Quicksilver Technology Method and system for achieving individualized protected space in an operating system
US7461234B2 (en) * 2002-07-01 2008-12-02 Panasonic Corporation Loosely-biased heterogeneous reconfigurable arrays
US7471643B2 (en) * 2002-07-01 2008-12-30 Panasonic Corporation Loosely-biased heterogeneous reconfigurable arrays
AU2003252157A1 (en) * 2002-07-23 2004-02-09 Gatechange Technologies, Inc. Interconnect structure for electrical devices
US20040111590A1 (en) * 2002-07-23 2004-06-10 Klein Robert C. Self-configuring processing element
WO2004010320A2 (en) * 2002-07-23 2004-01-29 Gatechance Technologies, Inc. Pipelined reconfigurable dynamic instruciton set processor
US7657861B2 (en) * 2002-08-07 2010-02-02 Pact Xpp Technologies Ag Method and device for processing data
WO2004021176A2 (de) * 2002-08-07 2004-03-11 Pact Xpp Technologies Ag Verfahren und vorrichtung zur datenverarbeitung
US8108656B2 (en) 2002-08-29 2012-01-31 Qst Holdings, Llc Task definition for specifying resource requirements
WO2004038599A1 (de) 2002-09-06 2004-05-06 Pact Xpp Technologies Ag Rekonfigurierbare sequenzerstruktur
EP1546929A4 (en) * 2002-09-18 2008-07-02 Netezza Corp INTELLIGENT CONTROLLER OF STORAGE DEVICE
US7937591B1 (en) 2002-10-25 2011-05-03 Qst Holdings, Llc Method and system for providing a device which can be adapted on an ongoing basis
US8276135B2 (en) 2002-11-07 2012-09-25 Qst Holdings Llc Profiling of software and circuit designs utilizing data operation analyses
US7478031B2 (en) 2002-11-07 2009-01-13 Qst Holdings, Llc Method, system and program for developing and scheduling adaptive integrated circuity and corresponding control or configuration information
US7225301B2 (en) * 2002-11-22 2007-05-29 Quicksilver Technologies External memory controller node
US20070277036A1 (en) * 2003-05-23 2007-11-29 Washington University, A Corporation Of The State Of Missouri Intelligent data storage and processing using fpga devices
EP1634182A2 (en) * 2003-06-17 2006-03-15 PACT XPP Technologies AG Data processing device and method
US7609297B2 (en) * 2003-06-25 2009-10-27 Qst Holdings, Inc. Configurable hardware based digital imaging apparatus
US7379424B1 (en) 2003-08-18 2008-05-27 Cray Inc. Systems and methods for routing packets in multiprocessor computer systems
US7200837B2 (en) * 2003-08-21 2007-04-03 Qst Holdings, Llc System, method and software for static and dynamic programming and configuration of an adaptive computing architecture
EP1676208A2 (en) * 2003-08-28 2006-07-05 PACT XPP Technologies AG Data processing device and method
US7343362B1 (en) * 2003-10-07 2008-03-11 United States Of America As Represented By The Secretary Of The Army Low complexity classification from a single unattended ground sensor node
EP2339469A1 (en) 2004-03-13 2011-06-29 Adaptive Computing Enterprises, Inc. System and method for a self-optimizing reservation in time of compute resources
US8782654B2 (en) 2004-03-13 2014-07-15 Adaptive Computing Enterprises, Inc. Co-allocating a reservation spanning different compute resources types
US20070266388A1 (en) 2004-06-18 2007-11-15 Cluster Resources, Inc. System and method for providing advanced reservations in a compute environment
US8176490B1 (en) 2004-08-20 2012-05-08 Adaptive Computing Enterprises, Inc. System and method of interfacing a workload manager and scheduler with an identity manager
CA2586763C (en) 2004-11-08 2013-12-17 Cluster Resources, Inc. System and method of providing system jobs within a compute environment
US20090031104A1 (en) * 2005-02-07 2009-01-29 Martin Vorbach Low Latency Massive Parallel Data Processing Device
CA2599382A1 (en) 2005-03-03 2006-09-14 Washington University Method and apparatus for performing biosequence similarity searching
US8863143B2 (en) 2006-03-16 2014-10-14 Adaptive Computing Enterprises, Inc. System and method for managing a hybrid compute environment
EP2360587B1 (en) 2005-03-16 2017-10-04 III Holdings 12, LLC Automatic workload transfer to an on-demand center
US9231886B2 (en) 2005-03-16 2016-01-05 Adaptive Computing Enterprises, Inc. Simple integration of an on-demand compute environment
US9015324B2 (en) 2005-03-16 2015-04-21 Adaptive Computing Enterprises, Inc. System and method of brokering cloud computing resources
US8782120B2 (en) 2005-04-07 2014-07-15 Adaptive Computing Enterprises, Inc. Elastic management of compute resources between a web server and an on-demand compute environment
ES2614751T3 (es) 2005-04-07 2017-06-01 Iii Holdings 12, Llc Acceso bajo demanda a recursos informáticos
US7281942B2 (en) * 2005-11-18 2007-10-16 Ideal Industries, Inc. Releasable wire connector
US8250503B2 (en) 2006-01-18 2012-08-21 Martin Vorbach Hardware definition method including determining whether to implement a function as hardware or software
US7660793B2 (en) 2006-11-13 2010-02-09 Exegy Incorporated Method and system for high performance integration, processing and searching of structured and unstructured data using coprocessors
US8041773B2 (en) 2007-09-24 2011-10-18 The Research Foundation Of State University Of New York Automatic clustering for self-organizing grids
WO2010011813A1 (en) * 2008-07-23 2010-01-28 Alkermes, Inc. Complex of trospium and pharmaceutical compositions thereof
US10877695B2 (en) 2009-10-30 2020-12-29 Iii Holdings 2, Llc Memcached server functionality in a cluster of data processing nodes
US11720290B2 (en) 2009-10-30 2023-08-08 Iii Holdings 2, Llc Memcached server functionality in a cluster of data processing nodes
CN102122275A (zh) * 2010-01-08 2011-07-13 上海芯豪微电子有限公司 一种可配置处理器
EP2526494B1 (en) 2010-01-21 2020-01-15 SVIRAL, Inc. A method and apparatus for a general-purpose, multiple-core system for implementing stream-based computations
US20110314256A1 (en) * 2010-06-18 2011-12-22 Microsoft Corporation Data Parallel Programming Model
US8589867B2 (en) 2010-06-18 2013-11-19 Microsoft Corporation Compiler-generated invocation stubs for data parallel programming model
JP6045505B2 (ja) 2010-12-09 2016-12-14 アイピー レザボア, エルエルシー.IP Reservoir, LLC. 金融市場における注文を管理する方法および装置
US10121196B2 (en) 2012-03-27 2018-11-06 Ip Reservoir, Llc Offload processing of data packets containing financial market data
US11436672B2 (en) 2012-03-27 2022-09-06 Exegy Incorporated Intelligent switch for processing financial market data
WO2015035320A1 (en) * 2013-09-06 2015-03-12 Huawei Technologies Co., Ltd. System and method for an asynchronous processor with a hierarchical token system
GB2535547B (en) * 2015-04-21 2017-01-11 Adaptive Array Systems Ltd Data processor
US11074213B2 (en) * 2019-06-29 2021-07-27 Intel Corporation Apparatuses, methods, and systems for vector processor architecture having an array of identical circuit blocks

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60140456A (ja) * 1983-12-28 1985-07-25 Hitachi Ltd 並列処理装置
JPS6113379A (ja) * 1984-06-28 1986-01-21 Fujitsu Ltd 画像処理装置

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3787673A (en) * 1972-04-28 1974-01-22 Texas Instruments Inc Pipelined high speed arithmetic unit
US3875391A (en) * 1973-11-02 1975-04-01 Raytheon Co Pipeline signal processor
US3978452A (en) * 1974-02-28 1976-08-31 Burroughs Corporation System and method for concurrent and pipeline processing employing a data driven network
CH587180A5 (ja) * 1974-09-26 1977-04-29 Knotex Maschinenbau Gmbh
US4051551A (en) * 1976-05-03 1977-09-27 Burroughs Corporation Multidimensional parallel access computer memory system
US4174514A (en) * 1976-11-15 1979-11-13 Environmental Research Institute Of Michigan Parallel partitioned serial neighborhood processors
US4101960A (en) * 1977-03-29 1978-07-18 Burroughs Corporation Scientific processor
US4161036A (en) * 1977-11-08 1979-07-10 United States Of America, Director National Security Agency Method and apparatus for random and sequential accessing in dynamic memories
US4228497A (en) * 1977-11-17 1980-10-14 Burroughs Corporation Template micromemory structure for a pipelined microprogrammable data processing system
US4363094A (en) * 1977-12-29 1982-12-07 M/A-COM DDC, Inc. Communications processor
US4244019A (en) * 1978-06-29 1981-01-06 Amdahl Corporation Data processing system including a program-executing secondary system controlling a program-executing primary system
JPS6024985B2 (ja) * 1978-08-31 1985-06-15 富士通株式会社 デ−タ処理方式
US4225920A (en) * 1978-09-11 1980-09-30 Burroughs Corporation Operator independent template control architecture
US4247892A (en) * 1978-10-12 1981-01-27 Lawrence Patrick N Arrays of machines such as computers
US4307447A (en) * 1979-06-19 1981-12-22 Gould Inc. Programmable controller
CA1174370A (en) * 1980-05-19 1984-09-11 Hidekazu Matsumoto Data processing unit with pipelined operands
US4482953A (en) * 1980-05-30 1984-11-13 Fairchild Camera & Instrument Corporation Computer with console addressable PLA storing control microcode and microinstructions for self-test of internal registers and ALU
IT1131598B (it) * 1980-07-16 1986-06-25 Telettra Lab Telefon Cavita' per microonde stabili in temperatura
US4467409A (en) * 1980-08-05 1984-08-21 Burroughs Corporation Flexible computer architecture using arrays of standardized microprocessors customized for pipeline and parallel operations
JPS57155666A (en) * 1981-03-20 1982-09-25 Fujitsu Ltd Instruction controlling system of vector processor
US4442498A (en) * 1981-04-23 1984-04-10 Josh Rosen Arithmetic unit for use in data processing systems
US4438494A (en) * 1981-08-25 1984-03-20 Intel Corporation Apparatus of fault-handling in a multiprocessing system
JPS5883257A (ja) * 1981-11-13 1983-05-19 Noritoshi Nakabachi 超音波顕微鏡
US4498134A (en) * 1982-01-26 1985-02-05 Hughes Aircraft Company Segregator functional plane for use in a modular array processor
US4612628A (en) * 1983-02-14 1986-09-16 Data General Corp. Floating-point unit constructed of identical modules
US4594655A (en) * 1983-03-14 1986-06-10 International Business Machines Corporation (k)-Instructions-at-a-time pipelined processor for parallel execution of inherently sequential instructions
US4589067A (en) * 1983-05-27 1986-05-13 Analogic Corporation Full floating point vector processor with dynamically configurable multifunction pipelined ALU
US4621339A (en) * 1983-06-13 1986-11-04 Duke University SIMD machine using cube connected cycles network architecture for vector processing
JPS6057467A (ja) * 1983-09-09 1985-04-03 Nec Corp ベクトルデ−タ処理装置
US4761755A (en) * 1984-07-11 1988-08-02 Prime Computer, Inc. Data processing system and method having an improved arithmetic unit
JPH07113884B2 (ja) * 1985-12-28 1995-12-06 株式会社東芝 論理回路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60140456A (ja) * 1983-12-28 1985-07-25 Hitachi Ltd 並列処理装置
JPS6113379A (ja) * 1984-06-28 1986-01-21 Fujitsu Ltd 画像処理装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5740463A (en) * 1994-07-22 1998-04-14 Mitsubishi Denki Kabushiki Kaisha Information processing system and method of computation performed with an information processing system
US9665397B2 (en) 2001-03-22 2017-05-30 Cornami, Inc. Hardware task manager
JP2005512186A (ja) * 2001-11-30 2005-04-28 クイックシルヴァー テクノロジイ，インコーポレーテッド 固定の特定用途向け計算要素を有する適応集積回路の構成および動作のためのシステム
US8412915B2 (en) 2001-11-30 2013-04-02 Altera Corporation Apparatus, system and method for configuration of adaptive integrated circuitry having heterogeneous computational elements
US10185502B2 (en) 2002-06-25 2019-01-22 Cornami, Inc. Control node for multi-core system
US10817184B2 (en) 2002-06-25 2020-10-27 Cornami, Inc. Control node for multi-core system
JP2011175655A (ja) * 2002-10-31 2011-09-08 Lockheed Martin Corp 多数パイプライン・ユニットを有するパイプライン加速器、関連計算マシン、並びに、方法

Also Published As

Publication number Publication date
AU599428B2 (en) 1990-07-19
EP0268435A3 (en) 1990-12-05
EP0268435A2 (en) 1988-05-25
NO874742D0 (no) 1987-11-13
DE3751235D1 (de) 1995-05-18
NO874742L (no) 1988-05-16
CA1288170C (en) 1991-08-27
DE3751235T2 (de) 1995-08-24
ES2070825T3 (es) 1995-06-16
AU7982287A (en) 1988-05-19
US4811214A (en) 1989-03-07
DK595887A (da) 1988-05-15
EP0268435B1 (en) 1995-04-12
DK595887D0 (da) 1987-11-13

Similar Documents

Publication Publication Date Title
JPS63147258A (ja) マルチノード再構成可能パイプラインコンピュータ
US4837676A (en) MIMD instruction flow computer architecture
Feng A survey of interconnection networks
JP2642039B2 (ja) アレイ・プロセッサ
EP0298658B1 (en) Computational apparatus for parallel processing
US5689722A (en) Multipipeline multiprocessor system
Borkar et al. Warp: an integrated solution of high-speed parallel computing
US7937558B2 (en) Processing system with interspersed processors and communication elements
US5737628A (en) Multiprocessor computer system with interleaved processing element nodes
US5828894A (en) Array processor having grouping of SIMD pickets
US6092174A (en) Dynamically reconfigurable distributed integrated circuit processor and method
US7673118B2 (en) System and method for vector-parallel multiprocessor communication
JPH0922404A (ja) 同報通信プロセッサ命令を備えたアレイ・プロセッサ通信アーキテクチャ
JPH07152722A (ja) Ｓｉｍｄマルチプロセッサ用動的再構成可能スイッチ装置
EP0532700A4 (en) Multi-dimensional processor system and processor array with massively parallel input/output
EP0199757B1 (en) Instruction flow computer
Nosenchuck et al. Two-dimensional nonsteady viscous flow simulation on the Navier-Stokes Computer miniNode
Schwartz et al. The optimal synchronous cyclo-static array: a multiprocessor supercomputer for digital signal processing
McGrath et al. A WE-DSP32 based, low-cost, high-performance, synchronous multiprocessor for cyclo-static implementations
Srini et al. Parallel DSP with memory and I/O processors
Nosenchuck et al. Multinode reconfigurable pipeline computer
Jain Parallel Processing With the TMS320C40 Parallel Digital Signal Processor
Cypher et al. Parallel Computer Architectures
Cypher et al. Hypercube Computers
Yu et al. Implementation of systolic/wavefront processor arrays using single-chip digital signal processors