JPS58500778A - ３つの時間多重部分における命令を実行するためのデイジタルコンピユ−タ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ３つの時間多臘部分における命令を実行するためのディジタルコンピュータ この発明はディジタルコンピュータの構造に関し、より特定的には命令がコンピ ュータ内で実行される順序を指示するディジタルコンピュータにおける制御回路 に関する。

一般的にディジタルコンピュータが実行する命令は、メモリ内にストアされてい る。またメモリ内のこれらの命令は、プログラムと呼ばれる特定の順序に配列さ れて（する。

またコンピュータは、正確な結果を得るために、それらの命令をその順序で実行 しなければならない。

ディジタルコンピュータがオペレートする共通の順序は、メモリから成る命令を 持ってきて次にその命令を実行し、それからメモリから次の命令を持ってきて次 にその命令を実行する、などのようなものである。この順序はたとえば、１８Ｍ システム／３６０．モデル５０にお！１１て用（Ｘられている。３ａｓｌｒ　Ｓ 、　ｌ−１ｕｓｓＯｎによる　Ｍ　ｌｃｒｏｐｒｏｇｒａｗｓｌｎｇ　。

ｐ　ｒｉｎｃｉｐｌｅｓ　ａｎｄ　ｐ　ｒａｃｔｉｃｅｓ、　１９７０年、ペー ジ３４を参照。

また命令は一般的に、メモリから持ってこられ力）つメモリ内にストアされるオ ペランドを呼出す。したがってより詳細なレベルにおいて、上記の命令の実行の 順序は以下のように行なわれる。まず最初、ディジタルコンピュータはメモリか ら成る命令を持ってくる。次に、コンピュータはその命令を解釈する。次にコン ピュータは、メモリから必要なオペランドを持ってくる。次にコンピュータは、 それらのオペランドについて演算オペレーションを実行する。

そして次にコンピュータは、メモリ内にその結果を返送してストアする。それか らこの順序が、次の命令のために繰返される。

しかし上記の命令の実行の順序が有する１つの問題は、メモリからの命令または オペランドを読出すためにかかる時間が、一般的にディジタルコンピュータが２ つのオペランド上で内部演算処Ｉｌを実行するのにがかる時開よりも大きいとい うことである。１つの桑型的な例として、メモリの読出時間は１マイクロ秒であ るが、ディジタルコンピュータの内部サイクル時間はほんの０．１マイクロ秒で ある。

このように上述した命令の順序においては、ディジタルコンピュータはその必要 な命令およびオペランドをメモリが供給するのを持つ必要があるので、何もする ことなくその多くの時間を消費する。

上のｒＲｌｌを解決プる１つの明らかな方法は、技術が提供する最も高速のメモ リを単純に用いることである。しかしこの解決は、＾速メモリの値段が速度の遅 いメモリの値段よりも常に非常に高いので、−味あるものではない。つまりこの 解決は、多くの市場の要求にとって高価すぎる。

別の解決方法は、コンピュータが時間多重の方法で数個の異なったプログラムを 実行するようなディジタルコンピュータの制御回路を構成することである。たと えばＬｅｖｙ等に対する米国特許第３．９８０．９９２１！を参隙、多重プログ ラム化されたコンピュータにおいて、コンピュータはメモリ読出が形成されるま で第１のプログラムを実行することができる。その地点でコンピュータは第１の プログラムの実行を停止せねばならず、そして第２のプログラムの実行を開始す る。第２のプログラムの実行は、そのプログラムのためのメモリ読出が形成され るまで続けることができる。次にコンピュータは、第３のプログラムの実行を開 始しなければならない。この順序は最管のプログラムにおいてメモリの読出が形 成されるまで続けられ、この場合に診いてコンピュータは第１のプログラムにス イッチバックしかつそれが明らかにストップされた地点からその実行を続ける。

この方法においてはディジタルコンピュータμ、メモリからの読出の開始と要求 された情報の受領との間に実行するための有益な仕事を有する。したがってメモ リが比較的に遅いものであっても、コンピュータの時間の有効な利用が行なわれ る。

しかし上記の順序の有するＩＩＷ＆ｔ、同時に実行されるための多重のプログラ ムが存在するときにのみそれが機能するということである。すなわち実行される ためのプログラムがただ１つしかなければ、コンピュータは役に立たない。

またメモリは、一度に全てのプログラムを含むことができるほど充分に大きくな ければならない。そして大きなメモリは、システムのコストを増大させる。ざら に別のハードウェアがプログラムの各々の状態のトラックを維持するためにディ ジタルコンピュータ内に必要であり、このことがまたシステムのコストを増大さ せる。たとえば米国特許第３．９８０．９９２号のコンピュータにおいては、実 行されている各プログラムのために独立したレジスタのセットが必要である。

上述の問題を解決するための別の方法は、１つのプログラムにおける１つの命令 よりも多くの様々な部分が特開インターリーブされた順序においてプロセスされ るようなディジタルコンピュータの制御回路を構成することである。

たとえばコンピュータは、現在の命令を解釈しかつ実行する前に、実行されるべ き次の命令のための読出を始め得る。

したがってこの次の命令は、それが実行されるべき時が来たときにはメモリから 利用可能であろう。この順序はたとえば、１８Ｍ７０９４において用いられティ る。Ｉ　ｎｔｒｏｄｕｃｔｌｏｎ　ｔｏ　Ｃｏｍｐｕｔｅｒ　Ａ　ｒｃｈｔｔｅ ｃｔｕｒｅ　、　１９７５年、ページ３８３−３８４を参照。

成る種の先行技術のコンピュータは、各命令の実行のフェースをオペランドを持 ってくる部分とそのオペランド上でオペレートされる他の部分とに分割すること によってさ。　らにステップを進めている。それからこれらの２つの興なった命 令のための部分は、インターリーブまたはオーバラップされる。例えば、Ｃｏｍ ｐｕｔｅｒ　、　１９８０年１０月、ベージ１０．　Ｍｉｃｈａｅｌ　Ｊ、　Ｆ ｌｙｎｎによるｊ　［）　’＋ｒｅｃｔｉｏｎｓ　ａｎｄ　ｌ　５ｓｕｅｓ　ｉ ｎ　Ａｒｃｈｌｔｅｃｔｕｒｅ　ａｎｄ　Ｌａｎｇｕａｇｅ　Ｊを参照。

しかしこれらの両方のインターリーブする順序はまた、この明細書において詳細 な説明の第７Ａｌｌおよび第７８Ｉｌｉとともに述べられるようないくつかの眼 界を有している。

したがってこの発明の基本的な目的は、上述したすべての問題点を克服した改良 されたディジタルコンピュータを提供することである。

１ｍすＬ この目的およびその他の目的は、命令の各々が第１、第２お°よび第３のマイク ロコマンドのセットによって表わされるメモリ手段を含むディジタルコンピュー タによってこの発明に従って達成され、Ｉｌ！１のマイクロコマンドのセットは 第２のセットの前に実行され、また第２のセットは第３のセットの前に実行され る。このコンピュータはざらに、プログラムにおけるｗｉｌの命令のためのマイ クロコマンドの第３のセットを時間多重化された反復の順序において実行する制 御回路を含み、その第１の命令の後にプログラムにおける第２の命令のためのマ イクロコマンドの第２のセットが続き、その第２の命令の後にプログラムにおけ る第３の命令のためのマイクロコマンドの第１のセットが続く。

図面の簡単な説明 この発明の様々な特性および効果は、以下の詳細な説明および添付の図面を参照 することによってよく理解されるであろう。

第１図は、この発明に従って構成されるディジタルコンピュータの好ましい一実 施例を示している。

第２因は、第１図のコンピュータにおいて繰返しの時間多重化された命令の実行 を示している。

第３図は、第１図のコンピュータにおける繰返しの時間多重化された命令の実行 の順序をざらに示している。

第４図は、第１図のコンピュータ内の回路をアドレスしているコントロールメモ リの１つの好ましい実施例を詳細に示している。

第５Ａ＠および第５Ｂ図は、第１図のコンピュータのコントロールメモリにおけ る１つの構成を備えるマイクロコマンドの３つのセットを示している。

第６Ａ図および第６Ｂ図は、第１図のコンピュータのコントロールメモリにおけ る他の構成を備えるマイクロコマンドの３つのセットを示している。

第７Ａ！ＰｉｌｌＢよび第７Ｂ図は、この発明が示すのとは逆の択一的な時間多 重化された命令の実行の順序を示している。

第８図は、第１図のコンピュータにおける回路をアドレスするコントロールメモ リの他の好ましい一実施例を詳細に示している。

１里！」」ＵすＬ１ ここで第１図を参照すると、この発明に従って構成されるディジタルコンピュー タ１０の１つの好ましい実施例が示されている。一般的にディジタルコンピュー タ１０は、演算部２０、入力／出力ｓ３０および制御ｉ！ｉ１．４０がらなって いる。演算部２０は命令によって特定されるオペランドについて関数を実行する ようにオペレートし、入力／′出力部３０はこれらの命令およびオペランドを持 ってくるようにオペレートし、また制御部４０は演算部２０および入力／′出力 部３０のオペレーションを指揮することによってこれらの命令の実行を順序づけ るようにオペレートする。

実行されるべきこれらの命令は、バス６０を通じて入力／出力部３０に連結され るメモリ５０内にストアされる。

メモリ５０において、この命令はシンボルＩ５．Ｉｚ、１、・・・によって表わ される。プログラムのｍ点から、命令Ｉ１．Ｔ２．Ｉｓ・・・はプログラム内の 命令のストリングを形成し、まず最初に命令■、が完全に実行され、次に命令Ｉ ２が完全に実行され、それから次に命令１．が完全に実行される。

しかしこの発明において制ｍ部４０はこれらの命令の各々を３つの部分に分割し 、かつ時間多重化された順序で数個の異なった命令のためのこれらの部分を実行 する。ブ臼グラマにとっては、命令Ｉ＋、Ｉｚ、・・・がまだ１回に１度実行さ れているようである。しかしインターリ−ピングのために、プログラム内の命令 のストリングを実行するのにかかる時間は、突貫的に減少されている。

ここでセクション２０．３０および４０の各々のより詳細な構成を考えよう。ま ず第１図に示されたように、セクション２０はレジスタファイル２１、マルチプ レクサ２２および演算装置２３を含む。これらの構成要素は、シリアルな形式に 内部で連結され、コンピュータ１０の１サイクル内でレジスタファイル２１内の オペランドはマルチプレクサ２２を通じて演算装置２３に選択的に移動され、ま た演算装置２３からの結果はバス２４を通じてファイル２１内のレジスタのうち の１つに返送される。

ファイル２１内のレジスタのうちの成るものは、以下のように着定される。レジ スタＥＡＲは、メモリ５０内の命令Ｉ＋、Ｉ２．Ｉｓ・・・のうちの１つをアド レスする命令アドレスレジスタである。レジスタＴＯ８は、１つのオペランドを 保持するスタックレジスタのトップである。このスタックの残りの全てのものは 、メモリ５０内に含まれる。

ここでシンボルＴＯ８−１はスタック−１のトップを示し、シンボルＴＯ８−２ はスタック−２のトップを示している。

レジスタＳＯｖは、スタック内の空閤数のトラックを維持するようにスタックが ポツプされまたはブツシュされた時ごとに増大または減少されるスタックオーバ フローレジスタである。またレジスタＲ１，・・・、　Ｒｎは、メモリ５０のた めのアドレスまたは演算オペレーションの中間結果などの様々なアイテムをスト アするのに用いられる汎用レジスタである。

コンピュータ１０のセクション３０は、出力持ち行列３１および入力持ち行列３ ２を含む。出力持ち行列３１はメモリ５０に対する伝送のための演算部２０から のメツセージを受取るようにオペレートし、またそれらが現実にバス６０に送ら れるまでそれらのメツセージをバッファするようにオペレートする。これらのメ ツセージはたとえば、メモリ５０からの命令の要求、メモリ５０内のスタック部 からのデータの要求またはメモリ５０内のスタック部内のストレージのためのデ ータの伝送を含む。

入力持ち行列３２はバス６０を介してメモリ５０からメツセージを受取るように 動作し、またそれらが演算装置ｉ２０によって必要とされるまでそれらのメツセ ージを保持する。バス６０からのこれらのメツセージは、出力持ち行列によって 以前に要求された命令を含む。

もちろん成る時１ＩｌｌＩｌ隔ΔＴ１は、出力持ち行列３１からのデータの要求 の送出と入力持ち行列３２内のそのデータの受−との間に起こらねばならない。

またぞの時間間隔は、マルチブレク“ｖ２２およＶ＊算装置１２３を逃じてレジ スタファイル２１からのデータをレジスタファイルへ返送するのにかかるｌｊｌ ｌ１ｇｊ隔ΔＴ２よりも何倍か長いものであ、る必要がある。

餞型的に簡ｌｉｔ藺陽△１１は、峙ｌＩ！ｌ配限ΔＴ２よりも５〜１０＠長い。

正確に何倍かということは、メモリ５０のスピードおよび他の＠ｌｆ（図示せず ）からのバス６０のための内容に依存する。したがって、出力持ち行列３１を通 ずるデータの要求と入力持ち行列３２上のそのデータの受領との闇に実行される 伺らかの有用な仕事を持つことが、コンピュータ１０にとって特に望まれる。そ うでなければコンピュータ１０は、データ到着まで何もせずに持たねばならない 。

この問題をアドレスするために、制御部４０は命令■、。

１２、Ｉ−、・・・の各々がマイクロコードＳ＾、５ｅＦ３よびＳｃの３つのセ ットによって表わされる制−メモリ４１を含む。命令■、を実行するこれらのマ イクロコードセットは、制御メモリ４１においてＳ：、ＳａおよびＳＣのように 示され、命令１２を実行するこれらのマイクロコードセットはＳ　：　＋　Ｓ　 ａおよびＳ２として示される。

マイクロコードセット５ＡＩＳａｌおよびＳｃにとっての１つの制約は、いかな る特定の命令にとっても、セットＳｃ内のマイクロフードはセットＳｃ内のマイ クロコードよりも前に実行されなければならず、またセットＳａ内のマイクロコ ードはセットＳｃ内のマイクロコードよりも前に実行されなければならないとい うことである。しかしこのことは、各々の特定の命令のためのセットＳＡ、Ｓａ およびＳｃ内のマイクロコードが次から次へと直ちに実行されねばならないとい うことを意味するものではない。またこの発明において各々の特定の命令のため のセットＳＡ＋ＳｃおよびＳ、内のマイクロコードの実行は、他の命令のための マイクロコードセットの実行とインターリーブされる。

マイクロコードセットＳ−、ＳａおよびＳｃにおける他の制約は、セットＳｃマ イクロコードがメモリ５０内にあるスタックのその部分からのポツプを実行し、 セットＳｃマイクロコードが演算ユニット２０内に存在するスタックのイの部分 についてポツプを実行しかつメｔす５０内にあるスタックのその部分におけるブ ツシュを実行し、またセットＳｃマイクロコードが演算ユニット２０内に存在す るスタックのその部分におけるブツシュを実行するということである。これらの 制約は、１１１１における４２を参照して示されている。

ｌ１ＩＩＩＩＩメモリ４１はまたマイクロコードＣＯＭの１つの共通のセットを 含み、出力持ち行列３１を通じて命令の要求を送りかつ入力持ち行列３２上にお いてこれらの要求された命令を受取るようにオペレートする。このマイクロコー ドの共通のセットは、ここにＣＯＭ、Ｓｃ　、Ｓａ　。

１−／ ＳＡとしてシンボル記号で表わされる詩閲多鳳化された繰返しの順序において上 述したマイクロコードセット５ＡＩＳａおよびＳｃに従りて実行される。

この轢返し順序にマイクロコードを実行するために、制御部４０は回路４３をア ドレスする一１１１１メＥりを含んでいる。オペレーションにおいて、回路４３ はまず共通のマイクロコードセットのための制御メモリアドレスＣＭＡを形成し 、次に命令１＋−ａのマイクロコードセットＳｃのためのアドレスを形成し、次 に命令Ｉ　ｌ−２のマイクロコードセットＳ１１のためのアドレスを形成し、そ して次に命令Ｉ＋−１のマイクロコードセットＳＡのアドレスを形成する。それ からこの順序が、１回ごとに変数ｉが更新されながら順次繰返される。

回路４３によって形成される各アドレスは、バス４４を越えて送られて制御メモ リ４１から対応するマイクロコマンドを選択し、そしてその命令は制御メモリレ ジスタ４５内にロードされる。そこから、そのマイクロコマンドの様々な部分が リード４６を通じて連結されて、演算ユニット２０、入力／出カニニット３０ｔ ３よび回路４３をアドレスする制御メモリのオペレーションを制御する。

ここで第２１１および１１１３図を参照すると、コンピュータ１０の繰返しの時 間多層化されたオペレーションが詳細に示されている。まず第２図を考える。こ こでブロック７１は、コンピュータ１０がマイクロコードＣＯＭの共１のセット を実行することによってその繰返しの時間多重化されたオペレーションを開始す ることを示している。そのマイクロコードはメモリ５０内の命令■のための出力 持ち行列３１を通じて取出を送り、そして入力持ち行列３２から命令１　ｒ−＋ を取出す。命令１１−＋は繰返しの順序を通じて以前のパス内に取出されたとい うことを注意されたい。

次にブロック７２内に示されるように、コンピュータ１０は命令■１−０のセッ トＳ、内のマイクロコードを実行する。そのマイクロコードは入力持ち行列３２ からオペレートされるべき最後のワードを得て、その最後のワードおよびファイ ル２１内のいかなるレジスタにおいても要求されているいかなる演算オペレーシ ョンをも実行し、またスタックレジスタＴＯ８のトップ上にその結果をブツシュ する。

ここで再び、入力持ち行列３２から持ってこれうているデータは、繰返しの順序 を通じて以前のパス内に取出された。

次にブロック７３に示されるように、命令Ｉ＋−２のためのセットＳａ内のマイ クロコードが実行される。そのマイクロコードは入力持ち行列３２から、最後の ワードを除いて実行されるべきメインメモリ５０内の２タツクからの全てのワー ドを持ってくる。またそれらのワード上に演算オペレーションを実行し、かつメ モリ５０内のスタックに対して出力持ち行列３１を通じて全ブツシュを実行する 。ここで再び、入力持ち行列３２から持ってこられているデータは、繰返しシー ケンスを通じて駅前のパス内に取出されている。

次にブロック７４によって示されるように、命令１　＋−ｔのためのセットＳＡ 内のマイクロコードが実行される。そのマイクロコードは、メモリ５０内のスタ ックに対して出力持ち行列３１を通じてポツプ命令を送る。すなわちメモリ５０ 内のスタック部分から命令１　ｌ−＋によって要求されるオペランドは、このマ イクロコードのセットによって取出されている。その俵変数ｌが１だけ更新され 、繰返しの順序が反搬される。

このオペレーティングの順序の１つの魅力的な特性は、コンピュータ１０が出力 持ち行列３１を通ずるメモリ５０からの命令の取出と入力持ち行列上にお番ブる その命令の受取りとの間において、実行されるべき何らかの有用な仕事を常に持 っているということである。特に第２図に見得るように、コンピュータ１０はブ ロック７１内の命令■、を取出して、次にその取出された命令を受取る準備がで きる前に、ブロック７２．７３および７４において示される全ての仕事を実行す る。このようにコンピュータ１０は、メモリ５０から帰ってくる取出された命令 を単純に持つということはない。

上述のオペレーティングの順序の他の魅力的な特徴は、コンピュータ１０がメモ リ５０内のスタックからのオペランドの取出と入力待ち行列３２内のそれらのオ ペランドの受取りとの＃ｌｌ＆：常に何か行なうことを持っているということで ある。第２図を参照すると、メモリ５０内のスタックからのオペランドはブロッ ク７４内にポツプされているが、それらは次のブロック７３まで用いられない。

したがってコンピュータ１０は、メモリ５０のスタックからのオペランドのその 要求とそのオペランドの現実の受取りとの園に、ブロック７１および７２内に示 される全ての仕事を実行する。

さらにメモリ５０内のスタックからポツプされるただ１つのオペランドを要求す る知い命令のために、ポツプされたオペランドがオペレートされる前に繰返しの 順序を通ずる２つの完全なバスが形成される。すなわちブロック７４内の１つの オペランドポツプの後、１つの完全なバスがブロック７１．７２．７３および７ ４を通じて形成されかつ他のバスがブロック７１を通じて形成されるまでは、そ のオペランドはコンピュータ１０によってオペレートされない。このことは、ス タックに方向付けられた命令の大部分がスタックのトップおよびスタック−１オ ペランドのトップのみでオペレートされるので重要である。

上述したコンピュータ１０の連続したオペレーションにおける伯の重要な点は、 いかなる命令にもよるメモリ５０内のスタックからの全てのポツプが、メモリ５ ０内のスタックに対する全ブツシュの後命令に先行して形成されるということで ある。このことは第２図のブロック７３および７４を見ることによって明らかで あり、そこでは命令１＋−２のためのメモリ５０内のスタックに対する全ブツシ ュがブロック７３内に実行されており、かつ命令Ｉ　＋−＋のためのメモリ内の スタックからのいかなるポツプもブロック７４内に実行されている。もし命令１ ＋−ｚのためのメモリ５０内のスタックに対するブツシュのいくつかが命令Ｉ、 −７のためのメモリ５０内のスタックからのポツプの後に起こるならば、それら のポツプはもちろんエラーを作り出す古いデータを取出すことになる。

コンピュータ１０の上述のオペレーションのさらに他の重要な特徴は、いかなる 命令にもよるメモリ５０内のスタックに対する全ブツシュが、命令に先立って全 ての演算オペレーションが完了された優に起こるということである。

このことはブロック７２および７３の参照によって明らかであり、そこではボッ クス７２において演算オペレーションが命令夏、−６のために完成され、かつブ ロック７３においてメモリ５０内のスタックに対するブツシュが命令１＋−２の ために始まる。もし命令Ｉ　＋−ｚのためのメモリ５０内のスタックに対するブ ツシュのいくつかが命令■１−０のための演算オペレーションの全てが完了され た優に始まったならば、そのときはスタック上にブツシュされているデータのい くつかが再びエラーを引起こすような古いものである。

ここで第３図を参照すると、コンピュータ１０が命令ｌ＋＋Ｉ２＊・・・を実行 する順序がまた別の形式に示されている。第３図はＣＯＭ、Ｓｃ　、Ｓａおよび Ｓ、の符号を付した列を有し、サイクル１からサイクル８まで記号が付けられた 行を有し、かつ実行されている命令を示す様々な行−列位置における数字を有す るマトリックスを含む。コンピュータ１０は左から右の順番にあるサイクルのた めの記号が付けられたマイクロコードセットを実行し、次に左から右の順番に次 のサイクルのための記号が付けられたマイクロコードセットを実行する。

たとえばサイクル４でスタートして、コンピュータ１０はまず、出力持ち行列３ １を通じて命令４を取出しまた入力持ち行列３２内の命令３を受取る、マイクロ コードＣＯＭの共通のセットを実行する。次にコンピュータ１０は、命令１のた めのマイクロコードセットＳｃを実行し、次に命令２のためのマイクロコードセ ットＳ８を実行し、そして次に命令３のためのマイクロコードセットＳＡを実行 する。次に共通のマイクロコードセットが実行され、命令５のための取出しが送 られてかつ命令４が受取られる。

次に命令２のためのマイクロコードセットＳｃが実行され、次に命令３のための マイクロコードセットＳＲが実行され、次に命令４のためのマイクロコードセッ トＳＡが実行される。

また完全のために、サイクル１から３が、それが最初にパワーオンされるときの コンピュータ１０のオペレーションを示している。ここでいくつかのマイクロコ ードセットが、オペレートするための前もっての命令が何もないために、マトリ ックス内のＸＳによりて示されるようにスキップされねばならない。しかしこの スキッピングはくパワーオンのときに）ただ１回だけ起こり、したがって＝Ｉン ビＪ−夕の性能に与えるその影響は重大なものではない。

第３図はまた、命令１５．Ｉ２．Ｉｓ、・・・がブランチ条件命令であるときの コンピュータ１０のオペレーションを示している。もしそのブランチを取らなけ れば、そのときはコンピュータ１０はサイクル４および５と関連しノで上述され たように単に連続する。しかしもしそのブランチを取れば、そのときはコンピュ ータ１０はサイクル６．７および８によって示されるように少し興な・ンた方法 でオペレートする。ここで第５の命令がブランチ条件命令であり、かつテストさ れる状態がそのブランチを取るようなものと想定する。

ここでブランチ命令は、ｇ、前の命令、この場合においτは命令４によってセッ トアツプされる状態をテストすることができる。しかし命令４はサイクル７まで その実行を遂行せず、したがってブランチ命令のためのマイクロコードセットＳ ８がその状態をテストし得る。もしブランチを取るべきであれば、そのときはブ ランチ命令のｔ：めのマイクロコードセットＳａはブランチされる命令と次の命 令の両方を取出す。第３図において、（：’、ｌらの２つの命令は命令１＋１５ よび２であると考えられる、。

またそのブランチのためのマイクロコ−ドセット−８８は、（第３図においては 命令７および（３である）入力持も行列からの予め取出されたいかなる他の命令 も除去′！Ｊ′る。次に入力持ち行列およびその命令のためのマイク［］：］Ｊ −ドセットＳに対（るブランチから、ブランチされ′７゛いる命令を受ける。そ の後順序は、上に記述されたように醜く。プランチ命令のためのマイクロコード セットＳＡおよびＳｃは、単に、順に次のマイクロコードセットにブランチする １つのマイクロコマンドである。

ここで回路４３をアドレスする制御メモリの好ましい一実施例が、第４図と関連 して詳細に示される。このアドレシング回路は、シリアルな形式に互いに内部連 結されているレジスタ８１．８２および８３を含む。レジスタ８１はパス２４上 に演算部２０からのその入力を受け、レジスタ８２はレジスタ８１からのその入 力を受け、またレジスタ８３はレジスタ８２からのその入力を受ける。

オペレーションにおいて、命令１　ｌ−＋は、共通のマイクロコードＣＯＭによ って入力持ち行列３２からレジスタ８１へ転送される。同時にレジスタ８１の以 前の内容がレジスタ８２に転送され、またレジスタ８２の以前の内容がレジスタ ８３に転送される。このオペレーションは、共通のマイクロコードが実行される ときごとに実行される。

同様に３つのメモリ８４．８５および８６が、アドレシング回路４３内に含まれ る。メモリ８４．８５および８６は、それぞれレジスタ８１．８２および８３に よってアドレスされる。これらのメモリからの出力は、その出力がバス４４上の 制御メモリ４１のためのアドレスＣＭＡを形成するマルチプレクサ８７に対して 送られる。

メモリ８４は、全ての命令のためのマイクロコードセットＳＡのための最初のア ドレスをストアする。そしてメモリ８４が命令１１−１によってアドレスされて いるので、メモリ８４の出力は命令Ｉ＋−’＋のマイクロコードセットＳＡのた めの最初のアドレスである。同様にメモリ８５は全ての命令のマイクロコードセ ットＳａのための最初のアドレスをストアし、またメモリ８６は全ての命令のた めのマイクロコードセットＳｃのための最初のアドレスをストアする。そしてメ モリ８５および８６はそれぞれ命令Ｉ　Ｉ−２おりは命令１１−２のマイクロコ ードセットＳａのための最初のアドレスおよび命令■１−．のためのマイクロコ ードセットＳｃの最初のアドレスである。

命令のうちの１つのための特定のマイクロコードセットを入力するために、制御 メモリレジスタからのリード４６上の制御信号がマルチプレクサ８７に対して送 られて、メモリ８４．８５および８６のうちの１つからの出力を選択する。次に マイクロコードセットが入力されてしまった俵に、制御メモリのアドレスがリー ド４６上の制御信号に応答して加算回１！８８によって増加または減少される。

パス２４上のテスト状態がまた加算回路８８に対して送られて、マイクロコード セットの各々の内でテストしかつブランチすることを可能とする。

このオペレーションは第５Ａ図から第６Ｂ図を参照することによってよりよく理 解され、図において２つの命令のための実際のマイクロコードセットＳＡ、Ｓａ 　、およびＳ。が示されている。特に第５Ａ図は、「論ＷＯＲ命令」のためのマ イクロコードセットを示している。この命令が実行される前に、そのスタックは 第５Ａ図の左側の部分に示されるようなものであり、そこにおいてＮ１．Ｎ２お よびＮ３はスタック内のトップの３つのエントリである。次に命令が実行された 後、スタックエントリのトップはＮ１およびＮ２の論１１０Ｒによって得られる 結果のＲであり、スタック内の次のエントリはＮ３である。

このオペレーションは、第５Ｂ図のマイクロコードセラ１”ＳＡ、Ｓ１１および Ｓｃによって達成される。ＳＡにおいて、出力持ち行列３１を通じて要求が送ら れてメモリ５０内のスタック−１オペランドのトップが読出され、また共通のマ イクロコードのセットへのジャンプが行なわれる。

このジャンプは、前述した第１図から第４図の繰返しの順序に従う。

マイクロコードセットＳ８はスタックオーバフローレジスタに１を加算し、そし てそれは命令１＋−＋のためのマイクロコードセットＳＡにジャンプする。この ジャンプはり−ド４４上の制御メモリアドレスとしてメモリ８４の出力を選択す ることによって達成され、それはまた前述した第１図から第４図の順序に従う。

マイクロコードセットＳｃは入力持ち行列をスタックレジタのトップと論理的に ＯＲし、スタックレジスタのトップ内にその結果をストアし、かつ命令Ｉｔ−ｔ のためのマイクロコードセットＳａにジャンプする。このジャンプはリード４４ 上の制御メモリアドレスとしてメモリ８５の出力を選択することによって達成さ 蛛る。メモリ８６の出力はそれは共通のマイクロコードルー７チンの最後に起こ るということを注意されたい。

命令のためのマイクロコードセットＳＡ、Ｓ１１およびＳ。

を示している。この命令はメモリ５０から変数を取ってくるようにオペレートし 、かつスタックのトップにそれを冒く。このオペレーションは、第６Ａ図に示さ れている。

このオペレーションを実行する゛ために、マイクロコードセットＳＡは変数Ｖを 読出す命令、を出力持ち行列３１を通じてメモリ５０に対して送り、それは共通 のマイクロコードルーチンにジャンプする。マイクロコードセットＳａは、スタ ック−１の位置のトップ内に書込む命令を出力持ち行列３１を通じてメモリ５０ に送る。次にスタックレジスタのトップは、それがメモリ５０に転送され得るよ うに出力持ち行列内にロードされる。

次にスタックオーバフローレジスタが更新され、命令ｌト１のマイクロコードセ ットＳＡへのジャンプが行なわれる。次にマイクロフードセットＳｃにおいて、 マイクロコードセットＳＡによって要求された変数■が入°力持ち行列３２から 持ってこられ、スタックレジスタのトップ内に口−ドされる。それからジャンプ が、命令１１−２のマイクロコードセットＳＲに対してとられる。

比較の目的のために、いくつかの選択的なマイクロコードインターリ−ピング順 序が、ここで第７Ａ図および第７Ｂ図と関連して考慮されよう。ここで各命令は 、ただ２つのマイクロコードセットＳＸおよびＳｖに分割される。第７Ａ図の順 序において、命令Ｉ＋のだめのマイクロコードセット８つが最初に実行され、次 に命令！＋−１のためのマイクロコードセットＳＹが実行され、そして次にその 順序が繰返される。また第７Ｂ図の順序において、命令Ｉｔのためのマイクロコ ードセットＳＸが実行され、次に命令１１−２のためのマイクロコードセットＳ Ｙが実行され、そして次にその順序が繰返される。

ここで、各命令がただ２つのマイクロコードセットに分割されるこれらのインタ ーリ−ピング順序および他のインターリ−ピング順序は、スタックに向けられた 命令のためには全く働かないということが示されよう。スタックに方向付けられ たマシンにおいて、実質的には全命令はメモリ５０内のスタックから１つまたは より多くのオペランドをポツプする。また実質的には全命令は、ファイル２１内 のＴＯＳレジスタを修正する。第５図におけるような多くの命令は、他にはほと んど何もしない、したがって２つのマイクロコードセットＳｘおよびＳｙに分割 されていることが利点であるこれらの命令のために、Ｓｘはメモリ５０からポツ プしなければならず、またＳＹはＴＯＳレジスタを修正しなければならない。

いくつかの命令は第６図に示されるようなものであり、それらＧｔＴＯＳレジス タの内容をメモリ５０内のスタック上にブツシュする。命令１１のためにそのブ ツシュが行なわれるときを考える。それは命令Ｉ、＋、内のポツプの前に行なわ れねばならない。他方第２図とｌｌ１ｌ遷して示されるように、そのポツプは間 違ったアイテムを作り出す。命令１１＋１内の最初のポツプはＳｘ内において行 なわれ、そのため命令１１内のブツシュがそれに先立たねばならない。

ＴＯ８の命令１１内のブツシュはＳＹに従わねばならず、そこにおいてＴＯ８は 修正される。他方古いデータが、第２図と関連して前述されたように、スタック 上にブツシュされる。したがって命令■１内のブツシュは、８％に従いかつＳｘ に先立たねばならない。

しかし第７Ａ図から見得るように、命令！、のいかなる部分もＳ　’Ｙ’とＳ； ζ′との間には起こらない。さらに第７Ｂ図の順序において（および他の順序の 導入によって）、命令■、ヤ、のマイクロコードセットＳＸは命令１１−＋のマ イクロコードセットＳＹに従うこともしない。したがって命令がただ２つのマイ クロコードのセットに分割されるいかなる先行技術の時間多膿化されたインター リ−ピング順序も、全く動作しない。

次に第８図を参照して、回路４３をアドレスする制御メモリの他の好ましい実施 例が示されている。回路をアドレスするこのメモリは、３つのレジスタ９１．９ ２および９３を含んでいる。レジスタ９１はバス２４からその入力を受取り、ま たその出力はメモリ９４をアドレスする。このメモリは、マルチプレクサ９５に 対して連結されるその出力を備えており、かつマルチプレクサ９５の出力はバス ４４上のＩＱ１ｍｌメモリアドレスＣＭＡを形成する。

メモリ９４は、全ての命令のための全てのマイクロコードセットＳＡの開始アド レスをストアする。オペレーションにおいて、共通のルーチンはレジスタ９１内 に命令１＋−４をロードし、したがってメモリ９４の出力は命令１１−１のため のマイクロコードセットＳＡの開始アドレスである。

このアドレスは、セットＳａ内の最後のマイクロコマンドからバス４６上の制御 信号に応答して、マルチプレクサ９４を通じて選択的に移動される。

マイクロコードセットＳＡが入力された俵、加算回路９６が適用されて、第４図 の回路と関連して前述されたように制御メモリアドレスＣＭＡを増大し、かつ条 件付きで修正する。次にセットＳＡ内のマイクロコードの実行が完了したとき、 共通のマイクロコードセットに対してジャンプが行なわれ、さらにＳＡマイクロ コードが能動化されている命令のためのマイクロコードセットＳ８の開始アドレ スでレジスタ９２がロードされる。この実施例におけるこの開始アドレスは、加 算回路９６によって形成される。

同様にセットＳａ内のマイクロコードの実行の最後において、レジスタ９３内に ストアされる加算回路９６によってアドレスが発生される。このアドレスは、Ｓ ｌｌマイクロコードが能動化されている命令のためのマイクロコードセットＳ、 のだめの開始アドレスである。このようにアドレス回路４３の第８図の実施例に おいて、マイクロコードセットＳ＾およびＳａは、第４図の実施例に示されたよ うな３つのメモリ８４．８５および８６の必要性をなくするセットＳＩＩおよび Ｓｃのための開始アドレスをそれぞれ形成する。

この発明の種々の好ましい実施例が、詳細に記述されてきた。しかしざらに多（ の転換や修正が、この発明の特徴や目的から外れることなくこれらの詳細な説明 に対してなされ得る。したがって、この発明はこれらの詳細な説明に限定される ものではなく、添付の請求の範囲によって制定されるものであるということが理 解されるべきである。

ＦＩＧ、６Ｂ。

Ｓｏ　ＲＤＶ→　ＯＱ、ジｉン７’ＣＯＭＦＩＧ、７Ｂ。

ＦＩＧ、８゜ 国際調査報告

Claims (1)

1. 【特許請求の範囲】 １、時間多重化された形式における１つのプログラムの命令を実行するためのデ ィジタルコンピュータであって、前記命令の各々が第１、第２および第３のマイ クロコマンドのセットによって表わξれるメモリ手段を備え、前記第１のマイク ロコマンドのセット＆を前記第２のセットの前に実行され、かつ前記第２のセッ トは前記第３のセットの前に実行されねばならず、 時−多重化された繰返しの順序において、前記プログラム内の第１の命令のため の前記第３のマイクロコマンドのセットを実行し、続いて前記第１の命令の後の 前記プログラム内の第２の命令のための前記第２のマイクロコマンドのセットを 実行し、続いて前記第２の命令の後の前記プログラム内の第３の命令のための前 記第１のマイクロコマンドのセットを実行するための制御手段をさらに備える、 ディジタルコンピュータ。 ２、　第１および第２の部分からなるスタック手段をさらに含み、 前記第１のスタック部分上のポツプは前記第１のセット内のマイクロコマンドに よって実行され、前記第１のスタック部分上のブツシュおよび前記第２のスタッ ク部分上のポツプは、前記第２のセット内のマイクロコマンドによって実行され 、 ット内のマイクロコマンドによって実行される、請求の範囲第１項に記載のディ ジタルコンピュータ。 ３、　前記制御手段は前記命令の部分を保持するために、互いにシリアルに連結 される第１、第２および第７３のレジスタ手段を備え、 前記レジスタ手段の各々は、前記セットのそれぞれにおける開始マイクロコマン ドをアドレスするためのメモリ手４、　前記制御手段は第１、第２および第３の レジスタ手段を備え、 前記第１のレジスタ手段は前記第１のセット内の開始マイクロコマンドをアドレ スするためのメモリ手段と連結され、 前記第２および第３のレジスタ手段は前記第２６よび第３のセット内の開始マイ クロコマンドをアドレスするために演算手段と連結される、請求の範囲第１項に 記載のディジタルコンピュータ。 ５、　前記メモリ手段は前記命令を持つてくるための共通のマイクロコマンドの セットをさらに含み、前記ｗ一手段は前記繰返し順序の一部として前記共通のマ イクロコマンドのセットを特徴する請求の範囲第１項に記載′のディジタルコン ピュータ。 ６、　前記第２の命令のための前記第２のマイクロコマンドのセットは前記第１ の命令のための前記第３のマイクロコマンドのセットの実行の後直ちに実行され 、前記第３の命令のための前記第１のマイクロコマンドのセットはそれらの後直 ちに実行される、請求の範囲第１項に記載のディジタルコンピュータ。 ７、　前記第２の命令は前記プログラム内の前記Ｗ４１の命令の後に直ちに続き 、 前記第３の命令は前記第２の命令の後に直ちに続く、請求の範囲第１項に記載の ディジタルコンピュータ。 ８、　前記第１のセット内の前記マイクロコマンドは前記命令の１つのベアとは 興なり、 前記第２のセット内の前記マイクロコマンドは前記命令の他のベアとは興なり、 前記第３のセット内の前記マイクロコマンドは前記命令のさらに他のベアとは興 なる、請求の範囲第１項に記載のディジタルコンピュータ。 ９、　時間多重化された形式における１つのプログラムの命令を実行するための ディジタルコンピュータであって、前記命令の各々が第１、第２および第３のマ イクロコマンドのセットによって表わされるメモリ手段を−え、いかなる命令の ためにも前記第１のセットは前記第２のセットの前に実行されねばならず、かつ 前記第２のセットは前記第３のセットの前に実行されねばならず、繰返しの順序 において前記マイクロコマンドのセットを実行するための制御手段をさらに備え 、１つの命令のための前記第１および第２のマイクロコマンドの実行の間には、 その前の命令のための実行された前記第３のマイクロコマンドセットが存在し、 前記１つの命令のための前記第２および第３のマイクロコマンドの実行の闇には 、慢統の命令のための実行された前記第１のマイクロコマンドセットが存在する 、ディジタルコンピュータ。 １０、　時間多重化された繰返しの形式における１つのプログラムの命令を実行 するためのディジタルコンピュータであって、 前記命令の各々を、連続的に実行されねばならない第１、第２および第３のオペ レーションに分割するための手段と、前記第１の命令に続く第２の命令の前記第 １および第２のオペレーションの実行の間に前記命令の第１のものの前記第３の オペレーションを実行するため、および前記第２の命令のための前記第２および 第３のオペレーションの実行の間に前記第２の命令に続く第３の命令の前記第１ のオペレーションを実行するための手段とを備える、ディジタルコンピュータ。