JPS58500268A - 調整電源 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、調整電源（ｒｅｇｕｌａｔｅｄ　ｐｏｗｅｒ　５ｕｐｐｌｙ）に関 し、特にフィードバック制御設備を持つ調整電源に関する。

背景技術 この技術分野におけるアナログ・フィードバック制御システムには数々の欠点が あった。例えば、そのようなシステムでは、構成成分の変動のために、短期間及 び長期間のどちらにおいても安定性に問題が経験された。又、そのシステムでは 、信頼性、・ぐッケーノの大きさ及び全体的なコストの点からも色々な問題を経 験していた。更に、アナログ・システムは広く変化のある応用に適応させるため には十分な融通性がなかった。

発明の開示 この発明の目的は、構造簡単、安価且つ異なる要求に容易に適合することができ る自動調整電源を提供することである。

この発明による電源は入力手段と、出力手段と、前記出力手段を前記入力手段に 接続するスイッチング手段とを含む電源であって、前記出力手段の電圧レベルの 各瞬間値を表わす一連の第１のディジタル値を発生する第１の発生手段と、連続 する第１のディジタル値間の差異に依存する第２のディジタル値を発生する第２ の発生手段と、電源の出力を調整するために前記スイッチング手段の動作を制御 する・ぐルス幅変調制御信号を発生するように構成した第３の発生手段と、前記 電源に要求された電力出力を発生させるために標準・やルス幅変調制御信号を表 わす第３のディジタル値を受信し前記第２のディジタル値に前記第３のディジタ ル値を加えて第４のｆイノタル値を発生するように構成した加算手段とを含み、 前記第４のディジタル値は前記制御信号の幅を制御するように働くようにした電 源である。

この発明による電源はディノタル構造の制御装置を使用するので集積回路を使用 することができ、そのため、構造簡単且つ安価な電源を完成することができるも のと理解するべきである。

図面の簡単な説明 次に、添付図面を参照してその例によりこの発明の一実施例を説明する。

第１Ａ図及び第１Ｂ図は、共に接続されてこの発明による自動調整電源の一部ブ ロック及び一部回路を開示する図である。

３ 第２図は、第１図の電源のディノタル・コントローラのブロック図である。

第３Ａ図乃至第３Ｈ図は、共に接続されて、電源の電力出力部の１つの出力レベ ルの調整に使用される・ぐルス幅変調制御信号を発生する論理回路を開示する図 である。

第４図は、第３Ａ図乃至第３Ｈ図が相互に接続される方法を表わす図である。

第５Ａ図及び第５Ｂ図は、共に接続されて、電源の調整に使用される制御及びク ロック信号を発生する論理回路を開示する図である。

第６図は、第５Ａ図及び第５Ｂ図が相互に接続される方法を表わす図である。

第７図は、好ましい実施例に関連する種々の波形を表わす図である。

第８図は、更に電源に使用される論理回路を開示する図である。

第９Ａ図乃至第９Ｃ図は、共に接続されて、ディノタル・コントローラの動作の 流れ図を開示する図である。

第１０図は、第９Ａ図乃至第９Ｃ図が相互に接続されて、流れ図を形成する方法 を表わす図である。

第１１Ａ図乃至第１１Ｅ図は、好ましい実施例に関連する種々の波形及び１Ｍ曲 線を表わす図である。

第１２Ａ図乃至第１２Ｃ図は好ましい実施例に関連４１）表：Ｕ５８５００２６ ８（３） するそのほかの波形を表わす図である。

発明を実施するだめの最良の形態 第１Ａ図及び第１Ｂ図を見ると、そこには従来の全波ブリソノ整流器２４に接続 されたＡＣ人力２２（第１Ａ図）を含む電源が表わしである。そのほか、この電 源には、当技術では周知の方法に従い、フィルタ・コンデンサ３０によって分路 され、そこに未調整ＤＣ出力を供給する端子２６．２８が含まれる。端子２６゜ ２８は導体３２．３４を介して夫々スイッチング・トランジスタ（図示していな い）から成る従来の電力スイッチ３６に接続され、該スイッチング・トランジス タは夫々導体３８．４０に現われたスイッチング制御信号ｙ１及びｙ２によって １８０°異なる位相で作動され、変圧器４４の一次巻線４２の上部半巻線と下部 半巻線とを交互に駆動する。下記で詳細に説明するように、変圧器４４の一次巻 線４２に現われた電源出力レベルの調整は導体３８．４０に現われた制御信号／ １及びｙ２のデー−ティ・サイクル（ＤＣ）を変更することによって制御される 。

又、変圧器４４は二次巻線４６乃至５０（第１Ｂ図）３巻線を装備し、その各々 は番号５２乃至５６で全体的に表示されている電力出力回路に接続される。回路 ５２は５ボルト（ロ）の出力を持ち、回路５４は出力１２Ｖを持ち、回路５６は 出力２４Ｖを持つ。これら電力出力回路の各々は同一構造のものであるため、以 下回路５２だけを詳細に説明する。この技術分野で周知の方法により、電力出力 回路５２〜５６の各々は整流ダイオード６０．６２と導体６６．６８によってそ のダイオード６０．６２の出力に接続されている電流感応変圧器６４とを含む全 波整流回路を持ち、該導体６６゜６８は変圧器６４で磁束を発生する。又、該導 体６６゜６８は端子７０に接続され、そこには電圧レベルＢ１が現われる。第１ Ｂ図に見られるように、端子７０はチョーク７４とコンデンサ７６とから成る電 力濾波回路が接続され、該チョーク７４は出力回路５２の出力端子７８に接続さ れて、そこに電圧レベルＡ１を供給する。コンデンサ７６は端子７８と接地導体 ８２に接続されている端子８０との間を分路する。導体８２は巻線４６のセンタ ・タラｆ８４に接続される。

電流感応変圧器６４は導体８２を通して接地に接続されている二次巻線８１を装 備している。巻線８１の他端は、導体８６を介し、該導体８６に現われた入力Ｍ 号のレベルに比例して、ディノタル・コントローラ９０に設けられているＣＭＯ ８集積回路要素に使用しうる電圧レベルにまでそれを低下する複数のＲＣ回路か ら成るシグナル・コンディショナ８８に接続される。導体８６には、変圧器６４ に流れる電流のレベルを表わし、シグナル・コンディショナ８８に送信される信 号Ｃ１が現われる。第１Ｂ図に表わしているように、端子７０に現われた電圧レ ベル信号Ｂ、は導体９２を介してシグナル・コンディショナ８８に送信され、端 子７８に現われた電圧レベル信号Ａ１は導体９４を介してコンディショナ８８に 送信される。同様にして、電力出力回路５４．５６の電流及び電圧レベル信号も コンディショナ８８に接続される。夫々入力信号Ａ、、Ｂ、。

Ｃ１で表わされる回路５２の出力からコンディショナ８８を介して発生した電圧 信号ｖＲ１，ｂ７．■、（第１Ａ図）は導体９６を通してディノタル・コントロ ーラ９０に送信されて該コントローラを可能化し、コンディショナ８８から受信 した信号に従って電源の出力を調整する。

第１Ａ図に表わすように、変圧器４４は導体１００゜１０２を通して第２のシグ ナル・コンディショナ１０４に接続されている二次巻線９８を装備する。シグナ ル・コンディショナ１０４はシグナル・コンディショナ８８と同様な構造であり 、同様な方法で動作する。二次巻線９８は導体１００，１０２を介して一対の平 衡信号Ｂ８１（第１１Ａ図）、Ｂ８２（第１１Ｂ図）を発生する。これら信号は 、以下詳細に説明するように、スイッチング・トランジスタ３６の動作から生じ る不等電圧−二次ドライブ（ｕｎｅｑｕａｌ　ｖｏｌｔ−ｓｅｃｏｎｄ　ｄｒｉ ｖｅ）のために変圧器４４に流れる磁化電流の影響を減少させるために使用され る。又、シグナル・コンディショナ１０４には導体１０６が接続きれる。該導体 １０６は７ 整流器２４の出力に発生した１５０■乃至３００ｖのバルク（ｂｕｌｋ）電圧レ ベルの状態を表わす電力損失信号（ＰＬＳ　）が発生する端子２６に接続される 。この信号はディノタル・コントローラ９ｏにおける電源障害の検出に使用され る。シグナル・コンディショナー０４は導体１１０，１０８を介して平衡信号Ｖ Ｂ１（第１１Ｃ図）及びＶＢ２（第１１Ｄ図）を、又導体１１２を介して信号Ｐ ＬＳをディノタル・コントローラ９０１Ｃ出力する。コントローラ９０は導体１ ０８〜１１２に現われた信号に応答して、６ソフト・スタート・シーケンス”と して特徴がある“・やワー・アップ・シーケンス”に入シ、該電源の動作を可能 化して、以下詳述するような方法でそれを開始する。コン）ｏ−ラ９０は信号Ｐ ＬＳを受信する前の時点でリセットされる。信号ＰＬＳが”ハイ”になった時に 、それは整流器２４の出力電圧レベルがその通常値の７８％に達したということ を表示し、導体１１５に現われた電力信号■ＤＤがコントローラ９０に供給され て、その動作を可能化する。

コントローラはリセットされた後、６０ｍ５又は電力線の３サイクルの遅延を始 動する。遅延終了時に、電源の動的調整（ｄｙｎａｍｉｃ　ｒｅｇｕｌａｔｉｏ ｎ）が始まる。ディノタル・コントローラ９０から発生して導体３８．４０に現 われたスイッチング制御信号ａ、、ａ２は５％の最小デユーティ・サイクル期間 からスイッチングを開始する。該デー−ティ・サイクル期間は所定の時間経過後 ８　ｎ表′４５８５００２＆８（４） は漸増的に増加する。このスイッチング動作は変圧器′６４（第１Ｂ図）に過電 流が検出されるまで続けられる。信号ａ４．ａ２は、過電流の検出と同時に、第 ２の所定の又は一定最小のデユーティ・サイクルでスイッチングを始める。それ は過電流状態が除却されて、信号ｙ１及びｙ２が過電流状態の検出前のデユーテ ィ・サイクルで再びスイッチングを始めるまで続けられる。このパソフト・スタ ート”（ｓｏｆｔ　５ｔａｒｔ）動作は、電力出力回路５２の端子７８に現われ た電圧レベルＡ、がその通常値の９０チに達するか、又はスイッチング動作の開 始から１００　ｍｓが経過するまでか、いずれか早く発生するときまで続けられ る。もし、端子７８に現われる所定の電圧レベルＡ、が先に上記値に達した場合 は、該コントローラは更に２０　ｍｓ　（又は電力線の１サイクル）間そのソフ ト・スター、ト動作を継続して後、動作の静的調整モードを開始する。

コントローラが静的調整モード（ｓｔａｔｉｃ　ｒｅｇｕｌａｔｉｏｎｍｏｄｅ ）で動作しているときには、スイッチング信号ａ１．ａ２のデー−ティ・サイク ルは電力出力回路５２の夫々の端子７８．７０に現われた電圧レベルＡ、。

Ｂ１に従って継続的に調節されて、電力出力回路５２（第１Ｂ図）の±１％の静 的調整と±２％の動的調整とを維持する。静的調整モード中、該コントローラは シグナル・コンディショナ８８から発生１ｊｃフイードバツク・データを継続的 に監視し、システム障害の発生を感知したときに信号Ｑ１．Ｑ２の発生を停止す る。そのとき、コントローラはそれ自体の電力を切り、診断データ・う、チ及び 信号ＰＬＳの動作に関連する回路から離れる。診断データ・ラッチは後刻サービ スマンがアクセス可能である。コントローラは可能化されたときに２０秒間複数 の発光ダイオードにその障害分離（ｆａｕｌｔ　１ｓｏｌａｔｉｏｎ）状態をデ ィスプレイする能力を有する。

更に下記するように、コントローラ９０は導体１１４（第１Ａ図）を介して電力 損失の発生を表示するノ・イ″信号ＰＦＳ　（電力障害感知）を出力する。又、 コントローラ９０は導体１１６を介して、電源システムの非平衡終端（ｓｉｎｇ ｌｅ　ｅｎｄｅｄ）整流モード動作か又は平衡終端（ｄｏｕｂｌｅ　ｅｎｄｅｄ ）整流モード動作のどちらかを選択する手動選択信号ＤＣＬを受信する。非平衡 終端動作を還部した場合、スイッチング信号ａ、、ａ２の最大デユーティ・サイ クルは平衡終端動作のそれら値の６６％まで減少されるべきである。導体１１８ に現われる手動選択信号ＤＦＰＳはスイッチング周波数２Ｑ　ｋＨｚか又は４　 Ｑ　ｋＨｚのどちらかを選択し、導体１２０に現われる信号ＤＳＰＲは直列読出 診断出力ラッチ（図示していない）に対するリセット信号である。又、電源シス テムが運転停止した後は、コントローラ９０は導体１１９を介して障害確認のた めに、ＬＥＤディスゾレイ１５４（第２図）に送信される信号ＤＳＰＯを出力す るように構成される。

次に、第２図を見ると、ディノタル・コントローラ９０のプロ、り図が表わされ ている。コントローラ９０は電力トランジスタ・スイッチ３６（第１Ａ図）のた めの信号ａ１．ａ２　のデユーティ・サイクルを変更することによって、該電源 の出力を調整する。この情報は電力出力回路５２（第１Ｂ図）の端子７８　、７ ０に現われた電力レベル信号Ａ、　、　Ｂ１に含まれている。これら端子におけ る電源出力電圧を監視することによって、該コントローラは電力出力回路５２（ 第１Ｂ図）の出力電圧の変化に逆らうように、デユーティ・サイクルａ１．ａ２ を上下に調節することができる。静的調整モード中、この実施例に使用される一 次制御方程式は次式で与えられる。すなわち、 ＴＰｗ＝Ｔｏ十Ｔ３ 上式で、ＰＴＷはスイッチング信号拓、／２の計算された合計・ぐルス幅であり 、Ｔｏは与えられた電源のだめの通常の・ぐルス幅に等しく、Ｔ、は・ぐルス幅 の修正分に等しい。

この実施例で与えられた電源のために固定された公称・ぐルス幅Ｔ。（この実施 例では５ｖ）は下記方程式で計算することができる。すなわち、 上式で、ｖｏＲは調整されるべき出力電圧に等しく、■１Ｎは端子７０（第１Ｂ 図）に現われる電力濾波器に対する入力電圧に等しく、ＤＣはデー−ティ・サイ クルに等しく、ＴＯＮはオン時間に等しく、Ｔはスイッチング期間に等しい。

１２Ｖ入力を持つ５■電源のだめのＤＣは５／１２＝０．４１６６＝４１．６６ ％に等しい。

４０　ｋＨｚ　（２５マイクロ秒）スイッチング周波数のための通常の・ぐルス 幅Ｔ。はＴ。Ｎに等しく、０．４１６６Ｘ２５マイクロ秒から１０．４１５マイ クロ秒に等しい。

・ぐルス幅修正Ｔ３は下式で計算される。すなわち、Ｔ３＝−に１（ｄ−ｄｏ） −に２（ｄ−ｄｌ）上式で、Ｋ１及びに２はスケーリング因数であり、この実施 例では、夫々２及び８である。

ｄｏは調整されるべき出力電圧のディノタル等価に等しく、この実施例では５■ である。

ｄは出力電圧の現サンプルのディノタル等価に等しく、ｄｌは出力電圧の前サン プルのディノタル等価に等しい。

スイッチング信号ｙ１及び／２が絶対に同時にオンにならないことを保証するた めに、両信号乙、ａ２夫々のデユーティ・サイクルが４５％より少くなるように するために、各々５％の死帯（ｄｅａｄｂａｎｄ）が設けられる。

第２図に表わすディノタル電力コントローラ９０は、ライン９６に現われた電力 出力レベル信号ＶＲ１（第１Ａ図）の値をオフセット及びスケール（ｏｆｆｓｅ ｔ、５ｃａｌｅ）可能にして、電力出力回路５２の出力電圧の範囲、すなわち４ ．１２５Ｖ乃至５．５　Ｖの範囲について、ＣＭＯＳアナログーディノタル（Ａ ／Ｄ　）変換器１３２の出力から才υ用可能なコードすべてを使用させうるよう にした重みづけ回路１３０を含む。回路１３０の出力はアナロクーティノタル（ Ａ／Ｄ）変換器１３２に送られて、アナログ電圧信号からそれに比例したディノ タル信号に変換される。これらディソタル信号はスイッチング信号ａ、、ａ２の ・ぐルス幅を計算する・？ルス幅計算回路１３４に送信されて後、導体３８及び ４ｏを介してプログラマブル・インターバル・タイマ１３６からスイッチング・ トラン２スタ３６（第１Ａ図）に出力される。これら回路には、回路１３４・１ ３６を論理的に動作するコントロール・ロジック及びシーケンシング回路１３８ が接続される。更に、コントローラ９ｏには、該コントローラの動作に使用する 種々のクロック信号を発生するクロ、り回路１４０と共に、電源システムの障害 状態の発生の感知に使用するストローブ発生回路１４２が含まれる。その上、コ ントローラ９゜は、レベルが信号ＭＵ及びＭＤで調節され、コントローラの種々 の要素に発生する種々の電力レベルを感知するレベル・デテクタ１４６と共に、 重みづけ回路１３０に使用される基準電源１４４が含まれる。障害診断及びスト ローブ・ラッチ１４８と、障害エンコーダ１５０と共に、障害診断出力ラッチ１ ５２及びＬＥＤディスプレイ１５４はコントローラと共同する診断回路を構成す る。

次に、第３Ａ図乃至第３Ｈ図には、コントローラ９０の重みづけ回路１３０、ア ナログーディノタル変換器１３２、パルス幅計算回路１３４、プログラマブル・ インターバル・タイマ回路１３６及びストローブ発生回路１４２（第２図）のロ ノ、り図が表わしである。第３Ａ図において、５■電力出力回路５２（第１Ｂ図 ）と共同する電流感応変圧器６４はダイオード６０．６２（第１Ｂ図）の出力導 体６６．６８に接続されて、そこを通して変圧器４４（第１Ａ図）から発生した 電流が流れる。端子７８と７０との間にはチョーク７４（第１Ｂ図）が接続され る。端子７０には該回路の出力レベルＡ、が現われる。この電源の電圧レベルを 表わす信号Ａ１はサンプリング期間中、導体９４を介してＬＭ１２４スケーリン グ演算増幅器１６０（第３Ｂ図）の非反転住）人、力に送信され、その出力電圧 ・ぐルスＶ。は導体１６４を介してＭＰ７５７０アナログーディノタル変換器１ ６６（第３Ａ図及び第３Ｅ図）のアナログ入力に送信される。演算増幅器１６０ は導体１６８を介してＬＭ１２４演算増幅器１７０から出力された基準電圧ｖＲ を受信する。基準電圧ｖＲは端子７０（第１Ｂ図）に元来状われ、線電圧１７２ で変化する電圧レベルの関数である。導体９６に現われたこの信号す、は入力１ ７４に現われた負の５．６６Ｖ−ｅルスで制御されて、基準電圧信号ＶＲを線電 圧に対応させることができるようにする。増幅器１７０の出力は基準電圧■、を 反転するＬＭ１２４演算増幅器１７６の反転入力に向けられる。次に１この反転 信号は導体１７８を介してＡ／Ｄ変換器１６６（第３Ａ図、第３Ｅ図）の電圧基 準入力に出力される。

Ａ／Ｄ変換器１６６は該変換器の動作を開始する信号５ＴＡＲＴ　（第７Ｆ図） を導体１８０を通して受信し、更に３２０　ｋＨｚクロ、り信号（第７Ａ図）を 導体１８２を介して受信する。該Ａ／Ｄ変換器は導体１８６，１８８を介して、 前述の調整方程式のタームｄを表わす電力回路の電圧レベルの現サンプルを表わ す８ビツト・バイナリ・ワードを出力する。電力回路の電圧レベル出力は５０マ イクロ秒の割合でサンプルされて、発生した８ビツト・ワードは導体１８８を介 し、一対のＭＣ１４１７５Ｂレジスタ１９０（第３Ａ図）、１９２（第３Ｅ図） に出力され、そこに記憶される。導体１８８を介して出力されたデータ・ワード の最下位４ビツトはレジスタ１９０に入力され、その最上位４ビ７トはレジスタ １９２に記憶されや。電力レベルの現在の値ｄを表わす８ビツト・ワードがＡ／ Ｄ変換器１６６から出力されるときに、前サンプル・レベルの値は前データｄ１ を表わしてレジスタ１９０，１９２に記憶される。現データｄは、又Ａ／Ｄ変換 器１６６の出力ライン１８６にも現われ、一対のＣＤ４００８Ｂバイナリ・アダ ー１９４，１９６（第３Ａ図、第３Ｅ図）のＢ入力と、一対のＣＤ４００８Ｂバ イナリ、・・アダー１９８，２００（第３Ｅ図）のＡ入力とに負荷される。アダ ー１９４，１９６は導体２０２を介してレノスタ１９０，１９２に記憶されてい る前バイナリ・データをアダーのＡ入力に受信して該アダー１９４゜１９６を可 能化し、２の補数減算動作を遂行することによってタームｄ　−ｄ、を発生する 。一方アダー１９８゜２００はソース（ｓｏｕｒｃｅ）　２０１から発生し、導 体２０３（第３Ｅ図）を介して送信されてきた値ｄ。の２の補数である８ビツト ・バイナリ・ワードを夫々のＢ入力に受信して該アダー１９８，２００は可能化 され、２の補数減算動作を実行することによってタームｄ−ｄ。

を発生する。この例におけるライン２０３に現われ、ソース２０１から発生した バイナリ・ワードは電源回路５２（第１Ｂ図）の通常の出力を表わす２の補数形 式の５■の値である。

アダー１９４乃至２００（第３Ａ図、第３Ｅ図）のバイナリ出力は導体２０４を 介して一対のＣＤ４００８Ｂアダー２０６（第３Ｂ図）及び２０８（第３Ｆ図） に出力され、そこで内入力タームが結合されて、２の補数形式のターム（ｄ−ｄ ｏ）＋４（ｄ−ｄｌ）を出力する。

ター°ム４　（ｄ　−ｄ、　）を得るために１．アダー１９４，１９６から出力 されたバイナリ・ピットはアダー２０６，２０８に入力されたときに２位置だけ シフトされる。該ターム（ｄ−ｄｏ）＋４（ｄ−ｄｌ）は導体２１０を介して一 対のＣＤ４０６３　Ｂ比較器２１２（第３Ｂ図）及び２１４（第３Ｆ図）のＡ入 力に出力され、該比較器は、又それらのＢ入力に一対のＣＤ４０２５７Ｂセレク タ回路２１６（第３Ｂ図）及び２１８（第３Ｆ図）からのバイナリ・ワードを受 信する。

前述したように、スイッチング制御信号／１．馬のデユーティ・サイクルは夫々 両信号のデユーティ・サイクルを４５％よシ少くする５チのデッドバンドが設け られる。以下詳述するように、コントローラ９ｏは、スイッチング制御信号乙、 ／２のノクルス幅を該回路の電力出力が通常出力の９０％に達するまでゆっくシ 増加するようにした電源のソフト・スタート動作を開始する。コノ動作の一部と して、スイッチングａ号ａ、。

／２のための大きな・やルス幅を夫々連続的に表わし、パルス幅の上限界を構成 する複数のバイナリ・ワードを導体２１１に顆状的に発生する。これらバイナリ 信号はセレクタ回路２１６，２１８のＡ入力に入力される。

セレクタ回路２１６．−２１８のＢ入力は５％下限界の１／２を表わす・ぐイナ リ値を持つ。セレクタ回路２１６゜２１８は入力導体２２０に現われた選択信号 によって動作する。この選択信号は該電源の出力レベルに従って、セレクタ回路 ２１６，２１８が導体２１７に上及び下デーーティ・サイクル限界を出力できる ようにする。その選択信号はフリップ・フロップ２２６　（１３Ｅ図）の出力Ｑ から発生した信号から引き出される。

該フリップ・フロ、デのＤ入力には出力変圧器゛４４に現われた電流のレベルを 表わす演算増幅器２２８（第３Ａ図）から発生した出力信号を受信する。

第３Ａ図に表わすように、電流感応変圧器６４は該電力出力回路に現われた電流 のレベルを表わす信号を発生する巻線８１を持つ。この信号はＬＭ１２４演算増 幅器２２８の非反転←）入力にＤＣ電圧パルスを出力するブリ、ノ整流器２３０ に送信される。この回路の過電流（ｏｖｅｒｃｕｒｒｅｎｔ）状態又は不足電流 （ｕｎｄｅｒｃｕｒｒｅｎｔ　）状態を表わす増幅器２２８の出力電圧信号は導 体２３４を介してフリツノ・フロ、プ２２６（第３Ｅ図）のＤ入力に送信され、 導体２３６に現われたクロ、り信号「Ｔによって該フリップ・７０．ゾがクロッ クされたときに、アンド・ケ”　−ト２４０及びオア・ゲート２４２を含むダー ト回路にライン２３８を介して送信される。

オア・ケ”　−）　２４２は導体２３３に現われたアンド・ゲート２４０からの 信号に加えて、アンド・ケゝ−ト２３９．２４１．２４３，２４５及びオア・ゲ ート２４７を含むケ゛−ト回路からの出力信号を導体２３５を介して受信する。

該ケ゛−ト回路は導体４３７（第３Ｅ図、第８図）に現われた電源の動作中”ロ ー”である制御信号ＰＭを受信する。信号ＰＭはオア・ゲート２５１（第ｉＥ図 ）を通して、更に導体４３９を介してアンド・ケ゛−）２４０（第３Ｆ図）に送 信され、インバータ２４９を通してアンド・ゲート２４５に送信される。このゲ ート回路はアダー】９４乃至２０８から発生した実行信号のレベルに応答した信 号を発生して、オア・ゲート２４２から出力された信号がデユーティ・サイクル の両限界である２５％乃至２２５％内にある・ぐルス幅ワードを表わす値を選択 できるようにする。もし、導体２２０に現われた出力信号が過電・流状態の存在 を表示してノ・イ”の場合は、セレクタ２１６．２１８はそのＢ入力に現われた デユーティ・サイクルの２ｉ％に等価の下限界を表わすバイナリ・ワードを出力 するように動作する。

同様な方法で、もし電源の電圧レベルが不足電流（ｕｎｄｅｒｃｕｒｒｅｎｔ） 状態を表わす状態であれば、セレクタ回路２１６，２１８は導体２２０の１０− ”信号で動作して、スイッチング制御信号ａ１．ａ２を制御するための上限界を 表わす・ぐイナリ・ワードを出力する。以下で十分に説明するように、このバイ ナリ・ワードは導体２１１を介して送信され、セレクタ回路２１６，２１８のＡ 入力に現われたバイナリ・ワードの大きさに従っで、この場合はデー−ティ・サ イクルの５％より大きく、デユーティ・サイクルの４５％に等しいか又は小さい ・ぐルス幅を持つ。セレクタ２１６，２１８の出力導体２１７に現われたこれら 信号はアダー２０６（第３Ｂ図）及び２０８（第３Ｆ図）の出力導体２１０に現 われたターム（ｔｅｒｍ）又は言語と共に、そのタームと１９ 選ばれた限界とを比較して、アンド　ヶゞ−ト２４８乃至２５２とオア・グー） ２５４とから成る論理ケ゛−ト回路に対し、出力導体２４４，２４６を介して出 力するＣＤ４０６３比較器２１２（第３Ｂ図）及び２１４（第３Ｆ図）に入力さ れる。アンド・ケ”　−）　２５２の出力は一対のＣＤ４０２５７Ｂセレクタ回 路２５６（第３Ｂ図）及び２５８（第３Ｆ図）の選択入力に接続される。

アンド・ゲート２５２の出力導体２５９に現われた制御信号によって可能化され たセレクタ回路２５６゜２５８、は導体２１７に現われ、選ばれた限界を表わす か、又は導体２１０に現われた計算されたデータが上限界と下限界との間にある 場合にはその計算されたデータ自体を表わすバイナリ・ワードを選択する。第３ Ｂ図かられかるように、セレクタ回路２５６のＡ１ビット入力及びＢ１ビット入 力は接地に接続されて、その結果、入力導体２１０及び２１７に現われた・ぐイ ナリビットが該セレクタ２５６，２５８に入力されたときに、１ビット位置だけ ソフトされて、該セレクタ２５６゜２５８の出力信号がターム２．［（ｄ７ｄｏ ）＋４（ｄ−ｄ、）、：］を表わすことができるようにする。このタームは前述 した合計・やルス幅方程式の・ぐルス幅修正タームＴ３を表わし、一対のＣＤ４ ００８Ｂアダ一回路２６２及び２６４（第３Ｃ図）のＡ入力に送信するために、 セレクタ回路２５６．２５８の出力導体２６０に現われる。

２０　１積１５８５ＵＯ２ｔｉ８　（７）静的調整（ｓｔａｔｉｃｒｅｇｕｌａ ｔｉｏｎ）モード中、ソース（ｓｏｕｒｃｅ）２６３からアダー回路２６２．２ ６４のＢ入力には前述の・ぐルス幅方程式のタームＴ。に相当する５Ｖ電源のだ めの公称・そルス幅を表わす１の補数形式のバイナリ値が現われる。アダー回路 ２６２．２６４は導体２６６を介して一対のレジスタ２６８，２７０（第３Ｃ図 ）に対し、スイッチング制御信号ｙ１及び／２の合計・やルス幅を表わすバイナ リ・ワードＴＰＷを出力して、導体１８０に現われたクロッキング信号５ＴＡＲ Ｔ　（第７Ｆ図）の制御のもとに該一対のレジスタに記憶させる。レジスタ２６ ８，２７０は導体２７２を介して合計パルス幅ワードＴＰＷを表わすバイナリ・ ワードを一対のＣＤ４００８Ｂアダー２７４，２７６（第３Ｃ図）に出力し、そ の出力値は下記の平衡動作（ｂａｌａｎｃｉｎｇ　ｏｐｅｒａ−ｔｉｏｎ）に従 って行われる。

この技術分野で公知のように、変圧器４４（第１Ａ図）の長期間不平衡（ｌｏｎ ｇ−ｔｅｒｍ　ｉｍｂａｌａｎｃｅ）は電力スイッチ３６（第１Ａ図）からの不 等ボルトー二次ドライブ（ｕｎｅｑｕａｌ　ｖｏｌｔ−ｓｅｃｏｎｄ　ｄｒｉｖ ｅ）のために磁化電流の増加を生じさせる。この磁化電流の増加を避けるために 、コントローラ９０はレジスタ２６８．２７０の導体２７２に現われた出力・ぐ ルス幅信号が各反対符号のしきい値を検出したときに増加又は減少させるように した正及び負しきい値デテクタを提供する。第１１Ｅ図は・ぐルス変調信号の平 衡修正の効果を表わす。そこで、デユーティ・サイクルの８％の変化が選ばれ、 それはドライバ電子回路に通常期待するより大きい電圧二次不平衡（ｖｏｌｔ− ｓｅｃｏｎｄ　ｉｍｂａｌａｎｃｅ）を表わす。これは、磁化電流（ＩＭ）の変 化の傾斜ができる限シトライブ電子回路から独立であるようになされる。３０％ の最大磁化電流レベルであるＩＭの負及び正しきい値は飽和に必要なレベルより 十分下に選はれる。磁化電流の強制的増加（ｆｏｒｃｅｄ　ｂｕｉｌｄｕｐ）が 正しきい値に達したときに、電圧比較器がトグルされて、コントローラ９０はト グルさせるクロックの位相からデユーティ・サイクルの４％を表わすカウントを 減じ（第１２Ｂ図）、該クロックの他の位相に対してデユーティ・サイクルの４ ％を加えて（第１２Ａ図）、全体としてスイッチング制御信号ａ１．ａ２のデユ ーティ・サイクルに合計８％の変化を与える。この動作は反対のしきい値に達す るまで、第１１Ｅ図に例示されているように、１８曲線を下降させ、反対しきい 値に達して処理が逆になると、第１１Ｅ図に表わされるように工８曲線を上昇さ せる。

このような構成によシ、エラ曲線が変圧器４４の飽和レベルに決して達しないよ うそれを防止するということがわかる。

この平衡動作を制御する信号は導体２８４に制御信号ＦＬＩＰ　（第８図）を受 信し、信号コンディショナ回路１０４（第１Ａ図）から発する導体２８６にクロ ック信号ＦＬＩＰ　ＣＬＯＣＫ　（Ｆ　Ｃ）　（第５Ｂ図、第１２Ｃ図）を受信 する一対の排他的オア・ダート２８０，２８２（第３Ｃ図）から発生する。ケゝ −ト２８０及び２８２の動作はアダー２７４，２７６のＡ入力に送るバイナリ・ ワードを出力するだめのバイナリ・ワードの加算又は減算動作である。常に“ロ ー”である信号ＭＯＤＥと共に、アダー２７４及び２７６はゲート２８０に対す る入力信号が同一極性の場合はＡ入力にＢ入力を加算し、両信号の極性が異なる 場合には減算を行う。この動作の結果、アダー２’　７４　、２７６は制御信号 ／、及び／２のどちらか一方に加えられたＤＣ信号（第１’　２　Ａ図、第１２ Ｂ図）を持ち、前述の方法によりＩＭ曲線（第１１Ｅ図）に影響を与えるもう一 方の該制御信号から減算されたＤＣ信号を持つノクルス幅を出力する。

アダー２７４．２７６からの合計パルス幅を表わす出力バイナリ・ワードは導体 ２７５を介して一対のＣＤ４０６９セレクタ回路２９０，２９２（第３Ｃ図）に 送信され、該回路２９０．２９２は夫々導体２９４゜２９６を介して、２０　ｋ Ｈｚ又は４　Ｑ　ｋＨｚのいずれかのスイッチング周波数で動作するときのノ？ ルス幅の値を表わすバイナリ・ワードを出力する。セレクタ２９０゜２９２は導 体３００に現われた手動選択の周波数選択信号で動作する。該選択信号はスイッ チング周波数として２０　ｋＨｚが選ばれたときには゛ロー″であシ、４０　ｋ Ｈｚが選ばれたときには゛ハイ”である。セレクタ２９０．２９２の出力バイナ リ・ビットは、ＣＭＯ８−ＴＴＬ互換可能レベル・シフト（ＣＭＯ３ｔ　ｏ　Ｔ ＴＬ　ｃｏｍｐａｔｉｂｌｅｌｅｖｅｌ　５ｈｉｆｔ）と、１の補数形式からの ・ぐイナリ・ビットの反転とを行う一群の特別イン・ぐ−夕３０２を介して送信 され、一対の７４ＬＳ１９１’々イナリ・カウンタ３０４，３０６（第３Ｄ図） のＴＴＬ構造に使用するためのツルー（ｔｒｕｅ）データを得る。このカウンタ は導体２９４．２９６を介して受信した・ぐイナリ信号によってシリセットされ 、該カウンタを０の方にカウント・ダウンするカウント・シーケンスを起動する 。該カウンタ３０４．３０６はＯに達したときに、導体３０１゜３０３．３０５ を介して制御信号を出力し、ケゞ−ト３０８乃至３１８を通して一対の７４ＬＳ ７４フリツゾフロ、ゾ３２０，３２２（第３Ｈ図）のクリヤ入力に送信して該フ リ、ｆフロ、ｆをクリヤする。

クロ、り信号ＦＬＩＰ　ＣＬＯＣＫ　（ＦＣ）　（第５Ｂ図及び第１２Ｃ図）が “・・イ”になったときに、アダー２７４−．２７６（第３Ｃ図）がＤ　Ｃ−＜ イナリ・ワードと合計・ξルス・ワードとを加えることができ、フリツノ・フロ ／ｆ３０が導体３２１に現われだクロ、り信号ＳＴ（第７Ｉ図）によってクロッ クされる。前述の方法によるフリ、７６・フロラ７°３２０のクリヤは／１出力 導体３８に現われたスイゾチング制御信号乙の・ぐルス幅を決定する。クロ、り 信号ＦＬＩＰ　ＣＬＯＣＫ　（ＦＣ）はａｌ、ａ、制御信号に対応するスイッチ ング動作を識別する。第１２ｃ図で良くわかるように、クロック信号ＦＣは５０ ナノ秒周期を持ち、デユーティ・サイクルは５０％である。

信号ＦＣの２５ナノ秒”・・イ”部分中、信号ｙ、は活性であシ、信号ＦＣが゛ ロー”である次の２５ナノ秒中、信号ｙ２が活性である。クロック信号ｙ、又は ／２に対してＤＣバイナリ・ワードを加算するべきか減算するべきかは信号ＦＬ ＩＰによって制御される。導体２８６（第３Ｃ図）に現われた信号ＦＣが“・・ イ”のときは、導体２８４に現われた信号ＦＬＩＰは゛′ハイ”であシ、ダート ２８０は゛′ロー”信号を出力し、ゲート２８２は１０−”信号を出力する。こ れら信号はアダー２７４゜２７６（第３Ｃ図）がＤＣバイナリ・ワードを制御信 号ｙ１の合計・ぐルス幅に加えることができるようにする。

信号ＦＬＩＰが”ハイ”の間、信号ＦＣが“ロー”であれば、ケ’−ト２８０， ２８２はアダー２７４，２７６が制御信号ｙ２の合計パルス幅からＤＣバイナリ ・ワードを減算することができるようにする。このような方法で、制御信号／１ 及び／２の・やルス幅を変えることによって、磁化電流１８曲線は上しきい値に 達するまで第１１Ｅ図に表わすように膜外され、上しきい値に達したときに平衡 比較器２８３（第８図）が導体２８４を介して排池的オア・グー）２８０（第３ Ｃ図）に６０−”信号のＦＬＩＰを出力する。このケゝ−）２８０に“ロー”信 号ＦＬＩＰを出力する状態は上記動作を逆にして、下しきい値に達し、再び回路 が上記同様な方法でその動作を逆転することができるようになるまで、磁化電流 のＩ、曲線を段降（ｗａｌｋ　ｄｏｗｎ）させるだろう（第１１１．［ｉｉ）。

この構成は磁化電流が変圧器４４の飽和レベルに達するのを防止する。

スイッチング制御信号ａ１．ａ２は、又導体３２４゜３２６（第３Ｈ図）を介し て一対のアンド・ゲート３２８．３３０（第３Ｈ図）の−人力に送信される。

該ケ゛−ト３２８，３３０は、又７４１９３・ぐイナリ・カウンタ３３２，３３ ４（第３Ｇ図）から成るストローブ発生回路からも入力信号を受信する。カウン タ３３２．３３４はケーブル３３３（第３Ｄ図）を介して送信され、セレクタ２ ９０，２９２（第３Ｃ図）から出力導体２９４．２９６に現われたｉ９ルス幅デ ータによってシリセットされる。バイナリ・データはカウンタ３３２，３３４に 負荷されたときに１位置だけ右にシフトされて、入力された該ｒ−夕が２で分割 される。カウンタ３３２，３３４は、該カウンタがカウンタ３０４及び３０６（ 第３Ｄ図）のカウントの１／２のカウントに達したときに、導体３３５を介して 制御信号を出力するように動作する。それによって、アンドゲート３２８．３３ ０がａｌ、ａ２クロック・ノやルスの中間でノ・イ”になるストローブ・／、ｏ ルスを発生することができるようにする。アンド・ケゝ−ト３２８，３３０の動 作は一対のフリツノ・フロツノ３４０．３４２（第３Ｈ図）の動作によって制御 される。フリツノ。

７０ッｆ３４０．３４２は導体３０９に現われ、フリツノ・７０ツブがクリヤさ れたときに可能化されるナンド・ケ゛−トを通して送信されてきた５　Ｍｌ（Ｚ クロック信号によってクロックされる。フリツノ・フロップ３４０゜３４２の出 力は導体３４３．３４５を介し、ナンド・ゲート３４４（第３Ｈ図）及びアンド ・ゲート３４６を通してゲートされると共に、該フリ、ｆ・フリツノ３４０　、 ３４．２はカウンタ３３４からの導体３３５に現われた制御信号によってクリヤ される。ダート３４６は導体３４８にストローブ・・ぞルスＳＴＢを出力するほ か、信号Ｑ４．Ｑ２が活性の期間中、夫々アンド・ダート３２８．３３０の出力 導体３５０．３５２に現われるストローブ・ノクルス３ＴＢ　１及びＳＴＢ　２ を出力する。

導体３４８，３５０，３５２に現われたストローブ信号は電源の診断回路に使用 される。電源の診断動作はこの発明の部分を形成しないので、これ以上の詳細な 説明は行わない。

次に、第５Ａ図及び第５Ｂ図を見ると、そこには、電源の動作に使用する種々の 制御信号を発生するタイミング回路が表わされている。５　ＭＨｚ発振器（図示 していない）から発生した５　ＭＨｚクロ、り信号は第５Ａ図に現わされている ように、導体３０９を介して入力クロック信号を１６に分割するＳＣＬ　４０２ ９の４−ビｙ　）　１６　分割カウンタ３６２のクロック入力に送信され、分割 カウンタ３６２は３２０　ｋＨｚクロック信号（第７Ａ図）を導体１８２に出力 する。導体１８２はその出力導体３６５を介して２Ｑ　ｋＨｚクロック信号（第 ７Ｅ図）を出力するＭＣ１４１６３４ビ、ト１６分割カウンタ３６４のクロック 入力に接続され、該２０　ｋＨｚクロック信号はノア・ケゝ−ト３６６乃至３７ ０、ナンド・ゲート３７２及び３７４、アンド・ゲート３７６、ノア・ケ”　− ）　３７８乃至３８２（第５Ｂ図）及びナンド・ケゝ−ト３８４及び３８６とを 含むデート回路に接続され、該回路は導体３８７を介してＣＤ４０２５７セレク タ３９０に４ビツト・クロック信号を出力する。セレクタ３９０は２Ｑ　ｋＨｚ 又は４　Ｑ　ｋＨｚスイッチング周波数のいずれかを選択するようにオ硬レータ が手動で発生して導体３００に現われた周波数選択信号によって作動する。この 実施例による周波数選択信号は４０　ｋＨｚ周波数が選ばれたときには゛・・イ ″であシ、２０μＦ２周波数が選ばれたときには゛ロー１である。この信号はセ レクタ３９０を作動して、ライン３９１を介し、選ばれたクロック・・句レスを 複数のレベル・シフト・＋”−４３９４に出力して、ＣＭＯ８入力信号のレベル をＴＴＬ回路が作動しうる電圧レベルまでシフトさせる。

ケ゛−）３９４の出力導体３２１に現われた制御信号ＳＴ（第７Ｉ図）はフリン ジ・フロ、ゾ３２０（第３Ｈ図）をクロックしてスイッチング制御信号／１（第 １２Ａ図）を出力させるのに用いられる。出力導体２のスイッチング制御信号Ｑ ２（第１２Ｂ図）を出力するために、フリ、ノ・７０，７’３２２　（第３ＨＱ ）をクロックすることに使用される。第７Ｇ図、第７Ｈ図及び第１２Ａ図、第１ ２Ｂ図を見るとよくわかるように、スイッチング制御信号／５１，１ｌ１５′２ は相互に１８００位相がずれて発生する。セレクタ３９０の出力導体２８６には 信号ＦＣが現われ（第１２Ｃ図）、平衡動作中、パルス幅ワードに対してＤＣを 表わすカウントの加算及び減算の制御をさせるために、排他的オア・ゲート２８ ０（第３Ｃ図）に入力される。出力導体３０７に（第３Ｄ図）にデータを負荷し て、フリップ・フロラ７”３２０，３２２（第３Ｈ図）からスイッチング制御信 号ａ４．ａ２が出力できるようにする。

カウンタ３６４（第５Ａ図）の出力導体３６５の１つに現われた２　０　ｋＨｚ 信号（第７Ｅ図）は出力導体４０４を介してクロック信号を一対のアンド・ｒ　 −１４０６，４０８に出力するＣＤ４０２０タイマ４０２（第５Ａ図）をクロ、 りする。該ダート４０６，４０８の出力信号は導体４１０，４１２を介して一対 のＣＤ４、０１３　Ｄ型フリソゾ・フロラ７’４１４，４１６に送信される。第 ７に図に表わすような、フリップ・フロップ４１４のす出力導体４１８に現われ た禁止信号Ｉ　ＮＨは、コントローラがリセット信号Ｒ８Ｔ　（第７ｓ図）によ ってリセットされたときに１ハイ”となシ、信号Ｒ３Ｔが゛ロー″となった後、 ５　Ｑ　ｍａ後に“ロー″となる。以下で詳述するように、この５　Ｑ　ｍｓ遅 延はコントローラがリセットされた後に発生するトランジスタのスイッチングを 該コントローラが条件付けすること力；できるようにする。フリップ・クロック ４１６のＱ及び互出力からは、導体４２２に・ぐグー・アップ信号ＰＷＲＵＰが 現われ、導体４２０に反転された／ぐグー・アップ信号ＰＷＲＵＰ　（第７Ｌ図 ）が現われる。アンド・ケゞ−）４０８の入力に現われたタイマ４０２の出力カ ウントは１００　ｍｓ経過後、ケゞ−トを可能化して７１ノツゾ・７０ツグ４１ ６にクロ、り・ノぞルスを出力してその結方の９０％に達することができなかっ たことをコントローラ９０（第１Ａ図）に通知する。この信号に応答して、コン トローラは／、ｏグー・ア、ｆ動作を停止する。

又、第５Ａ図及び第５Ｂ図のタイミング回路は４７にΩの抵抗４２８と４７μＦ のコンデンサ４３０とを通して接地されている１２Ｖ電源４２６によって電圧力 ；与えられているナンド・ケゝ−ト４２４を持つリセット回路を含む。更に、リ セット回路はケゝ−ト４２４からの出力信号とナンド・ケ゛−ト４２９からの出 力信号とを受信するナンド・ケゞ−ト４２７を含む。ナンド９・ケゝ−ト４２９ は導体４３３を介してフリ、ノブ・フロッグ４１４のＱ出力と導体１１２（第１ Ａ図）に現われた電力損失感知信号ＰＬＳとを受信する。信号ＰＬＳ　（第８図 ）はブリッジ整流器２４（第１Ａ図）の出力に現われたバルク（ｂｕｌｋ）電圧 が基準電圧の７８％に達したときに６ハイ”になシ、ナンド・ゲート４２７，４ ２９がコントローラの種々の回路をリセットするためのリセット信号Ｒ３Ｔを導 体４３１に出力することができるようにする。又、該タイミング回路はＣＤ４Ｑ ２９タイマ４２８（第５Ａ図）を含み、該タイマ４２８はタイマ４０２からの出 力ライン４０４に現われ、ナンド・ダート４３２，４３４を通して送信されたク ロ、り信号によってクロックされる。タイマ４２８は、ナンド・ゲート４３２に 対する入力導体４３６に現われた制御信号ＰＭ（第７Ｍ図、第８図）がノ・イ” になった後、２０　ｍｓ後に発生して・ぐグー・アップ・シーケンスヲ開始する 制御信号ＲＥＧ　（第７Ｎ図）を出力する。該制御信号ＰＭは電源がそのスイッ チング動作を開始して１００　ｍｓ期間内に該電源がその通常値の９０％に達し たときに“′ノ・イ”になる。さもなければ、それはパワー・アップを提供する 試みが不成功であることを表示する。信号ＰＭが”ハイ″になると、更に２０ｍ ８間゛ソフト・スタート”　（ｓｏｆｔ　５ｔａｒｔ）動作を開始し、その後、 タイマ４２８はナンド・グー）４４０（第５Ｂ図）によって反転され、導体４４ ２に信号ＲＥＧを供給するように、導体４３８に゛ロー″信号を出力する。

更に、該タイマ回路はタイマ４０２（第５Ａ図）の３１ 出力ライン４０４から送信され、導体４２１に現われた信号によってクロックさ れるＣＤ４０２９バイナリカウンタ４２５（第５Ｂ図）を含む。カウンタ４２５ は出力導体４２１を介して複数の連続的に高くなるバイナリ数を発生する。各バ イナリ数は電源のデユーティ・サイクルの百分率を表わす値から成シ、詳細に下 達するように“ソフト・スタート”動作中、スイッチング制御信号ａ１．ａ２の ・やルス幅の上限界としてセレクタ２１６（第３Ｂ図）及び２１８（第３Ｆ図） に入力される場合に使用される。

次に、第８図を見ると、そこには電源の過電圧及び不足電圧状態の発生を検出す る論理回路とともに、制御信号ＦＬＩＰ及びＰＬＳを発生する回路を表わしてい る。

該回路は一対のＬＭ１３９演算増幅器４４６．４４８を含む。該演算増幅器は基 準電圧と、シグナル・コンディショナ８８の出力導体９６（第１Ａ図）に現われ た信号ｖＲ１によって表わされる電源の電圧出力とを比較する。この・ぐイナリ 信号■Ｒ１は増幅器４４６，４４８の反転（−）入力に入力され、更に該増幅器 ４４６．４４８の非反転（ト）入力には過電圧状態か又は不足電圧状態かを決定 するしきい値電圧レベルを表わす基準電圧レベルを受信する。１２Ｖ電源４５０ はその電圧を２に可変抵抗４５２に供給し、そこから増幅器４４６に基準電圧を 供給する。そのレベルは、この例では５Ｖである電力出力回路５２の通常値の１ １２％乃至１２５％である。抵抗４５４乃至４５８から成る電圧降下回路は不足 電圧状態が存在したときに導体４６０を介して信号“ハイ”を出力する増幅器４ ４８に基準電圧を供給する。過電圧状態の場合、増幅器４４６はナンド・ケ゛− ）４６４の一方の入力に対し、導体４６２を介し７信号“ロー”を出力する。ナ ンド・ゲート４６４Ｃ７）他方の入力はＣＤ４０１９２カウンタ４６８から成る 過電圧障害フラグ発生器の出力導体４６６に現われた゛ハイ”信号を受信する。

ナンド・ゲート４６４は導体４６２を介して”ロー”信号を受信したときに、２ μｓ遅延後、導体４６６を介して過電圧信号ＯＶＦを出力するタイマ４６８に゛ ハイ”信号を出力する。信号ＯＶＦは導体４２６に現われた信号Ｒ８Ｔによって カウンタがリセットされるまで”ハイ”に維持される。カウンタ４６８は導体４ ７０に現われた２、　５　ＭＨｚクロック信号によってクロックされ、導体４６ ６に現われた“ハイ”信号によって可能化されるアンド・ゲート４７２を通して 送信される。増幅器４４８の出力導体に現われた゛ハイ”信号はナンド・ゲート ４７４の一方の入力にも出力され、該ケ゛−）４７４の他方の入力には導体４２ ０を介して゛′コロ−信号苑ｍｌ正（第５Ｂ図）を受信し、該ナンド・ｒ−）　 ４７４を可能化して、Ｑ出力導体４３６を介して信号ＰＭ（第７Ｍ図）を出力す るＣＤ４０１３Ｄ型フリ、！・フロ、ゾ４７６をクロックする。前述したように 、信号ＰＭはタイマ４２８（第５Ａ図）を可能化して２ｏｒ？ｓ遅延後に信号Ｒ ＥＧ　（第７Ｎ図）を出力する。

出力導体４３６に現われた信号ＰＭはノア、・ゲート４８０にも入力される。該 ノア・ゲート４８０の他方の入力には、電源のレベルが・母グー・アップ・シー ケンスの開始後１００　ｍｓ以内にその定格出力の９０％に達しなかったときに ゛ハイ”になり、導体４２０を介してインバータ４８２に送信された信号Ｐｉｖ ＲＵＰを受信する。ノア・ゲート４８０は導体４８４を介し、回路５２（第１Ｂ 図）の電力出力がその定格出力に達し々かったという状態を表示する“ハイ”信 号ＦＰＵを出力する。この信号の発生に応答して、コントローラ９０はシステム を停止するだろう。

又、第８図は第３Ｃ図に表わす平衡回路に使用される信号ＦＬＩＰの発生のため の回路と、バルク電圧レベルが電源の通常の出力の７８チに達した後膣コントロ ーラのリセットに使用される信号ＰＬＳを発生するだめの回路とを開示する。該 回路はその入力導体１０８，１１０（第１Ａ図）を介して夫々平衡信号ＶＢＩ（ 第１１Ｃ図）及びＶＢ２（第１１Ｄ図）を受信して比較器として作用するＬＭ１ ３９演算増幅器２８３を含む。第１１Ｅ図の１８曲線が磁化電流の所定の正領域 に達したときに、信号ＦＬＩＰは゛ハイ”になる。該曲線が磁化電流の所定の負 領域に達したときに、信号ＦＬＩＰは”ロー”になる。

又、該回路は導体４９２を介して２．５　Ｖ基準電圧を受信し、ブリッジ整流器 ２４（第１Ａ図）の出力におけるバルク電圧レベルを受信する演算増幅器４９０ を含む。この信号（バルク電圧レベル）は導体１ｏ６（第１Ａ図）Ｋ現われる。

増幅器４９０はバルク電圧が通常出力の７８％に達したときに、導体１１２を介 して“ハイ”信号ＰＬＳを出力する。前述したように、この信号はケ゛−ト４２ ７及び４２９（第５Ａ図）を可能化してコントローラ９ｏをリセ、トシ、そこで 該コントローラがパワー・アップ・シーケンスを開始スる。

次に、第９Ａ図乃至第９ｃ図を見ると、それらはコントローラの動作の流れ図を 表わす。まず、電源の動作を開始すると同時に（プロ、り５１０）、コンデンサ ３０の両端に発生し、端子２６（第１図）に現われた電圧レベルが漸増を開始す る。その通常出力の７８係に達したときに（ブロック５１２　）、信号ＰＬＳが 帆ハイ″となシ、ライン１１５（第１Ａ図）に現われた電圧ＶＤＩ）がコントロ ーラ９ｏに印加される（ブロック５１４）。この期間中、リセット信号Ｒ８Ｔ　 （第７５図）と禁止信号ＩＮＨ（第７に図）とが”ハイ”とな）、スイッチング 制御信号ａ４．ａ２の発生を制御するための回路を含む種々の論理要素をリセッ トする。活性の信号Ｒ８Ｔが印加された後、タイマ４０２によって制御されるフ リップ・フロ、７’４１４　（第５Ａ図）は、前述したように、リセット信号Ｒ ８Ｔが”ロー”になった後から６０　ｍｓ後Ｋ（プロ、り５１６）禁止信号ＩＮ Ｈ（第７に図）を下げる。該コントローラは禁止信号ＩＮＨが６０−”になった と同時に、５％デユーティ・サイクル（ＤＣ）に等しい・ぐルス幅を持つスイッ チング制御信号ａ４．ａ２を出力することによって、ソフト・スタート動作を開 始する（プロ、り５１８）。スイッチング制御信号ａ、、ａ２は導体３８．４０ （第１図）に現われて、スイッチング・トランジスタ３６（第１図）を作動し、 電流が変圧器４４を通して流れることができるようにする。電源の電圧出力レベ ルがあがると、コントローラは電圧レベルｖＲ１が１００　ｍｓ内に（ブロック ５２０）５Ｖの定格電圧レベルの９０％レベルまで達したかどうかを見るための チェックを行う（ブロック５２２）。信号ｖＲ１が１００’ｍｓ以内に定格出力 の９０％の出力レベルに達しなかった場合、該コントローラはスイッチングを停 止して（ブロック５５４、第９Ｃ図）、電力をターン・オフしくプロ、り５５６ ）、２０秒間ＬＥＤ７Ｊイスゾレイをターン・オンする（ブロック５５８）。

出力電圧ＶＲ１が１００　ｍｓ以内に定格出力電圧の９０チに達した場合、該コ ントローラはそのソフト・スタート動作を継続して（ブロック５３６）、信号Ｐ ＦＳ（第１Ａ図）を上げ（ブロック５３８）、動作の調整モードを開始する（ブ ロック５４０）。もし、そのような状態にならなかった場合、該コントローラは デユーティ・サイクルの５％だけトランジスタのスイッチング周期を増加して（ プロ、り５２４）、過電流状態が存在するかどうかをチェックする（ブロック５ ２６）。

そこで、その状態が存在しなかった場合、過電流状態が存在するようになるまで チェック・シーケンスを繰返し、過電流状態になったときに、該コントローラは 過電流状態が除去されるまで（ブロック５３０）、最小スイッチング周期でトラ ンジスタをスイッチする（ブロック５２８）。それを達成したときに、該コント ローラはトランジスタのスイッチングがデユーティサイクルの４５％周期の割合 であるかどうかをチェックする（プロ、り５３２）。スイッチング周期がこのレ ベルに達しなかった場合、スイッチング周期はこの実施例では５％であるＤＣ割 合分だけ増加する（ブロック５２４）。それはデユーティ・サイクルが４５％に 達するか（ブロック５３４）、又は電源の出力電圧がその定格出力の９０％に達 したときに（ブロック５２２）、該コントローラがその調整モードに入るように なるまで（ブロック５４０、第９Ｂ図）行われる。

電源の調整動作中、該コントローラは、過電圧状態か（プロ、り５５０）又は構 成成分の大きな故障が存在するかどうか（プロ、り５５２）をチェックするため に、シグナル・コンディショナ８８（第１Ａ図）からの出力信号をチェ、ツクす る。これら状態のいずれかが存在することがわかると、該コントローラは信号ｙ １及びｙ２のスイッチングを停止しくブロック５５４）、２０秒間（ブロック５ ５．８　）、ＬＥＤディスゾレイ（図示していない）に障害の場所をディスグレ イする（プロ、り５５６）。その後、ディスグレイはターン・オフされ、動作は 終了する（ブロック５６０）。

もし、該コントローラが上記状態の感知を失敗した場合、該コントローラは電力 出力レベルが通常出力の７８％よシ低いかどうかを確認するため（プロ、り５６ ４、第９Ｃ図）、ライン１１２（第１Ａ図）を介して受信した信号ＰＬＳをチェ 、りする。もし、その状態が存在した場合、該コントローラは導体１１４（第１ Ａ図）を介して信号ＰＦＳ　（ブロック５６６）を下げ該システムの停止を生じ させる（プロ、り５６０）。

上記状態が何も存在しなければ、過電流状態の存在をチェックする（ブロック５ ６８）。その状態が存在した場合、該コントローラは、そのような状態が存在す る間中、５％最小デユーティ・サイクルで（ブロック５７０）制御信号ａ１．ｓ ’２をスイッチする。イの状態が除去されると、該コントローラは通常の調整モ ードに戻る（ブロック５４０、第９Ｂ図）。

この出願に開示したＩＣ回路は下記製造者から市場で購入可能である。番号の頭 部にＭＣがある回路はアリシナ・フィニクス所在のモトロラ・コーポレーション から購入でき、頭にＣＤを有する回路はニューヨークのＲＣＡコーポレーション から購入でき、頭にＭＰのある回路はカリフォルニア・サンタクジラのマイクロ ・・ぞグー・システムズから購入でき、頭にＬＭのある回路はカリフォルニア・ サンタクララのナショナル・セミコンダクタ・コーポレーションから購入可能で ある。

ｌ　ＦＩＧ、５Ｂ １ １ １１ ＦＩＧ、ｌｌＥ 国際調査報告

Claims (1)

【特許請求の範囲】
1. １．　入力手段（２２，２４，３０）と、出力手段、（５２）と、前記出力手段 を前記入力手段に接続するスイッチング手段（３６）とを含む電源であって、前 記出力手段（５２）の電圧レベルの各々が瞬間値を表わす一連の第１のディジタ ル値を発生する第１の発生手段（１６６）と、前記一連の第１のデイソタル値各 々間の差異に従って第２のディジタル値を発生する第２の発生手段（１９４〜２ ０８）と、電源の出力を自動調整するために前記スイッチング手段の動作を制御 する・クルレス幅変調制御信号（＃ｆ１．０２）を発生するように構成した第３ の発生手段（２７４，２７６，２９０，２９２゜３０４．３０６）と、電源から 必要な電力出力を得るために標準・ぐルス幅変調制御信号を表わす第３のディジ タル値を受信して前記第２のデイノタル値に前記第３のディジタル値を加えるこ とによって第４のディジタル値を発生するように構成した加算手段（：２６２　 。 ２６４）とを含み、前記第４のデイノタル値は前記匍ＩＪ御信号（ａ、、０２） の幅を制御しうるように構成した電源装置。 ２　電源の始動ルーチン中に利用されて前記制御信号＜ａｌ、ａ２＞の幅を制御 する第５のディジタル値及び第６のディジタル値を発生するように構成した第１ の選択手段（２１６，２１８）と、前記出力手段（５２）に電流レベルを表わす 制御信号を出力する感知手段（６４）とを含み、前記感知手段は前記選択手段（ ２１６゜２１８）に接続され該選択手段を可能化して前記電流レベルに従い前記 第５のディジタル値又は前記第６のディジタル値のいずれかを出力させるように 構成した請求の範囲１項記載の電源。 ３　更に、前記第２の発生手段（１９４〜２０８）と前記第１の選択手段（２１ ６，２１８）とに接続された第２の選択手段（２５６，２５８）と、前記第２の ディジタル値を前記第５及び第６のディジタル値と比較するように構成した比較 手段（２１２，２１４）とを含み、前記比較手段は前記第２の選択手段に接続さ れ、該第２の選択手段を可能化して前記第２のディジタル値が前記第５及び第６ のディジタル値といかに比較されるかに従い前記第２のディジタル値を前記加算 手段（２６２，２６４）に出力させるように構成した請求の範囲２項記載の電源 。 ４　前記スイッチング手段（３６）は出力変圧器（４４）の入力巻線（４２）の ２つの半分を交互に駆動するよう構成し、前記出力手段（５２）は前記変圧器の 出力巻線（４６）に接続されたことを特徴とし、更に前記第３の発生手段は前記 第４のディジタル値を受信するよう構成した第２の加算手段（２７４，２７６） と、前記第２の加算手段に接続され複数の第７及び第８のディジタル値（ＤＣ， −ＤＣ）を発生するように構成した論理手段（２８０，２８２）とを含み、前記 第２の加算手段は前記第７のディジタル値と前記第４のディ・ノタル値とを加算 して第９のディジタル値を発生″し、前記第８のディジタル値と前記第４のディ ジタル値とを加算して第１０のディジタル値を発生するように構成し、前記第９ 及び第１０のディジタル値は前記スイッチング手段（３６）の第１及び第２の部 分のデー−ティ・サイクルを反対のセンス（ｓｅｎｓｅ）に変えるよう作動し、 前記論理手段は前記変圧器（４４）の磁化電流がしきい値に達したときに前記ｒ −−ティ・サイクルが逆転するように変化するようなセンスをおこすように構成 した請求の範囲１項記載の電源。 ５、　前記第３の発生手段は前記第２の加算手段（２７４゜２７６）の出力に接 続された第３の選択手段（２９０。 ２９２）を含み、前記第３の選択手段は２つの可能なスイッチング周波数の選ば れた１を表わす手動発生制御信号をそこに供給するように構成され該選ばれたス イッチング周波数のために適切な・ぐルス幅変調制御信号を表わすディジタル値 を出゛力するように構成した請求の範囲４項記載の電源。 ６　前記第３の発生手段は更に前記第３の選択手段（２９０，２９２）に接続さ れ前記第３の選択手段によって出力されたディジタル値のレベルに従い前記・ぐ ルス幅変調制御信号の幅を制御するよう構成したカウンタ手段（３０４，３０６ ）を含む請求の範囲５項記載の電源。 ７　前記第３の発生手段は更に前記カウンタ手段（３０４゜３０６）に接続され た双安定論理手段（３２０，３２２）を含み、前記論理手段は前記カウンタ手段 が０にカウント・ダウンしたときに切換わるように構成されて前記パルス幅変調 制御信号の幅を決定するように構成した請求の範囲６項記載の電源。 ８　更に前記第１の選択手段（２１６，２１８）に接続されたカウンタ手段（４ ２５）を含み、前記カウンタ手段は電源の始動ルーチンの開始と同時に可能化さ れ、前記第６のディジタル値を漸増させるように構成した請求の範囲２項又は３ 項記載の電源。