JPS5848955A - 樹脂モールド半導体装置の製造方法 - Google Patents

樹脂モールド半導体装置の製造方法

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JPS5848955A
JPS5848955A JP56129587A JP12958781A JPS5848955A JP S5848955 A JPS5848955 A JP S5848955A JP 56129587 A JP56129587 A JP 56129587A JP 12958781 A JP12958781 A JP 12958781A JP S5848955 A JPS5848955 A JP S5848955A
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semiconductor
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Takashi Sato
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は高圧シリコンダイオード等の積層チップを使用
した樹脂モールド半導体装置及びその製造方法に関する
多数の半導体チップを積層した構造の高圧ダイオードの
樹脂被覆の方法としては、従来、キャステイグモールド
法即ち流動状態の樹脂を圧力をほとんど加えないで型内
に注入し固化させる注型成形法が主流であった。しかし
、近年、樹脂被覆体の小形化と成形寸法に対する要求が
厳しくなってきたため、小形及び高精度な樹脂モールド
が可能なトランスファモールド法即ち流動状態とした樹
脂を圧力を加えて型内に押しこみ、引続いて熱処理を施
して型内の樹脂を固化させる移送成形法、又は樹脂の性
質によっては、インジェクションモールド法即ち樹脂が
固化する温度に保持された型内に流動状態とした樹脂を
圧力を加えて押しこみ、そのままの状態で型内の樹脂を
固化させる射出成形法を採用する必要が生じてきた。
そこで、本願発明者は、トランスファモールド法忙よっ
て高圧シリコンダイオードを製作した。
この高圧シリコンダイオードの製造方法を第1図〜第4
図を参照して説明すると、まず、第1図に示すように多
数枚(図面では簡単化のために5枚とした)のシリコン
ダイオードチップ(1)が半田層(2)によって接着さ
れた積層チップ(3)を用意し、この両層にリード線(
4)を半田層(5)によって接続する。
尚積層チップ(3)を用意するための、牛導体ウェファ
間のろう接は、半田層(2)中で気泡が発生するのを防
止するため、圧力(圧縮力)を加えた状態でなされる。
従って、半田層(2)の厚さは5〜7μm程度である。
次に、シリコンのエツチング液として広(用いられてい
るHF−HNo、系の混酸によって、チップ+11の側
面をエツチングする。この工程ハ、積層チップ(3)を
作成するためのワイヤソウ等による機械的切断工程で生
じた加工歪層を除去するために設けられる。半田層(2
)はとの混酸ではエツチングされ難いので、第2図に示
す如く半田突起(6)が形成される。次に第3図に示す
ようにシリコン系樹脂やポリイミド系樹脂からなるパッ
シベーション用絶縁層(7)を積層チップ(3)の側面
に設ける。次に、)ランスファモールド法により第4図
に示す如く絶縁層(7)を被覆するエポキシ樹脂被覆体
(8)を設はシリコン高圧ダイオード(9]を完成させ
る。
ところが、樹脂被覆体(8)の成形をトランスファモー
ルド化することにより、キャスティングモールド法で行
っていたときと比べて、耐圧低下等の不良が増大すると
いう問題が生じた。特に、高圧ダイオード(9)をフラ
イバックトランスやコンデンサと一体化してこれらを再
度樹脂モールドして使用したとき、不良の発生が著しく
多くなった。このような使用方法が高圧ダイオード(9
)の一般的使われ方であるだけに、問題は大きいと言え
る。また、絶縁層(7)としてポリイミド系樹脂または
ポリエステル系樹脂を用いると、シリコン系樹脂を用い
たときよりも不良が多くなった。
本願発明者が上記不良の解析を行ったところ、上記不良
は次のような原因に基づくものであることが判明した。
即ちトランスファモールド法で樹脂被覆体(8)を成形
すると、キャスティングモールド法のときと比べて樹脂
被覆体(81K大きな残留応力が発生する。そして、半
田の突起(6)が残留応力で樹脂モールド後に第4図に
示すように曲げられる。このため、絶縁層(1)に歪が
入り、はなはだしいときには絶縁層(7)のチップ(1
)への密着が損なわれる。従って、絶縁層(7)のパッ
シベーション作用が不十分となり、電気的特性が劣化す
る。ボリミイド系樹脂又はポリエステル系樹脂の樹脂被
覆体(8)への密着性はシリコン系樹脂に比較して良い
ので、絶縁層(7)にボリミイド樹脂又はポリエステル
系樹脂を使用した場合には絶縁層(7)が樹カ旨被覆体
(8)の残留応力の影響をもろに受ける。
高圧ダイオードに於けるトランスファそ−ルビ時の樹脂
被覆体(8)の残留応力は最も小さい場合であっても0
.5〜0 、7 kg/ crntである。残留応力が
この程度になるような樹脂を使用すれば、高圧ダイオー
ド(9)単体としての電気的特性は満足する。
しかし、他の部品と複合化して再度樹脂モールドする場
合には、この再度の樹脂モールドによる応力が付加され
る。このため、上記残留応力の小さい樹脂を樹脂被覆体
(8)に使用した場合でも、高圧ダイオード(9)の電
気的特性が劣化する。
尚、トランスファモールド時の残留応力σは次σ、=f
(αxE)ΔT 但し、αは樹脂の膨張係数、Eは樹脂のヤング率、ΔT
は成形に関する温度差である。従って、残留応力が小さ
い樹脂を選択することが考えられるが、しかし、高圧ダ
イオードには、例えば30kV  という極めて高い最
大降伏電圧が要求されるので、使用できる樹脂の種類や
トランスファ射出圧力などの製造条件も限られてしまう
、即ち上式のα、E%△T等の選択の範囲は狭い。従っ
て、樹脂の残留応力を小さくすることによって上記電気
的特性の劣化を防止することは困難である。また、突起
(6)を除去することも考えられるが、これを除去する
ための特別な工程が必要となり、半導体装置の低コスト
化を阻害する。
そこで、本発明の目的は、比較的容易に不良を低減する
ことが可能な樹脂モールド半導体装置及びその製造方法
を提供することにある。
上記目的を達成するための本願の第1番目の発明は、積
層されている複数枚の半導体チップと、鉛(Pb)を9
0重量%以上含むろう材からなり且つ平均60〜100
μmの厚さを有し且つ前記半導体チップの側面よりも突
出する部分を有した状態で前記複数枚の半導体チップの
相互間に介在しているろう接層と、前記複数枚の半導体
チップと前記ろう接層とから成る積層チップの両端に接
続された一対のリード部材と、前記積層チップの側面を
被覆しているパッシベーション用絶縁層と、型内に流動
状態の樹脂を圧力を加えて押し込んで前記型内にて固化
させる樹脂モールド法により設けた前記パッシベーショ
ン用絶縁層を被覆する樹脂被覆体とから成る樹脂モール
ド半導体装置に係わるものである。
上記本発明によれば、ろう接層が半導体チップの側面か
ら突出し、ここにモールド樹脂の残留応力が作用しても
、ろう接層が60〜100μmと非常忙厚く形成されて
いるので、突出しているろう接層の変形及びパッシベー
ション用絶縁層の性能低下が殆んど発生せず、電気的特
性の劣化が少ない。従って樹脂モールド半導体装置の製
造歩留り及び信頼性の向上が可能になる。また、ろう接
層の平均の厚さを100μm以下としたので、積層チッ
プを得るための切断が良好に達成され、歩留りの低下が
少ない。またPbを90重量%以上含む比較的一般的ろ
う材を使用するので、積層を容易に達成することが可能
になる。また、樹脂被覆体が型内に流動状態の樹脂を圧
力を加えて押し込んで型内で固化させる方法で形成され
ているので、外形寸法精度が高く且つ機械的及び電気的
に安定な半導体装置を提供することが出来る。
本願の第2番目の発明は、上記半導体装置の製造方法に
係わり、スペーサとして働く粒子を使用し、平均の厚さ
が60〜100μmのろう接層な得ることを特徴とする
ものである。上記方法によれば、所望の厚さのろう接層
を比較的容易に得ることが出来る。
以下、図面を参照して本発明の実施例について述べる。
まず、第5図に示す如(、pn接合を含むシリコン半導
体ウェファui+を複数枚用意し、この半導体ウェファ
αDの相互間KPb 95 JtfX−8n 5重量%
の軟ろう(融点314c)から成る厚さ約400μmで
あって主面の面積が半導体ウェファ惺υの約1/2であ
るろう材クエファ即ち半田ウェファα3を配し、更に半
導体ウェファaυと半田ウェファQzとの間に平均的粒
径が約70μmのNi にッケル)粒子賭を点在させる
。尚、半導体ウェファ(111及び半田ウェファa2は
第5図に示す如く、支持台α荀の上に積み重ね、上部に
おもりQ四を乗せて積層方向即ち鉛直方向に約15 g
 7cm”  の圧力(圧縮力)を加える。Ni粒子(
131はスペーサとして使用するため゛に、第6図忙説
明的に示すように半田ウェファazの周縁寄りの略正三
角形の頂点に相当する位置に金量づつ配置する。第5図
では半導体ウェファaυが概略的に示されているが、祥
細には、第7図に示すように厚さ約250μmのP+−
n −n  構造のシリコン基体+161とこの両主面
に形成された厚さ約2μmのNit極αηとから成る。
また、第5図では図面を簡略化するために、5枚の半導
体クエ7アaDが示されているが、実際には20枚の半
導体ウェファuDを積み重ねた。
次に、第5図に示すように積み重ね且つ圧力を加えたも
のを炉に入れて、ろう材の融点(314C)以上の35
0〜400Cの熱処理を行って、半田ウェファu4を溶
融させ、しかる後凝固させることKよって第8図に示す
ように半田によるろう接層(12!l)で半導体ウェフ
ァu11が接着された半導体ウェファ積層体−を作成し
た。この熱処理工程でNi粒子α3は上記半田と著しく
反応することはないし、著しく軟化することもない。従
って、第9図に示すように、Ni粒子α3はろう接層(
12りがおもりQJKよる圧力で薄くなとのを途中で止
めるスペーサの役目を果す。この結果、ろう接層(12
a)の厚さはNi粒子(13のうち太き目の粒径のもの
に制限されて、平均で80μm程度となる。半田ウェフ
ァQりの厚さがろう接層(12a)の厚さの約 5倍も
厚いため、ろ5接層(12りの中に発生しようとする気
泡が半田ウェファttaがつぶされる過程で側方へ押し
出され、気泡の少ないろう接層(12a)が得られる。
次に、第8図で鎖線(L9で示すように、ワイヤソウを
用いて積層体ttSを積層方向に切断し、第10図に示
すように半導体チップ(lla)がろう接層(12m)
で接着された構造の0.5−角の積層チップ四な作成し
た。尚この切断によって半導体チップ(11a)の側面
領域に加工歪層が生じる。
次に、第11図忙示す如く、積層チップ(至)の両端に
リード部材としてリード線(211を半田層四によって
接続した。尚半田層QはPb g 5重t%−Au15
重量%の軟ろう(融点215tr)で、厚さは約10μ
mである。また半田付けのための熱処理温度は、ろ5接
層(12a)の融点より十分に低い250〜280Cと
した。
次に、半導体チップ(l1m)の上記切断加工歪層を除
去するために、)iF−1(NO,系の混酸によりエツ
チング処理を施した。この際、エツチングの深さは、加
工歪層の深さ以上が盛装であり、ここでは約60μmと
した。このエツチング工程で半導体チップ(lla)は
エツチングされるが、ろう接層(12すおよびNi[極
(lηは殆んどエツチングされない。このため、半田の
突出部のが生じる。尚、半導体チップ(111)に於け
る薄いNi電極σ看もエツチングされないため、第15
図に拡大図示するように突出する。
次に、ポリミイド系樹脂を積層千ツブ@の側面に塗布し
、第13図に示すようにパッシベーション用絶縁層(至
)を設けた。
次に、トランス7アモールド法により、絶縁層Q旬を被
覆するようにエポキシ樹脂被覆体(至)を設け、機械的
及び電気的に安定な高圧ダイオード(至)を完成させた
上記実施例によれば、トランスファモールド法で樹脂被
覆体(ハ)を設けることによって残留応力が大きくなる
が、ろう接層(12りが従来の約10倍になっているの
で、樹脂被覆体(ハ)の残留応力によって半田の突出部
(ハ)が曲げられることはな℃・。従って、第15図に
示す如く半導体チップ(lla)が絶縁層(財)で完全
に保疲され、絶縁層(至)のノ(ツシベーション作用が
損なわれて電気的特性が劣化することはなくなった。ま
た完成した高圧ダイオード(ホ)ラフライバックトラン
スやコンデンサと一体化して再度樹脂モールドした場合
でも、高圧ダイオード(ホ)の電気的特性は劣化しなか
った。尚、ろう接層(l2m)が厚く形成され且つpb
が90重量%の比較的軟かい物質からなるので、チップ
(lla)及び絶縁層(財)等に対する緩衝作用が生じ
、これによっても電気的特性の劣化を低減する効果カー
生じているものと思われるO また、ろう接層(12a)の平均の厚さを100μm以
下としたので、鉛を90重直入以上含む比較的軟らかい
ろう材を使用しても、積層チップ■を得るための切断を
良好に達成することが出来、歩留りの低下が少なかった
また、N1粒子Q3を3.)箇所に点在させ、圧力を加
えてろう接するので、気泡の少ないろう接層(12a)
が得られると共に、所望の厚さのろう接層(12a)を
容易に得ることが出来た。
上記実施例に於けるろう接層(12りの厚さの変化と、
耐圧特性の変化との関係を求めたところ、第16図の結
果が得られた。第16図に於ける横軸にはろう接層(1
2Jl)の厚さの平均値Xが示され、縦軸には逆電流が
1μ人となるときの逆電圧Vmの変化値Δ■璽の平均値
Δv露が示されている。尚変化値△h・は、高圧ダイオ
ード(ハ)をコンデンサ等との複合化に於ける樹脂モー
ルドと同様な状態に再度樹脂モールドしたものを、−3
0c/1時間〜+1i0C/1時間のヒートサイクルを
5サイクル行い、ヒートサイクル試験前のVysli対
するヒートサイクル後のVlの変化忙よって求めた。ま
た、平均値Δv凰は、Xのほぼ等しい複数の高圧ダイオ
ードについてそれぞれ△Vmを測定し、その平均値を求
めたものである。また、ヒートサイクル試験前のVmは
25 kV程度であった。
このデータから明らかなように、Xが60μ爪未満では
耐圧の低下が着しい。Xが60岬以上では△Vmはマイ
ナス数%以下で実用に供し得る範囲である。一方Xカt
1ooμmを越え、桑と、第10図の積層チップ(至)
を得るための切断加工工程即ちダイス工程での歩貿りが
著しく低下した。これは、硬い半導体チップ(11りと
軟いろう接着(12Jl)が交互忙積層されている構造
において、切断し難いろ5接層(12りの厚さが大きく
なったため半導体チップ(11a)に於けるろう接# 
(12a)に隣接する表層部分のはがれなどの破壊が多
く発生するためである。
以上、本発明の実施例について述べたが、本発明はこれ
に限定されるものではなく、本発明の要旨を逸脱しない
範囲で変形可能なものである。次に実験忙よって確認さ
れた変形例を列挙する。
+a+  半田ウェファaりの厚さはろう接層(12a
)の厚さより大きい必要があるのは当然としても、十分
忙厚くないと気泡の多いろう接層(12a)となってし
まう。従ってろう接層(12a)の厚さが平均で60〜
100μmとすると、半田ウェファα2の厚さは少なく
とも30 Q pm即ちろう接層(12a)の3倍以上
であることが望ましい。
゛(b)  おもり(151は、牛導体つェファ圓の主
面に対して10〜20g/ffi”程度の圧力を与える
ものが適轟である。
tc)  半田ウェファαυを構成するろう材は、通常
Pb −Snろう材又はこれにAgやsb等の添加物を
加えたものが好ましい。しかし、pbioo重iY。
のものやPb95重童%−In 5重量%のようなPb
−8n  系以外のろう材を使用することも可能である
。いずれにしてもpbが90重量%以上のろう材は、母
材であるーPbの性質が強く影響して、比較的軟らかい
。このため、樹脂被覆体の残留応力の影響を受けて変形
しやすい。しかし、Pbが90重量%以上の比較的軟ら
かいろう材であっても、ろう接層を厚く構成することで
、樹脂被覆体(ハ)の残留応力忙高圧ダイオード(ホ)
を再度樹脂モールドしたときの応力がプラスされた場合
でも、突出部@が特性劣化を生じさせる程の変形を起す
ことはない。
(di  Ni粒子α3は、半田ウェファα2の上側に
配置゛しているが、下側でもよい。また、Ni粒子入り
の半田ウェファが供給されるようになれば、Ni粒子α
3と半田ウェファQ3の代りにこれを用いて、作業を簡
単化することができる。この場合も、Ni粒子α3を第
6図に示すように点在させることが好ましい。
(el  Ni粒子α3の代りに、例えばCu粒子等の
別の金属粒子を用いてもよい。要するに、熱処理工程に
おいて、その粒状が実質的に維持される材質の粒子であ
ればよい。ただし、ろう接層(12a、)を構成するろ
う材とのぬれが良く、電気及び熱的に良導体であること
が望ましい。
(f)  ろう接層(12,i)の厚さを平均60〜1
00μmにコントロールしようとする場合、Ni粒子α
〜の平均粒径を50〜90μmに選ぶ必要がある。
平均値はもちろん、個々のろう接層(12a)の厚さが
60〜100μmの範囲から外れたものを少なくするた
めkは、Ni粒子u3の平均粒径を更に狭い範囲である
60〜80μmに選ぶのが望ましい。
(g)  半導体チップ(11a)の加工歪層を除去す
るためのエツチングは、リード線ρυを接続する前に行
ってもよいし、後に行ってもよい。このエツチングの深
さは、加工歪層を完全忙除去するために少なくとも30
μmとすることが好ましく、より好ましくは50〜10
0μmである。
(h)  絶縁層■として樹脂被覆体−との密着のよい
材料を使ったときに、本発明は特に有効である。
しかし、この密着のよくない材料を使ったときでも、本
発明が有効であることに変わりはない。
+i+  絶縁層(至)をポリエステル系樹脂で作る場
合にもボリミイド系樹脂の場合と同様な効果が得られる
(ハ 樹脂被覆体−の成形をインジェクションモールド
法で行ってもよい。残留応力が問題となる点においてイ
ンジェクションモールド法とトランスファモールド法は
共通しているため、本発明もこれらの成形方法の両方に
有効である。
(kl  粒子(13以外のスペーサ又は別の方法で、
ろう接層(12りの厚さを調整しても差支えない。
【図面の簡単な説明】
第1図、第2図、第3図、及び第4図は、従来の方法忙
於ける半導体装置を工程順忙示す一部切欠断面図である
。第5図は本発明の実施例に係わる半導体装置の製造方
法に於ける半導体ウェファなろう接する前の状態を示す
正面図、第6図は第5図のVl−Vl線断面図、第7図
は半導体ウェファの一部拡大断面図、第8図はろう接層
の積層体を示す正面図、第9図は第8図の一部拡大断面
図、第10図は切断後の積層チップを示す斜視図、縞図
は樹脂被覆体を設けた状態を示す断面図、第15図は第
14図の一部拡大断面図である。第16図はろう接層(
12りの厚さの平均値と逆電圧の変化値の平均値との関
係を示す特性図である。 尚、図面に用いられている符号に於いて、αυは半導体
ウェファ、(11りは半導体チップ、Q2は半田ウェフ
ァ、(12,l)はろう接層、 Q3はNi粒子、04
)は支持台、(Iっはおもり、(161はシリコン基体
、(IηはNi電極、a引1半導体ウェファ積層体、■
は積層チップ、Qυはリードm%曽は突出部、(2)は
パッシベーション用絶縁層、(ハ)は樹脂被横体である
。 代理人 高野則次

Claims (1)

  1. 【特許請求の範囲】 (1)積層されている複数枚の半導体チップと、鉛(P
    b)を90重量%以上含むろう材からなり且つ平均60
    〜100μmの厚さを有し且つ前記半導体チップの側面
    よりも突出する部分を有した状態で前記複数枚の半導体
    チップの相互間に介在しているろう接層と、 前記複数枚の半導体チップと前記ろ5接層と力1ら成る
    積層チップの両端に接続された一対のリード部材と、 前記積層チップの側面を被覆して〜する/くツシペーシ
    ョン用絶縁層と、 型内に流動状態の樹脂を圧力を加えて押し込んで前記盤
    内にて固化させる樹脂モールド法により設けた前記パッ
    シベーション用絶縁層を被覆する樹脂被覆体と から成る樹脂モールド半導体装置。 (2)前記ろう材がPb −Sn半田である特許請求の
    範囲第1項記載の樹脂モールド半導体装置。 (3)前記パッシベーション用絶縁層はポリイミド系樹
    脂層である特許請求の範囲第1項記載の樹脂モールド半
    導体装置。 (4)前記パッシベーション用絶縁層はポリエステル系
    樹脂層である特許請求の範囲第1項記載の樹脂モールド
    半導体装置。 (6)複数枚の半導体ウェファの相互間忙鉛(Pb)を
    90重量に以上含むろう材から成るろ5材つエ7アと、
    平均粒径50〜90μmを有し且つ後記の熱処理に於い
    て粒状を実質的に維持することが可能な性質を有する粒
    子とを介在させて前記複数枚の半導体ウェファを積層し
    、且つ積層された前記半導体ウェファに積層方向の圧力
    を加える工程と、 前記ろう材の融点以上の温度の熱処理を施して、前記粒
    子がスペーサの役目を果すことによって平均60〜10
    0μmの厚さを有するろう接層が形成されるように前記
    複数枚の半導体ウェファを接着して半導体ウェファ積層
    体を作成する工程と、前記半導体ウェファ積層体を切断
    して、複数の半導体チップが前記ろう接層によって接着
    された積層チップを作成する工程と、 前記積層チップの両端K IJ−ド部材を接続する前記
    リード部材を接続する工程の前又は後に、半導体をエツ
    チングするが前記ろう接層をエツチングし難いエツチン
    グ手段によって前記積層チップの側面をエツチングし、
    前記ろう接層の周縁が前記半導体チップの側面よりも突
    出した状態とする工程と、 前記エツチングを行った後の前記積層チップの側面にパ
    ッシベーション用絶縁層を設ける工程と、型内に流動状
    態の樹脂を圧力を加えて押し込んで前記型内にて固化さ
    せる樹脂モールド法忙より、前記パッシベーション用絶
    縁層を樹脂で被覆して樹脂被覆体を設ける工程と から成る樹脂モールド半導体装置の製造方法。 (7)前記ろ5材がPb + 8n半田であり、前記ろ
    う材ウェファが300μm以上の厚さを有する半田ウェ
    ファである特許請求の範囲第6項記載の樹脂モールド半
    導体装量の製造方法。 (8)前記粒子がニッケル(Ni)粒子である特許請求
    の範囲第6項記載の樹脂モールド半導体装置の製造方法
    。 (9)前記半導体チップがシリコン整流ダイオードチッ
    プであり、前記エツチング手段がHF −HNO3系の
    混酸による化学エツチング法であり、前記ろう接層の突
    出の量が30μm以上である特許請求の範囲第6項記載
    の樹脂モールド半導体装置の製造方法。 QG  前記パッシベーション用絶縁層はポリイミド系
    樹脂層である特許請求の範囲第6項記載の樹脂モールド
    半導体装置の製造方法。 qυ 前記パッシベーション用絶縁層はポリエステル系
    樹脂層である特許請求の範囲第6項記載の樹脂モールド
    半導体装置の製造方法。 aり  前記樹脂モールド法はトランスファモールド法
    である特許請求の範囲第6項記載の樹脂モールド半導体
    装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100355047C (zh) * 2003-09-29 2007-12-12 三垦电气株式会社 半导体装置的制法以及半导体芯片组装体的保护树脂涂敷装置
DE102015118459A1 (de) 2014-11-10 2016-05-12 Denso Corporation Diode

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* Cited by examiner, † Cited by third party
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CN100355047C (zh) * 2003-09-29 2007-12-12 三垦电气株式会社 半导体装置的制法以及半导体芯片组装体的保护树脂涂敷装置
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