CN117558699A - 通过3d堆叠解决方案的qfn上的smd集成 - Google Patents

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Abstract

本文公开了通过3D堆叠解决方案的QFN上的SMD集成。一个或多个实施例涉及方型扁平无引线(QFN)半导体封装、器件和方法，其中一个或多个电部件被定位在QFN引线框架的裸片焊盘与半导体裸片之间。在一个实施例中，一种器件包括裸片焊盘、与裸片焊盘间隔开的引线、以及具有在裸片焊盘上的第一接触件和在引线上的第二接触件的至少一个电部件。半导体裸片被定位在至少一个电部件上并且通过至少一个电部件而与裸片焊盘间隔开。该器件进一步包括至少一个导电线或引线接合，其将至少一个引线电耦合到半导体裸片。

Description

通过3D堆叠解决方案的QFN上的SMD集成
分案申请说明
本申请是申请日为2019年03月18日、申请号为201910204571.X、发明名称为“通过3D堆叠解决方案的QFN上的SMD集成”的中国发明专利申请的分案申请。
技术领域
本公开的实施例一般地涉及半导体封装和方法，其中一个或多个电部件被定位在QFN引线框架上并且被定位在半导体裸片与该引线框架之间。
背景技术
诸如系统级封装(SiP)器件之类的半导体封装有任何形式，包括球栅阵列(BGA)封装、焊盘栅阵列(LGA)封装和方型扁平无引线(“QFN”)封装。
QFN封装在封装空间中是常见的，因为它们尺寸小并且在许多应用中性能出色。这些封装包括引线框架，引线框架具有暴露在封装的背面上的裸片焊盘的背表面。引线也被暴露在封装的背面上并且与裸片焊盘间隔开并围绕裸片焊盘。在封装内，引线框架支撑处于中心位置的裸片，并且常常包括从裸片到引线的引线接合。在裸片、引线和引线框架之上形成模制化合物或密封剂以完成封装。
传统的QFN封装通常在可用空间方面受到限制，这限制了可以集成在这种封装中的部件的数量。此外，标准QFN引线框架的引线节距通常与表面安装器件(SMD)的尺寸不匹配，这限制或禁止将这种SMD安装在QFN引线框架上。替代地，为了将SMD集成在QFN封装中，通常会增加传统设计中封装的尺寸。
发明内容
在各种实施例中，本公开提供方型扁平无引线(QFN)半导体封装、器件和方法，其中一个或多个电部件被定位在QFN引线框架的裸片焊盘与半导体裸片之间。
在一个实施例中，本公开提供了一种器件，其包括裸片焊盘、与裸片焊盘间隔开的引线、以及至少一个电部件，该至少一个电部件具有在裸片焊盘上的第一接触件和在引线上的第二接触件。半导体裸片被定位在至少一个电部件上并且通过至少一个电部件而与裸片焊盘间隔开。该器件进一步包括至少一个导电线或引线接合，其将至少一个引线电耦合到半导体裸片。
在另一个实施例中，本公开提供了一种方法，包括：将多个电部件的第一端子电地且机械地耦合到方型扁平无引线(QFN)引线框架的相应引线；将多个电部件的第二端子电地且机械地耦合到QFN引线框架的裸片焊盘；将半导体裸片附接到多个电部件，半导体裸片通过多个电部件而与裸片焊盘间隔开，半导体裸片具有背离裸片焊盘的有源表面；以及在半导体裸片的有源表面与QFN引线框架的引线之间形成引线接合。
在又一个实施例中，本公开提供了一种方法，包括：将多个电部件的第一端子电地且机械地耦合到QFN多排(QFN-mr)引线框架的相应的凸起引线；将多个电部件的第二端子电地且机械地耦合到QFN-mr引线框架的凸起裸片焊盘；将半导体裸片附接到多个电部件，半导体裸片通过多个电部件而与裸片焊盘间隔开，半导体裸片具有背离裸片焊盘的有源表面；在半导体裸片的有源表面与QFN-mr引线框架的凸起引线之间形成引线接合；以及通过去除QFN-mr引线框架的凸起引线与凸起裸片焊盘之间的部分，将凸起引线与凸起裸片焊盘分开。
附图说明
图1A是根据本公开的一个或多个实施例的QFN半导体封装的截面图。
图1B是根据一个或多个实施例的图1中所示的QFN半导体封装的底视图。
图2A至图2F是示出根据一个或多个实施例的制造诸如图1中所示的QFN封装之类的半导体封装的方法的透视图。
图3A至图3G是示出根据一个或多个实施例的在QFN多排引线框架上制造半导体封装的方法的透视图和截面图。
具体实施方式
在以下描述中，阐述了某些具体细节以便提供对各种公开的实施例的透彻理解。然而，相关领域的技术人员将认识到，可以在没有这些具体细节中的一个或多个的情况下或者利用其他方法、部件、材料等来实践实施例。在其他情形中，未详细示出或描述与引线框架和芯片封装相关联的公知结构以避免不必要地模糊对本文所提供的各种实施例的描述。
除非上下文另有要求，否则在整个说明书和随后的权利要求中，词语“包括”及其变体诸如“包括……的”和“包含”应以开放的、包含性的意义进行解释，即，“包括但不限于”。此外，除非上下文另有明确规定，否则术语“第一”、“第二”和类似的序列指示符应被解释为可互换的。
整个说明书中对“一个实施例”或“实施例”的引用意味着结合该实施例描述的特定特征、结构或特性被包括在至少一个实施例中。因此，在整个说明书中各处出现的短语“在一个实施例中”或“在实施例中”不一定全部都指的是同一个实施例。此外，特定特征、结构或特性可以以任何合适的方式组合在本公开的一个或多个实施例中。
如说明书和所附权利要求中所使用，除非上下文另有明确说明，否则单数形式“一”、“一个”和“该”包括复数指示物。还应注意，除非上下文另有明确规定，否则通常以其最广泛的含义来采用术语“或”，即，作为“和/或”的含义。
本公开涉及在QFN封装中集成部件而不增加QFN引线框架的表面面积或占地面积。更具体地，本公开提供了各种系统和方法，其中在引线框架上提供一个或多个电部件，并且在一个或多个电部件上堆叠半导体裸片。
图1A是示出根据本公开的一个或多个实施例的QFN封装10的截面图。图1B是封装10的底视图。封装10包括裸片焊盘12和多个引线14，引线14在横向方向上(例如，在如图1A中所示的水平方向上)与裸片焊盘12间隔开。裸片焊盘12和引线14可以设置在预先形成的QFN引线框架上，其可以由任何导电材料制成，诸如铜或铜合金。
多个引线14包括一个或多个凹陷引线14'，每个凹陷引线14'包括凹陷部分。图1A的截面图示出了两个凹陷引线14'，每个凹陷引线14'与裸片焊盘12间隔开。裸片焊盘12具有与凹陷引线14'中的凹槽对准的对应凹槽，如将在下面进一步详细讨论。
裸片焊盘12具有下表面13和上表面15。一个或多个凹槽16形成在裸片焊盘12的周边附近。例如，如图1A的截面图中所示，两个凹槽16可以形成在裸片焊盘12的相对侧上。应当容易理解，一个或多个附加凹槽16可以形成在裸片焊盘12中的在与一个或多个对应的凹陷引线14'间隔开的位置处。凹槽16延伸穿过裸片焊盘12的上表面13，并且形成位于裸片焊盘的上表面13和下表面15之间的凹陷表面17。
多个引线14中的一个或多个是凹陷引线14'，每个凹陷引线14'具有下表面23、上表面25和位于下表面23和上表面25之间的凹陷表面27。凹陷引线14'的下表面23可以与裸片焊盘12的下表面13基本上共面。类似地，凹陷引线14'的上表面25可以与裸片焊盘12的上表面15基本上共面，并且凹陷引线14'的凹陷表面27可以与裸片焊盘12的凹陷表面17基本共面。
尽管未在图1A的截面图中示出，但是多个引线14中的一些可以不包括凹陷部分。相反，非凹陷引线具有上表面和下表面，该上表面可以与裸片焊盘12的上表面15基本上共面，该下表面可以与裸片焊盘12的下表面13基本上共面。
引线14的下表面23和裸片焊盘12的下表面13可以包括镀敷导电层19。镀敷导电层19可以是包括一种或多种导电材料的任何一层或多层。例如，镀敷导电层19可以包括一种或多种金属材料，诸如Ni/Pd/Ag、Ni/Pd/Au-Ag合金或Ni/Pd/Au/Ag。镀敷导电层19可以由防止QFN引线框架氧化的材料制成。
引线14的下表面23可以被称为封装10的焊盘，并且被配置为将封装10电耦合到另一个器件或板，诸如印刷电路板(PCB)。
如图1B中所示，封装10包括沿着封装10的外围附近的四个侧面中的每个侧面而被定位的五个引线14，并且引线14横向地与裸片焊盘12间隔开。沿着封装10的每个侧面而被定位的五个引线14中的一个是凹陷引线14'，而每个侧面的其余四个引线是非凹陷引线。然而，应当理解，任何总数量的引线(包括凹陷和非凹陷引线的任何组合)可以位于裸片焊盘12的任何数量的侧面上。
裸片焊盘12中的凹槽16与对应的凹陷引线14'对准，如图1A中所示。更具体地，裸片焊盘12的每个凹陷表面17在横向方向上与相应的凹陷引线14'的对应凹陷表面27对准。裸片焊盘12的凹陷表面17可以与凹陷引线14的凹陷表面27基本上共面。
封装10进一步包括一个或多个电部件18，其可以是任何可以使用表面安装技术(SMT)安装在(例如，裸片焊盘12和凹陷引线14'的)表面上的表面安装器件(SMD)。在一个或多个实施例中，电部件18可以是无源部件，诸如电阻器、电容器和电感器。在一些实施例中，电部件18可以是有源部件，包括半导体部件，诸如二极管、晶体管甚至集成电路。如图1A中所示，电部件18可以是双端子部件；然而，应该容易理解，本文提供的实施例不限于此。
每个电部件18至少包括第一端子31和第二端子32。第一端子31被定位在凹陷引线14'之一的凹陷表面27上，并且第二端子32被定位在裸片焊盘12的对应的凹陷表面17上。第一端子31可以通过诸如导电胶33之类的导电粘合剂来电地且机械地耦合到凹陷引线14'的凹陷表面27。类似地，第二端子32可以通过诸如导电胶33之类的导电粘合剂来电地且机械地耦合到裸片焊盘12的凹陷表面17。当电部件18堆叠在裸片焊盘12和凹陷引线14'上时，凹陷引线14'中的凹槽和裸片焊盘12中的凹槽降低了封装10的总高度。
在一个或多个实施例中，裸片支撑件34通过诸如胶水或任何其他合适的粘合剂之类的粘合材料43来被固定到裸片焊盘12的上表面15。在一些实施例中，粘合材料43可以是与导电胶33相同的材料，其可以是导电的和/或导热的。裸片支撑件34可以由任何导电和/或导热材料形成，并且在一个或多个实施例中，裸片支撑件34是铜柱。裸片支撑件34可以提供到裸片焊盘12的下表面13的电和/或热传导路径。因此，裸片支撑件34可以便于散发从半导体裸片42生成的热量。
半导体裸片42可以是包括一个或多个电部件的任何半导体裸片，诸如集成电路。半导体裸片42由诸如硅的半导体材料制成，并且包括在其中形成集成电路的有源表面45。集成电路可以是模拟或数字电路，其被实现为形成在半导体裸片42内的有源器件、无源器件、导电层和电介质层，并且根据半导体裸片的电设计和功能而被电互连。
半导体裸片42通过粘合材料53来被固定到裸片支撑件34和/或电部件18的上表面。粘合材料可以是适合于将半导体裸片42固定到裸片支撑件34的任何材料，诸如胶水、糊剂、胶带等。粘合材料53可以是与粘合材料43和/或导电胶33相同的材料。在一个或多个实施例中，粘合剂材料可以是适于将半导体裸片42附接到裸片支撑件34的裸片附着膜。
在一些实施例中，半导体裸片42由裸片支撑件34支撑并且与电部件18间隔开。在这样的实施例中，半导体裸片42至少部分地在电部件18之上延伸并且提供其中电部件18被定位的悬垂区域。
在一些实施例中，半导体裸片42由裸片支撑件34和电部件18两者支撑。在这样的实施例中，电部件18和裸片支撑件34的上表面可以基本上共面，这提供了用于附接半导体裸片42的相对均匀且平坦的表面。
在一些实施例中，可以省略裸片支撑件34，在这种情况下，半导体裸片42被附接到电部件18并且由电部件18支撑，电部件18至少部分地被定位在半导体裸片42与裸片焊盘12之间。
半导体裸片42被固定到裸片支撑件34和/或电部件18，其中半导体裸片的有源表面45背离裸片焊盘12的上表面15，如图1A中所示。
导电线46将半导体裸片42电耦合到引线14，包括凹陷引线14'。例如，导电线46可以将半导体裸片42的有源表面45上的相应的接合焊盘电耦合到相应的引线14和/或凹陷引线14'。
封装材料50形成在半导体裸片42之上，并且覆盖半导体裸片42和导电线46。封装材料50也位于引线14、14'与裸片焊盘12之间，并且形成封装10的底表面的一部分、以及裸片焊盘12的下表面13以及引线14和凹陷引线14'的底表面。封装材料50可以基本上填充封装10中的各种部件之间的任何空间或间隙。封装材料50是电绝缘材料，其保护电部件18、半导体裸片42、导电线46和任何其他电部件或布线不受损坏，诸如腐蚀、物理损坏、湿气损坏或其他对电设备和材料损坏的原因。在一个或多个实施例中，封装材料50是模制化合物，其可以包括例如聚合物树脂。
引线14和凹陷引线14'的暴露的底表面以及裸片焊盘12的暴露的底表面便于封装10与外部电路(例如与外部印刷电路板)的电和/或机械耦合。
图2A至图2F是示出根据一个或多个实施例的制造诸如图1的QFN封装10之类的半导体封装的方法的各个阶段的透视图。
如图2A中所示，提供QFN引线框架100。通过包括通过冲压、蚀刻、激光处理等中的一种或多种的任何合适的技术，可以形成QFN引线框架100。引线框架30可以由铜、铝、金或任何其他导电材料制成。
引线框架100包括与裸片焊盘12间隔开的多个引线14、14'。引线框架100包括连接条101，连接条101将裸片焊盘12连接到形成引线框架100的外围的边缘102。包括一个或多个凹陷引线14'的多个引线14沿着引线框架100的边缘102的内表面连接，使得引线14、14'被定位在边缘102与裸片焊盘12之间。
引线框架100包括凹陷引线14'，每个凹陷引线14'包括上表面25、下表面23和凹陷表面27，如图1中所示。类似地，引线框架100包括形成在裸片焊盘12中的凹槽16，并且凹槽16包括位于裸片焊盘12的上表面13和下表面15之间的凹陷表面17，如图1中所示。裸片焊盘12中的凹槽16与对应的凹陷引线14'对准。
如图2B中所示，将诸如导电胶33之类的导电粘合剂分配在凹陷引线14'的凹陷表面27上和在裸片焊盘12的凹槽16中。
此外，将粘合剂材料43分配在裸片焊盘12的上表面15上。如图2B中所示，可以将粘合剂材料43施加在裸片焊盘12的中心区域中，例如，位于凹槽16之间的区域中。然而，在其他实施例中，可以将粘合材料43施加在裸片焊盘12的其他区域中，这可以取决于凹槽16的数量和定位，其可以取决于期望的设计而变化。
粘合材料43可以是胶水或任何其他合适的粘合剂。在一些实施例中，粘合材料43是与导电胶33相同的材料。
如图2C中所示，将裸片支撑件34和电部件18附接到引线框架100。每个电部件18包括第一端子31，其通过导电胶33电地且机械地耦合到相应的凹陷引线14'的凹陷表面。此外，每个电部件18具有第二端子32，其通过导电胶33电地且机械地耦合到裸片焊盘12的对应凹陷表面17。
裸片支撑件34被定位在电部件18之间，例如在裸片焊盘12的中心区域中，并且通过粘合材料43被附接到裸片焊盘12。
如图2D中所示，将粘合材料53施加到电部件18和裸片支撑件34的上表面。粘合材料53可以是与粘合材料43和/或导电胶33相同的材料。粘合材料53可以是适合于将半导体裸片42固定到裸片支撑件34和/或电部件18的上表面的任何粘合剂材料，诸如胶水、糊剂、胶带、裸片附着膜等。
如图2E中所示，通过粘合材料53将半导体裸片42附接到电部件18和/或裸片支撑件34。半导体裸片42覆盖裸片支撑件34并且可以进一步覆盖每个电部件18的至少一部分。如图所示，半导体裸片42被定位使得半导体裸片42的有源表面45背离裸片焊盘12的上表面。
导电线46例如通过引线接合来形成，并且将半导体裸片42的有源表面45上的接合焊盘耦合到引线14和/或凹陷引线14'。例如，如图2E中所示，可以在有源表面45上的相应接合与凹陷引线14'之间形成导电线46，其将半导体裸片42电耦合到每个电部件18。虽然图2E示出了仅仅在半导体裸片42与凹陷引线14'之间形成的导电线46，应该容易理解的是，可以在半导体裸片42上的接合焊盘与引线框架100上的引线14和凹陷引线14'中的任何一个或全部之间形成附加的导电线46。
如图2F中所示，封装材料50形成在半导体裸片42之上，并且覆盖半导体裸片42和导电线46。封装材料50也形成在引线14、14'与裸片焊盘12之间，并且可以基本上填充封装10中的各种部件之间的任何空间或间隙。封装材料50还可以形成封装10的底表面的一部分。
可以通过任何常规技术(诸如通过底部填充模制工艺)来形成封装材料50。例如，底部填充模制工艺可以包括将诸如树脂模制化合物之类的模制材料注入模具中。然后使模制材料硬化，这可能涉及固化步骤。在硬化后，封装材料50形成封装10的一个或多个外表面。
此外，可以在形成封装材料50之前或之后去除引线框架100的部分。例如，可以通过包括机械切割、蚀刻等任何合适的技术来去除沿着引线框架100的外围的边缘102。这可以在形成封装材料50之后被执行，在这种情况下，可以将封装材料50形成为仅延伸到引线14、14'的外边缘，使得在形成封装材料50之后仅暴露引线框架100的边缘102。然后可以切割边缘102以形成完成的包装10。类似地，可以通过切割、蚀刻等来去除连接条101。附加地或替代地，连接条101可以由封装材料50部分地或完全地封装。
图3A至图3G是示出根据一个或多个实施例的在QFN多排(QFN-mr)引线框架上制造半导体封装的方法的各个阶段的各种透视图和截面图。
如图3A中所示，提供QFN-mr引线框架200。QFN-mr引线框架200可以是“半切割”引线框架，其具有多个凸起部分，多个凸起部分具有的厚度大于引线框架200的其余部分的厚度。更具体地，引线框架200包括凸起裸片焊盘212、凸起内引线214和多个凸起外引线224，其可以被布置在引线框架200的外围附近的一行或多行中。尽管未在图3A中示出，但是引线框架200的背表面可以包括在多个凸起部分下面的镀敷导电层。
如图3B中所示，一个或多个电部件218附接到引线框架200。每个电部件218至少包括第一端子231和第二端子232。第一端子231被定位在凸起内引线214上，并且第二端子232被定位在凸起裸片焊盘212上。
如从图3C的截面图中可以看出的那样，其沿着图3B的线3C-3C截取，引线框架200的半切割部分211比凸起裸片焊盘212和凸起内引线214薄。如图所示，半切割部分211可以被定位在裸片焊盘212和内引线214之间，并且进一步可以被定位在内引线214和外引线224之间。还如图3C中所示，镀敷导电层219可以被设置在引线框架200的背表面上，并且被定位在凸起部分下方，即，在凸起裸片焊盘212、凸起内引线214和/或凸起外引线224下方。镀敷导电层219可以是包括一种或多种导电材料的任何一层或多层。例如，镀敷导电层219可以包括一种或多种金属材料，诸如Ni/Pd/Ag、Ni/Pd/Au-Ag合金或Ni/Pd/Au/Ag。镀敷导电层219可以由防止引线框架200氧化的材料制成，并且进一步可以由防止或抑制被蚀刻剂蚀刻的材料制成，蚀刻剂随后被用于蚀刻半切割部分211。
每个电部件218的第一端子231通过诸如导电胶233之类的导电粘合剂来电地且机械地耦合到相应的凸起内引线214。类似地，第二端子232通过诸如导电胶233之类的导电粘合剂来电地且机械地耦合到凸起裸片焊盘212。例如，导电胶233可以被施加在内引线214的上表面上和裸片焊盘212的与对应的内引线214对准的位置处的上表面上。然后可以使电部件18与导电胶接触，其中第一端子231与内引线214上的导电胶233接触，并且第二端子232与裸片焊盘212上的导电胶233接触。
在一个或多个实施例中，电部件218可以是无源部件，诸如电阻器、电容器和电感器。在一些实施例中，电部件218可以是有源部件，包括半导体部件，例如二极管、晶体管甚至集成电路。
如图3D和图3E中所示，将半导体裸片242定位在电部件218之上并且附接到电部件218。图3E是沿着图3D的线3E-3E截取的截面图。如图3E中所示，可以通过粘合剂253将半导体裸片242附接到电部件218。粘合剂253可以是适合于将半导体裸片242固定到电部件18的上表面的任何粘合材料，例如胶水、糊剂、胶带、裸片附着膜等。
导电线246例如通过引线接合而形成，并将半导体裸片242的有源表面245上的接合焊盘电耦合到凸起内引线214，如图3E中所示。此外，导电线246可以形成在半导体裸片242的有源表面245上的接合焊盘与一个或多个凸起外引线224之间。
如图3F和图3G中所示，形成封装材料250，并且对引线框架200进行背蚀刻以形成完整的半导体封装210。图3F是示出半导体封装210的背表面的透视图，并且图3G是沿着图3F的线3G-3G截取的截面图。
如图3F和图3G中所示，封装材料250形成在半导体裸片242之上，并且覆盖半导体裸片242和导电线246。封装材料250也形成在凹槽262中，凹槽262通过蚀刻穿过半切割部分211而形成，即，形成在裸片焊盘212与内引线214之间以及内引线214与外引线224之间。封装材料250可以基本上填充半导体封装210中的各种部件之间的任何空间或间隙，包括电部件218和/或半导体裸片242与引线框架200之间的任何空间。封装材料250也可以形成半导体封装210的背面的一部分，如图3F中所示。
例如，通过背蚀刻去除引线框架200的半切割部分211。也就是说，可以使用任何合适的蚀刻剂蚀刻引线框架200的背表面以去除半切割部分211。在背蚀刻期间，蚀刻剂仅去除半切割部分211，而在蚀刻之后，引线框架200的背表面的与凸起部分相对应的部分、即被镀敷导电层219覆盖的部分保留。通过去除半切割部分211，背蚀刻将裸片焊盘212、凸起内引线214和凸起外引线224彼此电隔离。
完成的QFN封装210的背表面上的引线框架200的暴露部分可以电地和/或机械地耦合到外部电路，诸如印刷电路板。
在一些实施例中，可以在QFN封装中包括多于一个的半导体裸片。例如，多个半导体裸片可以被并排定位，其中每个半导体裸片通过多个电部件而与引线框架(例如，标准QFN引线框架或QFN-mr引线框架)间隔开。在一些实施例中，两个或更多个半导体裸片可以彼此堆叠，其中一个或多个电部件被定位在半导体裸片中的第一个与QFN引线框架之间。在更进一步的实施例中，可以在电部件与半导体裸片之间提供诸如铜柱之类的一个或多个间隔件。
如关于本文提供的QFN引线框架封装的各种实施例描述，半导体裸片堆叠在被安装到QFN引线框架的一个或多个电部件上。在QFN引线框架与半导体裸片之间放置电部件便于更好的封装集成和整个封装的小型化。通过本文提供的各种实施例实现了附加的优点。例如，半导体裸片与堆叠在半导体裸片下方的电容器之间的阻抗分布可以被改善，因为在电容器被定位在裸片下方的实施例中，更直接的电连接(例如，更短的导电路径)是可能的。另外，本文提供的实施例允许连接到完成的QFN封装的PCB的尺寸更小，因为PCB不需要附加的空间来容纳被集成在QFN封装中的一个或多个电部件。
可以组合上述各种实施例以提供进一步的实施例。根据以上详细描述，可以对实施例进行这些和其他改变。通常，在以下权利要求中，所使用的术语不应被解释为将权利要求限制于说明书和权利要求中所公开的特定实施例，而是应该被解释为包括所有可能的实施例以及此类权利要求所赋予的等同物的全部范围。因此，权利要求不受本公开的限制。

Claims (6)

1.一种结构，包括：
方型扁平无引线(QFN)引线框架，包括：
多个凹陷引线，所述多个凹陷引线的每个相应凹陷引线包括相对的第一表面和第二表面以及在所述第一表面与所述第二表面之间的第一凹陷表面；以及
裸片焊盘，所述裸片焊盘包括多个第二凹陷表面，所述多个第二凹陷表面的每个相应第二凹陷表面与所述多个凹陷引线的所述第一凹陷表面中的对应第一凹陷表面对准；
多个电部件，所述多个电部件各自包括第一端子和第二端子，所述多个电部件的所述第一端子耦合到所述多个凹陷引线的所述第一凹陷表面，并且所述多个电部件的所述第二端子耦合到所述裸片焊盘的所述多个第二凹陷表面；以及
半导体裸片，在所述多个电部件上，所述半导体裸片通过所述多个电部件来与所述裸片焊盘间隔开，所述半导体裸片具有背离所述裸片焊盘的有源表面，所述半导体裸片通过粘合剂机械地耦合到所述多个电部件，并且所述多个电部件位于所述裸片焊盘与所述半导体裸片之间。
2.根据权利要求1所述的结构，进一步包括：
引线接合，所述引线接合被耦合在所述半导体裸片的所述有源表面与所述QFN引线框架的所述多个引线中的引线之间；以及
裸片支撑件，所述裸片支撑件在所述裸片焊盘与所述半导体裸片之间。
3.根据权利要求1所述的结构，其中所述多个引线的所述第二端子在所述半导体裸片与所述裸片焊盘之间。
4.根据权利要求3所述的结构，其中所述多个引线的所述第一端子与所述半导体裸片横向地向外间隔开。
5.根据权利要求1所述的结构，进一步包括封装层，所述封装层在所述半导体裸片、所述多个电部件、所述引线接合、所述裸片焊盘和所述引线之上。
6.根据权利要求1所述的结构，进一步包括导电胶，所述导电胶定位在所述多个电部件的所述第一端子与所述相应引线之间，并且定位在所述多个电部件的所述第二端子与所述裸片焊盘之间。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190287881A1 (en) 2018-03-19 2019-09-19 Stmicroelectronics S.R.L. Semiconductor package with die stacked on surface mounted devices
US10593612B2 (en) * 2018-03-19 2020-03-17 Stmicroelectronics S.R.L. SMDs integration on QFN by 3D stacked solution
US11152326B2 (en) * 2018-10-30 2021-10-19 Stmicroelectronics, Inc. Semiconductor die with multiple contact pads electrically coupled to a lead of a lead frame
US11177195B2 (en) * 2019-04-25 2021-11-16 Texas Instruments Incorporated Multi-lead adapter
US20230035627A1 (en) * 2021-07-27 2023-02-02 Qualcomm Incorporated Split die integrated circuit (ic) packages employing die-to-die (d2d) connections in die-substrate standoff cavity, and related fabrication methods
CN114361115B (zh) * 2021-12-31 2022-08-23 中山市木林森微电子有限公司 一种多芯片埋入式封装模块结构
WO2024018790A1 (ja) * 2022-07-19 2024-01-25 ローム株式会社 半導体装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6054754A (en) * 1997-06-06 2000-04-25 Micron Technology, Inc. Multi-capacitance lead frame decoupling device
JP2004047811A (ja) * 2002-07-12 2004-02-12 Fujitsu Ltd 受動素子内蔵半導体装置
TWI249228B (en) 2004-03-29 2006-02-11 Siliconware Precision Industries Co Ltd Semiconductor package structure for improving electrical performance and method for fabricating the same
US20050230842A1 (en) * 2004-04-20 2005-10-20 Texas Instruments Incorporated Multi-chip flip package with substrate for inter-die coupling
ATE445232T1 (de) * 2004-07-13 2009-10-15 Nxp Bv Elektronische vorrichtung mit integrierter schaltung
US7208821B2 (en) * 2004-10-18 2007-04-24 Chippac, Inc. Multichip leadframe package
US7884454B2 (en) * 2005-01-05 2011-02-08 Alpha & Omega Semiconductor, Ltd Use of discrete conductive layer in semiconductor device to re-route bonding wires for semiconductor device package
US7898092B2 (en) * 2007-11-21 2011-03-01 Alpha & Omega Semiconductor, Stacked-die package for battery power management
US7598603B2 (en) * 2006-03-15 2009-10-06 Infineon Technologies Ag Electronic component having a power switch with an anode thereof mounted on a die attach region of a heat sink
CN101118895A (zh) * 2006-08-03 2008-02-06 飞思卡尔半导体公司 具有内置热沉的半导体器件
US8120152B2 (en) * 2008-03-14 2012-02-21 Advanced Semiconductor Engineering, Inc. Advanced quad flat no lead chip package having marking and corner lead features and manufacturing methods thereof
US9955582B2 (en) 2008-04-23 2018-04-24 Skyworks Solutions, Inc. 3-D stacking of active devices over passive devices
CN101587884A (zh) * 2008-05-23 2009-11-25 日月光半导体制造股份有限公司 堆叠式芯片封装结构及其制作方法
US10199311B2 (en) * 2009-01-29 2019-02-05 Semiconductor Components Industries, Llc Leadless semiconductor packages, leadframes therefor, and methods of making
CN102484080B (zh) * 2009-06-18 2015-07-22 罗姆股份有限公司 半导体装置
US7994615B2 (en) * 2009-08-28 2011-08-09 International Rectifier Corporation Direct contact leadless package for high current devices
US8836101B2 (en) * 2010-09-24 2014-09-16 Infineon Technologies Ag Multi-chip semiconductor packages and assembly thereof
US10211172B2 (en) * 2014-03-13 2019-02-19 Maxim Integrated Products, Inc. Wafer-based electronic component packaging
US10804185B2 (en) * 2015-12-31 2020-10-13 Texas Instruments Incorporated Integrated circuit chip with a vertical connector
US9922912B1 (en) * 2016-09-07 2018-03-20 Infineon Technologies Americas Corp. Package for die-bridge capacitor
US10593612B2 (en) * 2018-03-19 2020-03-17 Stmicroelectronics S.R.L. SMDs integration on QFN by 3D stacked solution

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