JPS6335105B2 - - Google Patents

Info

Publication number
JPS6335105B2
JPS6335105B2 JP56129587A JP12958781A JPS6335105B2 JP S6335105 B2 JPS6335105 B2 JP S6335105B2 JP 56129587 A JP56129587 A JP 56129587A JP 12958781 A JP12958781 A JP 12958781A JP S6335105 B2 JPS6335105 B2 JP S6335105B2
Authority
JP
Japan
Prior art keywords
resin
solder
layer
thickness
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP56129587A
Other languages
English (en)
Other versions
JPS5848955A (ja
Inventor
Takeshi Tsuzuki
Masayoshi Kujirai
Masahiro Hoshino
Yoshio Yamaguchi
Takashi Sato
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanken Electric Co Ltd
Original Assignee
Sanken Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanken Electric Co Ltd filed Critical Sanken Electric Co Ltd
Priority to JP56129587A priority Critical patent/JPS5848955A/ja
Publication of JPS5848955A publication Critical patent/JPS5848955A/ja
Publication of JPS6335105B2 publication Critical patent/JPS6335105B2/ja
Granted legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/074Stacked arrangements of non-apertured devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/29198Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199Material of the matrix
    • H01L2224/292Material of the matrix with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/29198Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298Fillers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Die Bonding (AREA)

Description

【発明の詳細な説明】 本発明は高圧シリコンダイオード等の積層チツ
プを使用した樹脂モールド半導体装置の製造方法
に関する。
多数の半導体チツプを積層した構造の高圧ダイ
オードの樹脂被覆の方法としては、従来、キヤス
テイグモールド法即ち流動状態の樹脂を圧力をほ
とんど加えないで型内に注入し固化させる注型成
形法が主流であつた。しかし、近年、樹脂被覆体
の小形化と成形寸法に対する要求が厳しくなつて
きたため、小形及び高精度な樹脂モールドが可能
なトランスフアモールド法即ち流動状態とした樹
脂を圧力を加えて型内に押しこみ、引続いて熱処
理を施して型内の樹脂を固化させる移送成形法、
又は樹脂の性質によつては、インジエクシヨンモ
ールド法即ち樹脂が固化する温度に保持された型
内に流動状態とした樹脂を圧力を加えて押しこ
み、そのままの状態で型内の樹脂を固化させる射
出成形法を採用する必要が生じてきた。
そこで、本願発明者は、トランスフアモールド
法によつて高圧シリコンダイオードを製作した。
この高圧シリコンダイオードの製造方法を第1図
〜第4図を参照して説明すると、まず、第1図に
示すように多数枚(図面では簡単化のために5枚
とした)のシリコンダイオードチツプ1が半田層
2によつて接着された積層チツプ3を用意し、こ
の両端にリード線4を半田層5によつて接続す
る。尚積層チツプ3を用意するための、半導体ウ
エフア間のろう接は、半田層2中で気泡が発生す
るのを防止するため、圧力(圧縮力)を加えた状
態でなされる。従つて、半田層2の厚さは5〜
7μm程度である。次に、シリコンのエツチング液
として広く用いられているHF―HNO3系の混酸
によつて、チツプ1の側面をエツチングする。こ
の工程は、積層チツプ3を作成するためのワイヤ
ソウ等による機械的切断工程で生じた加工歪層を
除去するために設けられる。半田層2はこの混酸
ではエツチングされ難いので、第2図に示す如く
半田突起6が形成される。次に第3図に示すよう
にシリコン系樹脂やポリイミド系樹脂からなるパ
ツシベーシヨン用絶縁層7を積層チツプ3の側面
に設ける。次に、トランスフアモールド法により
第4図に示す如く絶縁層7を被覆するエポキシ樹
脂被覆体8を設けシリコン高圧ダイオード9を完
成させる。
ところが、樹脂被覆体8の成形をトランスフア
モールド化することにより、キヤステイングモー
ルド法で行つていたときと比べて、耐圧低下等の
不良が増大するという問題が生じた。特に、高圧
ダイオード9をフライバツクトランスやコンデン
サと一体化してこれらを再度樹脂モールドして使
用したとき、不良の発生が著しく多くなつた。こ
のような使用方法が高圧ダイオード9の一般的使
われ方であるだけに、問題は大きいと言える。ま
た、絶縁層7としてポリイミド系樹脂またはポリ
エステル系樹脂を用いると、シリコン系樹脂を用
いたときよりも不良が多くなつた。
本願発明者が上記不良の解析を行つたところ、
上記不良は次のような原因に基づくものであるこ
とが判明した。即ちトランスフアモールド法で樹
脂被覆体8を成形すると、キヤステイングモール
ド法のときと比べて樹脂被覆体8に大きな残留応
力が発生する。そして、半田の突起6が残留応力
で樹脂モールド後に第4図に示すように曲げられ
る。このため、絶縁層7に歪が入り、はなはだし
いときには絶縁層7のチツプ1への密着が損なわ
れる。従つて、絶縁層7のパツシベーシヨン作用
が不十分となり、電気的特性が劣化する。ポリミ
イド系樹脂又はポリエステル系樹脂の樹脂被覆体
8への密着性はシリコン系樹脂に比較して良いの
で、絶縁層7にポリイミド樹脂又はポリエステル
系樹脂を使用した場合には絶縁層7が樹脂被覆体
8の残留応力の影響をもろに受ける。
高圧ダイオードに於けるトランスフアモールド
時の樹脂被覆体8の残留応力は最も小さい場合で
あつても0.5〜0.7Kg/cm2である。残留応力がこの
程度になるような樹脂を使用すれば、高圧ダイオ
ード9単体としての電気的特性は満足する。しか
し、他の部品と複合化して再度樹脂モールドする
場合には、この再度の樹脂モールドによる応力が
付加される。このため、上記残留応力の小さい樹
脂を樹脂被覆体8に使用した場合でも、高圧ダイ
オード9の電気的特性が劣化する。
尚、トランスフアモールド時の残留応力σは次
式で表わされる。
σ=f(α×E)△T 但し、αは樹脂の膨張係数、Eは樹脂のヤング
率、△Tは成形に関する温度差である。従つて、
残留応力が小さい樹脂を選択することが考えられ
るが、しかし、高圧ダイオードには、例えば
30kVという極めて高い最大降伏電圧が要求され
るので、使用できる樹脂の種類やトランスフア射
出圧力などの製造条件も限られてしまう。即ち上
式のα,E,△T等の選択の範囲は狭い。従つ
て、樹脂の残留応力を小さくすることによつて上
記電気的特性の劣化を防止することは困難であ
る。また、突起6を除去することも考えられる
が、これを除去するための特別な工程が必要とな
り、半導体装置の低コスト化を阻害する。
そこで、本発明の目的は、比較的容易に不良を
低減することが可能な樹脂モールド半導体装置の
製造方法を提供することにある。
上記目的を達成するための本願の発明は、積層
されている複数枚の半導体チツプと、鉛(Pb)
を90重量%以上含むろう材からなり且つ平均60〜
100μmの厚さを有し且つ前記半導体チツプの側面
よりも突出する部分を有した状態で前記複数枚の
半導体チツプの相互間に介在しているろう接層
と、前記複数枚の半導体チツプと前記ろう接層と
から成る積層チツプの両端に接続された一対のリ
ード部材と、前記積層チツプの側面を被覆してい
るパツシベーシヨン用絶縁層とを有する組立体を
形成し、しかる後、型内に流動状態の樹脂を圧力
を加えて押し込んで前記型内にて固化させる樹脂
モールド法により設けた前記パツシベーシヨン用
絶縁層を被覆する樹脂被覆体を形成することを特
徴とする樹脂モールド半導体装置の製造方法に係
わるものである。
上記本発明によれば、ろう接層が半導体チツプ
の側面から突出し、ここにモールド樹脂の残留応
力が作用しても、ろう接層が60〜100μmと非常に
厚く形成されているので、突出しているろう接層
の変形及びパツシベーシヨン用絶縁層の性能低下
が殆んど発生せず、電気的特性の劣化が少ない。
従つて樹脂モールド半導体装置の製造歩留り及び
信頼性の向上が可能になる。また、ろう接層の平
均の厚さを100μm以下としたので、積層チツプを
得るための切断が良好に達成され、歩留りの低下
が少ない。またPbを90重量%以上含む比較的一
般的ろう材を使用するので、積層を容易に達成す
ることが可能になる。また、樹脂被覆体が型内に
流動状態の樹脂を圧力を加えて押し込んで型内で
固化させる方法で形成されているので、外形寸法
精度が高く且つ機械的及び電気的に安定な半導体
装置を提供することが出来る。
以下、図面を参照して本発明の実施例について
述べる。
まず、第5図に示す如く、pn接合を含むシリ
コン半導体ウエフア11を複数枚用意し、この半
導体ウエフア11の相互間にpb95重量%―Sn5重
量%の軟ろう(融点314℃)から成る厚さ約
400μmであつて主面の面積が半導体ウエフア11
の約1/2であるろう材ウエフア即ち半田ウエフア
12を配し、更に半導体ウエフア11と半田ウエ
フア12との間に平均的粒径が約70μmのNi(ニ
ツケル)粒子13を点在させる。尚、半導体ウエ
フア11及び半田ウエフア12は第5図に示す如
く、支持台14の上に積み重ね、上部におもり1
5を乗せて積層方向即ち鉛直方向に約15g/cm2
圧力(圧縮力)を加える。Ni粒子13はスペー
サとして使用するため、第6図に説明的に示すよ
うに半田ウエフア12の周縁寄りの略正三角形の
頂点に相当する位置に少量づつ配置する。第5図
では半導体ウエフア11が概略的に示されている
が、詳細には、第7図に示すように厚さ約250μm
のP+−n−n+構造のシリコン基体16とこの両
主面に形成された厚さ約2μmのNi電極17とか
ら成る。また、第5図では図面を簡略化するため
に、5枚の半導体ウエフア11が示されている
が、実際には20枚の半導体ウエフア11を積み重
ねた。
次に、第5図に示すように積み重ね且つ圧力を
加えたものを炉に入れて、ろう材の融点(314℃)
以上の350〜400℃の熱処理を行つて、半田ウエフ
ア12を溶融させ、しかる後凝固させることによ
つて第8図に示すように半田によるろう接層12
aで半導体ウエフア11が接着された半導体ウエ
フア積層体18を作成した。この熱処理工程で
Ni粒子13は上記半田と著しく反応することは
ないし、著しく軟化することも軟化することもな
い。従つて、第9図に示すように、Ni粒子13
はろう接層12aがおもり15による圧力で薄く
なるのを途中で止めるスペーサの役目を果す。こ
の結果、ろう接層12aの厚さはNi粒子13の
うち大き目の粒径のものに制限されて、平均で
80μm程度となる。半田ウエフア12の厚さがろ
う接層12aの厚さの約15倍も厚いため、ろう接
層12aの中に発生しようとする気泡が半田ウエ
フア12がつぶされる過程で側方へ押し出され、
気泡の少ないろう接層12aが得られる。
次に、第8図で鎖線19で示すように、ワイヤ
ソウを用いて積層体18を積層方向に切断し、第
10図に示すように半導体チツプ11aがろう接
層12aで接着された構造の0.5mm角の積層チツ
プ20を作成した。尚この切断によつて半導体チ
ツプ11aの側面領域に加工歪層が生じる。
次に、第11図に示す如く、積層チツプ20の
両端にリード部材としてリード線21を半田層2
2によつて接続した。尚半田層22はPb85重量
%―Au15重量%の軟ろう(融点215℃)で、厚さ
は約10μmである。また半田付けのための熱処理
温度は、ろう接層12aの融点より十分に低い
250〜280℃とした。
次に、半導体チツプ11aの上記切断加工歪層
を除去するために、HF―HNO3系の混酸により
エツチング処理を施した。この際、エツチングの
深さは、加工歪層の深さ以上が必要であり、ここ
では約60μmとした。このエツチング工程で半導
体チツプ11aはエツチングされるが、ろう接層
12aおよびNi電極17は殆んどエツチングさ
れない。このため、半田の突出部23が生じる。
尚、半導体チツプ11aに於ける薄いNi電極1
7もエツチングされないため、第15図に拡大図
示するように突出する。
次に、ポリミイド系樹脂を積層チツプ20の側
面に塗布し、第13図に示すようにパツシベーシ
ヨン用絶縁層24を設けた。
次に、トランスフアモールド法により、絶縁層
24を被覆するようにエポキシ樹脂被覆体25を
設け、機械的及び電気的に安定な高圧ダイオード
26を完成させた。
上記実施例によれば、トランスフアモールド法
で樹脂被覆体25を設けることによつて残留応力
が大きくなるが、ろう接層12aが従来の約10倍
になつているので、樹脂被覆体25の残留応力に
よつて半田の突出部23が曲げられることはな
い。従つて、第15図に示す如く半導体チツプ1
1aが絶縁層24で完全に保護され、絶縁層24
のパツシベーシヨン作用が損なわれて電気的特性
が劣化することはなくなつた。また完成した高圧
ダイオード26をフライバツクトランスやコンデ
ンサと一体化して再度樹脂モールドした場合で
も、高圧ダイオード26の電気的特性は劣化しな
かつた。尚、ろう接層12aが厚く形成され且つ
Pbが90重量%の比較的軟かい物質からなるので、
チツプ11a及び絶縁層24等に対する緩衝作用
が生じ、これによつても電気的特性の劣化を低減
する効果が生じているものと思われる。
また、ろう接層12aの平均の厚さを100μm以
下としたので、鉛を90重量%以上含む比較的軟ら
かいろう材を使用しても、積層チツプ20を得る
ための切断を良好に達成することが出来、歩留り
の低下が少なかつた。
また、Ni粒子13を3箇所に点在させ、圧力
を加えてろう接するので、気泡の少ないろう接層
12aが得られると共に、所望の厚さのろう接層
12aを容易に得ることが出来た。
上記実施例に於けるろう接層12aの厚さの変
化と、耐圧特性の変化との関係を求めたところ、
第16図の結果が得られた。第16図に於ける横
軸にはろう接層12aの厚さの平均値が示さ
れ、縦軸には逆電流が1μAとなるときの逆電圧
VRの変化値△VRの平均値△Rが示されている。
尚変化値△VRは、高圧ダイオード26をコンデ
ンサ等との複合化に於ける樹脂モールドと同様な
状態に再度樹脂モールドしたものを、−30℃/1
時間〜+110℃/1時間のヒートサイクルを5サ
イクル行い、ヒートサイクル試験前のVRに対す
るヒートサイクル後のVRの変化によつて求めた。
また、平均値△Rは、のほぼ等しい複数の高
圧ダイオードについてそれぞれ△VRを測定し、
その平均値を求めたものである。また、ヒートサ
イクル試験前のVRは25kV程度であつた。
このデータから明らかなように、が60μm未
満では耐圧の低下が著しい。が60μm以上では
△VRはマイナス数%以下で実用に供し得る範囲
である。一方が100μmを越えると、第10図の
積層チツプ20を得るための切断加工工程即ちダ
イス工程での歩留りが著しく低下した。これは、
硬い半導体チツプ11aと軟いろう接層12aが
交互に積層されている構造において、切断し難い
ろう接層12aの厚さが大きくなつたため半導体
チツプ11aに於けるろう接層12aに隣接する
表層部分のはがれなどの破壊が多く発生するため
である。
以上、本発明の実施例について述べたが、本発
明はこれに限定されるものではなく、本発明の要
旨を逸脱しない範囲で変形可能なものである。次
に実験によつて確認された変形例を列挙する。
(a) 半田ウエフア12の厚さはろう接層12aの
厚さより大きい必要があるのは当然としても、
十分に厚くないと気泡の多いろう接層12aと
なつてしまう。従つてろう接層12aの厚さが
平均で60〜100μmとすると、半田ウエフア12
の厚さは少なくとも300μm即ちろう接層12a
の3倍以上であることが望ましい。
(b) おもり15は、半導体ウエフア11の主面に
対して10〜20g/cm2程度の圧力を与えるものが
適当である。
(c) 半田ウエフア11を構成するろう材は、通常
Pb―Snろう材又はこれにAgやSb等の添加物を
加えたものが好ましい。しかし、Pb100重量%
のものやPb95重量%―In5重量%のようなPb―
Sn系以外のろう材を使用することも可能であ
る。いずれにしてもPbが90重量%以上のろう
材は、母材であるPbの性質が強く影響して、
比較的軟らかい。このため、樹脂被覆体の残留
応力の影響を受けて変形しやすい。しかし、
Pbが90重量%以上の比較的軟らかいろう材で
あつても、ろう接層を厚く構成することで、樹
脂被覆体25の残留応力に高圧ダイオード26
を再度樹脂モールドしたときの応力がプラスさ
れた場合でも、突出部23が特性劣化を生じさ
せる程の変形を起すことはない。
(d) Ni粒子13は、半田ウエフア12の上側に
配置しているが、下側でもよい。また、Ni粒
子入りの半田ウエフアが供給されるようになれ
ば、Ni粒子13と半田ウエフア12の代りに
これを用いて、作業を簡単化することができ
る。この場合も、Ni粒子13を第6図に示す
ように点在させることが好ましい。
(e) Ni粒子13の代りに、例えばCu粒子等の別
の金属粒子を用いてもよい。要するに、熱処理
工程において、その粒状が実質的に維持される
材質の粒子であればよい。ただし、ろう接層1
2aを構成するろう材とのぬれが良く、電気及
び熱的に良導体であることが望ましい。
(f) ろう接層12aの厚さを平均60〜100μmにコ
ントロールしようとする場合、Ni粒子13の
平均粒径を50〜90μmに選ぶ必要がある。平均
値はもちろん、個々のろう接層12aの厚さが
60〜100μmの範囲から外れたものを少なくする
ためには、Ni粒子13の平均粒径を更に狭い
範囲である60〜80μmに選ぶのが望ましい。
(g) 半導体チツプ11aの加工歪層を除去するた
めのエツチングは、リード線21を接続する前
に行つてもよいし、後に行つてもよい。このエ
ツチングの深さは、加工歪層を完全に除去する
ために少なくとも30μmとすることが好ましく、
より好ましくは50〜100μmである。
(h) 絶縁層24として樹脂被覆体25との密着の
よい材料を使つたときに、本発明は特に有効で
ある。しかし、この密着のよくない材料を使つ
たときでも、本発明が有効であることに変わり
はない。
(i) 絶縁層24をポリエステル系樹脂で作る場合
にもポリミイド系樹脂の場合と同様な効果が得
られる。
(j) 樹脂被覆体25の成形をインジエクシヨンモ
ールド法で行つてもよい。残留応力が問題とな
る点においてインジエクシヨンモールド法とト
ランスフアモールド法は共通しているため、本
発明もこれらの成形方法の両方に有効である。
(k) 粒子13以外のスペーサ又は別の方法で、ろ
う接層12aの厚さを調整しても差支えない。
【図面の簡単な説明】
第1図、第2図、第3図、及び第4図は、従来
の方法に於ける半導体装置を工程順に示す一部切
欠断面図である。第5図は本発明の実施例に係わ
る半導体装置の製造方法に於ける半導体ウエフア
をろう接する前の状態を示す正面図、第6図は第
5図の―線断面図、第7図は半導体ウエフア
の一部拡大断面図、第8図はろう接後の積層体を
示す正面図、第9図は第8図の一部拡大断面図、
第10図は切断後の積層チツプを示す斜視図、第
11図はリード線を付けた状態を示す断面図、第
12図はエツチング後の状態を示す断面図、第1
3図は絶縁層を設けた状態を示す断面図、第14
図は樹脂被覆体を設けた状態を示す断面図、第1
5図は第14図の一部拡大断面図である。第16
図はろう接層12aの厚さの平均値と逆電圧の変
化値の平均値との関係を示す特性図である。 尚、図面に用いられている符号に於いて、11
は半導体ウエフア、11aは半導体チツプ、12
は半田ウエフア、12aはろう接層、13はNi
粒子、14は支持台、15はおもり、16はシリ
コン基体、17はNi電極、18は半導体ウエフ
ア積層体、20は積層チツプ、21はリード線、
23は突出部、24はパツシベーシヨン用絶縁
層、25は樹脂被覆体である。

Claims (1)

  1. 【特許請求の範囲】 1 積層されている複数枚の半導体チツプと、鉛
    (Pb)を90重量%以上含むろう材からなり且つ平
    均60〜100μmの厚さを有し且つ前記半導体チツプ
    の側面よりも突出する部分を有した状態で前記複
    数枚の半導体チツプの相互間に介在しているろう
    接層と、 前記複数枚の半導体チツプと前記ろう接層とか
    ら成る積層チツプの両端に接続された一対のリー
    ド部材と、 前記積層チツプの側面を被覆しているパツシベ
    ーシヨン用絶縁層とを有する組立体を形成し、し
    かる後、型内に流動状態の樹脂を圧力を加えて押
    し込んで前記型内にて固化させる樹脂モールド法
    により前記パツシベーシヨン用絶縁層を被覆する
    樹脂被覆体を形成することを特徴とする樹脂モー
    ルド半導体装置の製造方法。 2 前記ろう材がPb―Sn半田である特許請求の
    範囲第1項記載の樹脂モールド半導体装置の製造
    方法。 3 前記パツシベーシヨン用絶縁層はポリイミド
    系樹脂層である特許請求の範囲第1項記載の樹脂
    モールド半導体装置の製造方法。 4 前記パツシベーシヨン用絶縁層はポリエステ
    ル系樹脂層である特許請求の範囲第1項記載の樹
    脂モールド半導体装置の製造方法。
JP56129587A 1981-08-19 1981-08-19 樹脂モールド半導体装置の製造方法 Granted JPS5848955A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP56129587A JPS5848955A (ja) 1981-08-19 1981-08-19 樹脂モールド半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP56129587A JPS5848955A (ja) 1981-08-19 1981-08-19 樹脂モールド半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPS5848955A JPS5848955A (ja) 1983-03-23
JPS6335105B2 true JPS6335105B2 (ja) 1988-07-13

Family

ID=15013128

Family Applications (1)

Application Number Title Priority Date Filing Date
JP56129587A Granted JPS5848955A (ja) 1981-08-19 1981-08-19 樹脂モールド半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JPS5848955A (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4066260B2 (ja) * 2003-09-29 2008-03-26 サンケン電気株式会社 半導体装置の製法及び半導体チップ組立体の保護樹脂塗布装置
JP6447028B2 (ja) 2014-11-10 2019-01-09 株式会社デンソー ダイオード

Also Published As

Publication number Publication date
JPS5848955A (ja) 1983-03-23

Similar Documents

Publication Publication Date Title
US6911353B2 (en) Semiconductor device and method of manufacturing same
JP3526944B2 (ja) 半導体リードフレームおよびこれを用いた半導体パッケージ
US5304842A (en) Dissimilar adhesive die attach for semiconductor devices
US4736236A (en) Tape bonding material and structure for electronic circuit fabrication
EP0771029A2 (en) Semiconductor device having an improved structure for preventing cracks, and method of manufacturing the same
US11004775B2 (en) SMDS integration on QFN by 3D stacked solution
US20050006778A1 (en) Semiconductor device having aluminum and metal electrodes and method for manufacturing the same
US6794762B2 (en) Electronic component and fabrication method thereof
US9799613B1 (en) Lead frame device
US9230937B2 (en) Semiconductor device and a manufacturing method thereof
JPH0750759B2 (ja) 半導体装置
JP3274963B2 (ja) 半導体装置
JPH0734449B2 (ja) 半導体装置の電極接合部構造
JPS59139636A (ja) ボンデイング方法
US3581387A (en) Method of making strip mounted semiconductor device
US7023027B2 (en) Diode package having an anode and a cathode formed on one surface of a diode chip
US5698904A (en) Packaging material for electronic components
JPS6335105B2 (ja)
JP3279470B2 (ja) 半導体装置およびその製造方法
CN114981940A (zh) 在坚固的封装衬底中具有分割裸片垫的经封装电子装置
US3679946A (en) Strip mounted semiconductor device
US11101197B2 (en) Leadframe systems and related methods
JPH06224454A (ja) 高圧半導体整流素子
JP3133108B2 (ja) 高圧半導体整流素子
EP0154187A2 (en) Tape bonding material and structure for electronic circuit fabrication